WO2020180010A1 - 웨이퍼의 평가 방법 - Google Patents

웨이퍼의 평가 방법 Download PDF

Info

Publication number
WO2020180010A1
WO2020180010A1 PCT/KR2020/001171 KR2020001171W WO2020180010A1 WO 2020180010 A1 WO2020180010 A1 WO 2020180010A1 KR 2020001171 W KR2020001171 W KR 2020001171W WO 2020180010 A1 WO2020180010 A1 WO 2020180010A1
Authority
WO
WIPO (PCT)
Prior art keywords
specimen
heat treatment
epitaxial layer
time
boron
Prior art date
Application number
PCT/KR2020/001171
Other languages
English (en)
French (fr)
Inventor
박정길
김자영
Original Assignee
에스케이실트론 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 에스케이실트론 주식회사 filed Critical 에스케이실트론 주식회사
Priority to US17/436,683 priority Critical patent/US11769697B2/en
Priority to CN202080019134.1A priority patent/CN113544832A/zh
Publication of WO2020180010A1 publication Critical patent/WO2020180010A1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L22/00—Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
    • H01L22/20—Sequence of activities consisting of a plurality of measurements, corrections, marking or sorting steps
    • H01L22/26—Acting in response to an ongoing measurement without interruption of processing, e.g. endpoint detection, in-situ thickness measurement
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L22/00—Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
    • H01L22/10—Measuring as part of the manufacturing process
    • H01L22/12—Measuring as part of the manufacturing process for structural parameters, e.g. thickness, line width, refractive index, temperature, warp, bond strength, defects, optical inspection, electrical measurement of structural dimensions, metallurgic measurement of diffusions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/0226—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process
    • H01L21/02293—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process formation of epitaxial layers by a deposition process
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/22—Diffusion of impurity materials, e.g. doping materials, electrode materials, into or out of a semiconductor body, or between semiconductor regions; Interactions between two or more impurities; Redistribution of impurities
    • H01L21/2205—Diffusion of impurity materials, e.g. doping materials, electrode materials, into or out of a semiconductor body, or between semiconductor regions; Interactions between two or more impurities; Redistribution of impurities from the substrate during epitaxy, e.g. autodoping; Preventing or using autodoping
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/324—Thermal treatment for modifying the properties of semiconductor bodies, e.g. annealing, sintering
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices

Definitions

  • the embodiment relates to a method of evaluating a wafer, and more particularly, to a method of evaluating a wafer in which the thickness of an epitaxial layer is uniformly maintained in a device manufacturing process such as a semiconductor.
  • a silicon wafer used as a material for producing electronic components such as semiconductors or solar cells is manufactured through a series of processes after growing a silicon single crystal ingot by a Czochralski (CZ) method or the like. Then, a semiconductor is manufactured through processes such as implanting predetermined ions into the wafer and forming a circuit pattern.
  • CZ Czochralski
  • CMOS image sensor can be classified into a front side illuminated image sensor (FSI) and a back side illuminated image sensor (BSI).
  • FSI front side illuminated image sensor
  • BSI back side illuminated image sensor
  • a BSI manufacturing process after attaching a carrier wafer on an epitaxial layer, A portion of the bulk silicon wafer is removed through mechanical grinding, and etching is performed by a wet etching method, leaving only a portion of the epitaxial layer.
  • the vertical axis represents the concentration of boron (B)
  • the horizontal axis represents the thickness of the epitaxial layer, and the like
  • red (As EPI) represents the concentration of boron in each region after growth of the epitaxial layer.
  • concentration of boron decreases as it goes from the substrate to the BSI carier through the epitaxial layer (EPI layer), because there is a limit to the diffusion of boron present in the substrate into the interior.
  • black indicates the concentration of boron after heat treatment, and it can be seen that the concentration of boron in each layer is greater than before heat treatment, which is because boron diffuses inside, that is, in the carrier direction, during the heat treatment process. Because it increases. That is, when heat treatment is performed at a high temperature, silicon (Si) atoms in the oxygen precipitate (SiO 2 ) can escape from the lattice, the silicon atoms between the lattice increase, and the position of the silicon atoms and boron atoms between the increased lattice changes and boron diffuses. do.
  • the wet etching process may proceed faster, and thus grinding and wet etching may be performed after the heat treatment process and the thickness of the remaining epitaxial layer may decrease.
  • the embodiment is to provide a method of evaluating a wafer in which the thickness of an epitaxial layer is uniformly maintained in a manufacturing process of an epitaxial wafer.
  • the embodiment includes the steps of cutting a wafer into a first specimen and a second specimen; Growing an epitaxial layer on the first specimen and the second specimen under different conditions, and performing heat treatment under different conditions; And measuring a diffusion distance of a dopant in the epitaxial layer of the first specimen and the second specimen, respectively.
  • the diffusion distance measurement of the dopant may be performed using at least one of secondary ion mass spectrometry (SIMS) and Spreading Resistance Probing (SRP).
  • SIMS secondary ion mass spectrometry
  • SRP Spreading Resistance Probing
  • the heat treatment time of the first specimen and the second specimen, the growth temperature and growth time of the epitaxial layer, and the etching time of the wafer are the same, but the heat treatment temperature of the first specimen may be higher than the heat treatment temperature of the second specimen.
  • the heat treatment temperature of the first specimen may be higher within 10°C than the heat treatment temperature of the second specimen.
  • the heat treatment temperature of the first and second specimens, the growth temperature and growth time of the epitaxial layer, and the etching time of the wafer are the same, but the heat treatment time of the first specimen may be shorter than the heat treatment temperature of the second specimen.
  • the heat treatment time of the first specimen may be shorter within 30 seconds than the heat treatment time of the second specimen.
  • the heat treatment temperature and heat treatment time of the first specimen and the second specimen, and the growth temperature and growth time of the epitaxial layer are the same, but the etching time of the first specimen may be shorter than that of the second specimen.
  • the etching time of the first specimen may be shorter within 5 seconds than the etching time of the second specimen.
  • factors that affect the thickness of the epitaxial layer in the BSI heat treatment process are the EPI process temperature, time, and etching time, and in detail, increasing the process temperature and reducing the time. As the etch time is shortened and the etch time is shortened, the diffusion of boron increases and the density of boron increases in the epitaxial layer.
  • 1 is a diagram showing the relationship between the thickness of the epitaxial layer and the boron concentration
  • FIG. 2 is a flowchart of an embodiment of a method for evaluating a wafer according to the embodiment
  • 3 is a view showing the diffusion distance of boron before and after heat treatment
  • 4A to 4C are diagrams showing changes in the number of BMDs and the diffusion distance of boron according to a change in heat treatment temperature
  • FIG. 5 is a diagram showing a change in the diffusion distance of boron according to a change in heat treatment time
  • FIG. 6 is a view showing a change in the diffusion distance of boron according to the change of the etching time
  • FIGS. 7A and 7B are diagrams showing a profile of an epitaxial layer and diffusion of boron after epitaxial layer growth and etching
  • FIG. 8 is a diagram showing a change in BMD density according to a change in growth temperature of an epitaxial layer
  • 9A to 9C are diagrams illustrating a diffusion distance of boron according to a change in a growth temperature of an epitaxial layer.
  • relational terms such as “first” and “second,” “upper” and “lower” used below do not necessarily require or imply any physical or logical relationship or order between such entities or elements. Thus, it may be used only to distinguish one entity or element from another entity or element.
  • FIG. 2 is a flowchart of an embodiment of a method for evaluating a wafer according to the embodiment.
  • the wafer evaluation method includes cutting the wafer into a first specimen and a second specimen in order to predict non-uniform formation of the residual thickness of the epitaxial layer remaining after a heat treatment and etching process in the epitaxial wafer (S11). ), the first specimen and the second specimen were heat treated under different conditions, and an epitaxial layer was grown (S120), and the diffusion distance of the dopant (boron) in the epitaxial layer of the first specimen and the second specimen was determined. Each can be measured (S130).
  • the silicon wafer used in the wafer evaluation method according to the embodiment is a grinding process for processing the outer peripheral surface of a silicon single crystal ingot grown by the CZ method, a slicing process for thinly cutting a single crystal silicon ingot into a wafer shape, and a desired wafer.
  • a lapping process to improve flatness while polishing to a thickness, etching to remove the damage layer inside the wafer, and polishing to improve the surface mirroring and flatness were performed. Thereafter, in order to remove contaminants from the wafer surface, it may be manufactured through a cleaning process, an oxide film formation process, and a rapid thermal process to be described later.
  • one wafer may be cut into a first specimen and a second specimen.
  • the epitaxial layer may be grown and heat treated by varying conditions for the first and second test specimens.
  • One specimen may be heat treated and the other specimen may not be heat treated.
  • diffusion distances of a dopant for example boron (B)
  • a dopant for example boron (B)
  • the diffusion distance measurement of the dopant may be performed using at least one of secondary ion mass spectrometry (SIMS), laser microscope, atomic force microscope (AFM), and spreading resistance probing (SRP).
  • SIMS secondary ion mass spectrometry
  • AFM atomic force microscope
  • SRP spreading resistance probing
  • the heat treatment process refers to a process of baking by supplying hydrogen (H 2 ) gas to the substrate, followed by dry etching using hydrochloric acid (HCl) gas, followed by deposition of an epitaxial layer.
  • the baking process is a process of removing native oxide on the substrate, and the etching process is a process for controlling defects or surface activation of the substrate.
  • the epitaxial layer is established by different conditions for the first and second specimens, the other conditions are fixed, but the epitaxial layer is grown under different conditions, so that the effect of the one condition on the diffusion of boron. Can grasp.
  • the heat treatment time of the first specimen and the second specimen, the growth temperature and growth time of the epitaxial layer, and the etching time of the wafer may be the same, and the heat treatment temperature may be different.
  • the heat treatment temperature of the first specimen may be set higher than the heat treatment temperature of the second specimen.
  • 4A to 4C are diagrams showing changes in the number of BMDs and diffusion distances of boron according to changes in heat treatment temperature.
  • the horizontal axis represents the heat treatment temperature
  • the vertical axis in FIG. 4A represents the density of BMD
  • the vertical axis in FIG. 4B represents the boron diffusion distance
  • the vertical axis in FIG. 4C represents the normalized diffusion distance of boron.
  • the difference in the diffusion distance of boron is clearly confirmed, but the heat treatment temperature of the first specimen is higher within 10°C than the heat treatment temperature of the second specimen so that other characteristics of the epitaxial layer of the first and second specimens do not change. Can be set.
  • the heat treatment temperature of the first specimen and the second specimen, the growth temperature and growth time of the epitaxial layer, and the etching time of the wafer may be the same, and the heat treatment time may be different.
  • the heat treatment time of the first specimen may be set to be shorter than the heat treatment temperature of the second specimen.
  • FIG. 5 is a diagram showing a change in a diffusion distance of boron according to a change in heat treatment time.
  • the horizontal axis represents the heat treatment time
  • the vertical axis represents the normalized diffusion distance of boron.
  • FIG. 5 it was found that as the heat treatment time increased, the diffusion distance of boron also increased.
  • FIGS. 4A to 4C described above as the heat treatment temperature increases, the number or density of BMDs decreases, so that the diffusion distance of boron decreases, but from FIG. It could be assumed that the number or density of BMDs did not decrease.
  • the difference in the diffusion distance of boron is clearly confirmed, but the heat treatment time of the first specimen is increased within 30 seconds than the heat treatment time of the second specimen so that other characteristics of the epitaxial layer of the first and second specimens are not changed. Can be set.
  • the heat treatment temperature and heat treatment time of the first specimen and the second specimen, and the growth temperature and growth time of the epitaxial layer may be the same, and the etching time may be set differently. Specifically, the etching time of the first specimen may be set shorter than the etching time of the second specimen.
  • Etching was performed using hydrochloric acid (HCl), and etching was performed to a thickness of about 50 nanometers (nm).
  • 6 is a diagram showing a change in the diffusion distance of boron according to the change of the etching time, the horizontal axis represents the etching time and the vertical axis represents the normalized diffusion distance of the boron. In FIG. 6, it was found that as the etching time increased, the diffusion distance of boron decreased.
  • FIGS. 7A and 7B are views showing a profile of an epitaxial layer and diffusion of boron after epitaxial layer growth and etching.
  • a difference in a residual profile after etching and a residual profile after growth of the epitaxial layer appears, and thus the difference in the residual profile is the distance at which boron diffuses in the heat treatment. It can be seen that the difference is shown. That is, as the etching time increases, the slope of the epitaxial layer to be grown later increases, and thus it can be estimated that diffusion of boron is suppressed in the heat treatment process.
  • the difference in the diffusion distance of boron is clearly confirmed, but the etching time of the first specimen is shorter within 5 seconds than the etching time of the second specimen so that other characteristics of the epitaxial layer of the first and second specimens do not change. Can be set.
  • FIGS. 9A to 9C are views showing a diffusion distance of boron according to a change in a growth temperature of an epitaxial layer.
  • the factors affecting the residual film thickness of the epitaxial layer in the heat treatment process were the heat treatment temperature, heat treatment time, and etching time.
  • the heat treatment temperature was increased, the heat treatment time was shortened, and the etching time.
  • the diffusion of boron increased, indicating that the density of boron in the epitaxial layer increased.
  • the method of evaluating an epitaxial wafer according to the embodiment may be used in a device manufacturing process such as a semiconductor to maintain the thickness of the epitaxial layer evenly.

Landscapes

  • Engineering & Computer Science (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Testing Or Measuring Of Semiconductors Or The Like (AREA)
  • Recrystallisation Techniques (AREA)

Abstract

실시예는 웨이퍼를 제1 시편과 제2 시편으로 컷팅(cutting)하는 단계; 상기 제1 시편과 제2 시편을 조건을 달리하여 에피택셜층을 성장시키고 열처리하는 단계; 및 상기 제1 시편과 제2 시편의 에피택셜층 내에서 도펀트의 확산 거리를 각각 측정하는 단계를 포함하는 에피택셜 웨이퍼의 평가 방법을 제공한다.

Description

웨이퍼의 평가 방법
실시예는 웨이퍼의 평가 방법에 관한 것으로, 보다 상세하게는 반도체 등의 소자 제조 공정에서 에피택셜층의 두께를 고르게 유지하려는 웨이퍼의 평가 방법에 관한 것이다.
반도체 등의 전자 부품이나 태양 전지를 생산하기 위한 소재로 사용되는 실리콘 웨이퍼(wafer)는, 쵸크랄스키(czochralski, CZ) 법 등으로 실리콘 단결정 잉곳을 성장시킨 후, 일련의 공정을 통하여 제조된다. 그리고, 웨이퍼에 소정의 이온을 주입하고 회로 패턴을 형성하는 등의 공정을 거쳐서 반도체가 제조된다.
CIS(CMOS Image Sensor)는 FSI(Front side illuminated image sensor)와 BSI (Back side illuminated image sensor)로 구분할 수 있는데, BSI를 제조하는 공정의 경우 에피택셜층(Epitaxial layer) 위에 캐리어 웨이퍼를 부착한 후 기계적 그라인딩(chanical grinding)을 통하여 벌크 실리콘 웨이퍼의 일부를 제거하고 습식 식각 방식으로 식각을 진행하여 에피택셜층의 일부만을 남긴다.
이때, 습식 식각 후에 잔존하는 에피택셜층의 두께를 관리할 필요가 있다. 그리고, BSI 공정의 다양한 온도에 열 효과로 인하여 습식 식각 전에 에피택셜층으로 벌크 실리콘 웨이퍼로부터의 보론(Boron) 확산이 발생할 수 있고, 보론 농도의 차이는 습식 식각 시에 식각 속도(etching rate)의 차이를 유발하여, 에피택셜층의 잔막 두께의 불균일을 초래할 수 있다.
도 1은 에피택셜층의 두께와 보론 농도의 관계를 나타낸다.
도 1에서 세로축은 보론(B)의 농도를 나타내고, 가로축은 에피택셜층 등의 두께를 나타내며, 적색(As EPI)은 에피택셜층의 성장 후에 각 영역에서의 보론의 농도를 나타낸다. 기판(Substrate)으로부터 에피틱셜층(EPI layer)을 거쳐서 캐리어(BSI carier) 방향으로 갈수록 보론의 농도가 낮아지는데, 기판에 존재하던 보론이 내부로 확산하는데는 한계가 있기 때문이다.
도 1에서 흑색(BSI 中)은 열처리 후의 보론의 농도를 나타내는데, 각 층에서의 보론의 농도가 열처리 이전보다 큰 것을 알 수 있으며, 이는 열처리 공정 중에 보론이 내부, 즉 캐리어 방향으로 확산되어 농도가 증가하기 때문이다. 즉, 고온에서 열처리가 진행되면 산소 석출물(SiO2) 내의 실리콘(Si) 원자가 격자 밖으로 빠져나올 수 있고, 격자 간의 실리콘 원자가 증가하며, 증가된 격자 간의 실리콘 원자와 보론 원자가 위치를 바꾸며 보론이 확산하게 된다.
따라서, 보론의 농도가 증가하면 습식 식각 공정이 더 빠르게 진행될 수 있고, 따라서 열처리 공정 이후에 그라인딩(Grinding) 및 습식 식각 공정을 진행하고 잔존하는 에피택셜층(Residual layer)의 두께가 작아질 수 있다.
실시예는 에피택셜 웨이퍼의 제조 공정에서 에피택셜층의 두께가 고르게 유지되는 웨이퍼의 평가 방법을 제공하고자 한다.
실시예는 웨이퍼를 제1 시편과 제2 시편으로 컷팅(cutting)하는 단계; 상기 제1 시편과 제2 시편을 조건을 달리하여 에피택셜층을 성장시키고 조건을 달리하여 열처리하는 단계; 및 상기 제1 시편과 제2 시편의 에피택셜층 내에서 도펀트의 확산 거리를 각각 측정하는 단계를 포함하는 에피택셜 웨이퍼의 평가 방법을 제공한다.
도펀트의 확산 거리 측정은, SIMS(secondary ion mass spectrometry) 및 SRP (Spreading Resistance Probing) 중 적어도 하나를 사용하여 이루어질 수 있다.
제1 시편과 제2 시편의 열처리 시간과 에피택셜층의 성장 온도와 성장 시간 및 웨이퍼의 식각 시간은 동일하되, 상기 제1 시편의 열처리 온도는 상기 제2 시편의 열처리 온도보다 높을 수 있다.
제1 시편의 열처리 온도는 상기 제2 시편의 열처리 온도보다 10℃ 이내의 범위에서 높을 수 있다.
제1 시편과 제2 시편의 열처리 온도와 에피택셜층의 성장 온도와 성장 시간 및 웨이퍼의 식각 시간은 동일하되, 상기 제1 시편의 열처리 시간은 상기 제2 시편의 열처리 온도보다 짧을 수 있다.
제1 시편의 열처리 시간은 상기 제2 시편의 열처리 시간보다 30초 이내의 범위에서 짧을 수 있다.
제1 시편과 제2 시편의 열처리 온도와 열처리 시간 및 에피택셜층의 성장 온도와 성장 시간은 동일하되, 상기 제1 시편의 식각 시간은 상기 제2 시편의 식각 시간보다 짧을 수 있다.
제1 시편의 식각 시간은 상기 제2 시편의 식각 시간보다 5초 이내의 범위에서 짧을 수 있다.
실시예에 따른 에피택셜 웨이퍼의 평가 방법에 따르면, BSI 열처리 공정에서 에피택셜층의 잔막 두께에 영향을 미치는 요소는, EPI 공정 온도와 시간 및 식각 시간이고, 상세하게는 공정 온도를 증가시키고 시간을 짧게 하고 또한 식각 시간을 짧게 할수록 보론의 확산이 증가되어 에피택셜층의 내부에서 보론의 밀도가 증가한다.
도 1은 에피택셜층의 두께와 보론 농도의 관계를 나타낸 도면이고,
도 2는 실시예에 따른 웨이퍼의 평가 방법의 일실시예의 흐름도이고,
도 3은 열처리 전과 후의 보론의 확산 거리를 나타낸 도면이고,
도 4a 내지 도 4c는 열처리 온도의 변화에 따른 BMD 개수와 보론의 확산 거리 변화를 나타낸 도면이고,
도 5는 열처리 시간의 변화에 따른 보론의 확산 거리 변화를 나타낸 도면이고,
도 6은 식각 시간의 변화에 따른 보론의 확산 거리 변화를 나타낸 도면이고,
도 7a와 도 7b는 에피택셜층 성장 후와 식각 후의 에피층의 프로파일과 보론의 확산을 나타낸 도면이고,
도 8은 에피택셜층의 성장 온도 변화에 따른 BMD 밀도 변화를 나타낸 도면이고,
도 9a 내지 도 9c는 에피택셜층의 성장 온도 변화에 따른 보론의 확산 거리를 나타낸 도면이다.
이하, 본 발명을 구체적으로 설명하기 위해 실시 예를 들어 설명하고, 발명에 대한 이해를 돕기 위해 첨부도면을 참조하여 상세하게 설명하기로 한다.
그러나, 본 발명에 따른 실시 예들은 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 아래에서 상술하는 실시 예들에 한정되는 것으로 해석되지 않아야 한다. 본 발명의 실시 예들은 당 업계에서 평균적인 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위해서 제공되는 것이다.
또한, 이하에서 이용되는 "제1" 및 "제2," "상부" 및 "하부" 등과 같은 관계적 용어들은, 그런 실체 또는 요소들 간의 어떠한 물리적 또는 논리적 관계 또는 순서를 반드시 요구하거나 내포하지는 않으면서, 어느 한 실체 또는 요소를 다른 실체 또는 요소와 구별하기 위해서만 이용될 수도 있다.
도 2는 실시예에 따른 웨이퍼의 평가 방법의 일실시예의 흐름도이다.
실시예에 따른 웨이퍼의 평가 방법은, 에피택셜 웨이퍼에서 열처리와 식각 공정 등 후에 잔존하는 에피택셜층의 잔만 두께의 불균일 형산을 예측하기 위하여, 웨이퍼를 제1 시편과 제2 시편으로 컷팅하고(S11), 상기 제1 시편과 제2 시편을, 각각 조건을 달리하여 열처리하고 에피택셜층을 성장시키고(S120), 제1 시편과 제2 시편의 에피택셜층 내에서 도펀트(보론)의 확산 거리를 각각 측정(S130)할 수 있다.
상세히 설명하면 다음과 같다.
실시예에 따른 웨이퍼의 평가 방법에 사용되는 실리콘 웨이퍼는 CZ법 등으로 성장된 실리콘 단결정 잉곳의 외주면을 가공하는 연삭 공정, 단결정 실리콘 잉곳(ingot)을 웨이퍼 형태로 얇게 절단하는 슬라이싱 공정, 원하는 웨이퍼의 두께로 연마하면서 평탄도를 개선하는 래핑 공정(lapping), 웨이퍼 내부의 손상(damage)층 제거를 위한 식각 공정(etching), 표면 경면화 및 평탄도를 향상시키기 위한 폴리싱 공정(polishing)을 진행한 후, 웨이퍼 표면의 오염물질을 제거하기 위하여 후술하는 세정 공정(cleaning)과 산화막 형성 공정 및 급속 열처리(Rapid thermal process) 공정 등을 통하여 제조될 수 있다.
먼저, 하나의 웨이퍼를 제1 시편과 제2 시편으로 컷팅(cutting)할 수 있다. 이때, 제1 시편과 제2 시편에 각각 조건을 달리하여 에피택셜층을 성장시키고 열처리할 수 있는데, 하나의 시편을 열처리하고 다른 하나의 시편은 열처리를 진행하지 않을 수도 있다.
그리고, 제1 시편과 제2 시편의 에피택셜층 내에서 도펀트, 예를 들면 보론(B)의 확산 거리를 각각 측정할 수 있다. 이때, 도펀트의 확산 거리 측정은, SIMS(secondary ion mass spectrometry), 레이저 마이크로스코프(Laser Microscope) 및 AFM(Atomic Force Microscope) 및 SRP (Spreading Resistance Probing) 중 적어도 하나를 사용하여 진행될 수 있다.
도 3은 열처리 전과 후의 보론의 확산 거리를 나타낸 도면이다. 여기서의 열처리 공정은 기판에 수소(H2) 가스를 공급하여 베이킹(baking)하는 공정을 뜻하고, 이어서 염산(HCl) 가스를 이용한 건식 식각을 진행하고 에피택셜층의 증착을 진행할 수 있다. 베이킹 공정은 기판 상의 자연 산화물(native oxide)을 제거하는 공정이고, 식각 공정은 기판의 결함 제어 또는 표면 활성화를 위한 공정이다.
도 3에서, 에피택셜층 내의 동일한 깊이(Depth)에서 열처리 전의 보론(Be. H/T)보다 열처리 후의 보론(Af./ H/T)의 농도가 더 큰 것을 알 수 있으며, 전술한 바와 같이 고온에서 보론의 확산이 더 활발하기 때문이다.
그리고, 제1,2 시편에 대하여 조건을 달리하여 에피팩셜층을 성정시킬 때, 다른 조건들은 고정하되 하나의 조건을 달리하여 에피택셜층을 성장시켜서, 상기 하나의 조건이 보론의 확산에 미치는 영향을 파악할 수 있다.
먼저, 제1 시편과 제2 시편의 열처리 시간과 에피택셜층의 성장 온도와 성장 시간 및 웨이퍼의 식각 시간을 동일하게 하고, 열처리 온도를 달리할 수 있다. 구체적으로는, 제1 시편의 열처리 온도를 제2 시편의 열처리 온도보다 높게 설정할 수 있다.
열처리 온도가 높을수록 웨이퍼 내에서 크기(size)가 작은 핵은 모두 소멸될 수 있으므로, 후에 BMD로 성장하기 위한 핵의 임계 크기가 증가할 수 있다. 따라서, 열처리 온도가 증가함에 따라서 열처리 후의 BMD 개수 내지 밀도가 감소할 수 있고, 따라서 BMD 개수 내지 밀도가 감소함에 따라서 보론의 확산 경향 역시 감소하여, 보론의 밀도가 감소할 수 있다.
도 4a 내지 도 4c는 열처리 온도의 변화에 따른 BMD 개수와 보론의 확산 거리 변화를 나타낸 도면이다.
각 그래프에서 가로축은 열처리 온도이고, 도 4a에서 세로축은 BMD의 밀도를 나타내고, 도 4b에서 세로축은 보론의 확산 거리를 나타내고, 도 4c에서 세로축은 보론의 정규화된(Normalized) 확산 거리를 나타낸다.
도 4a 내지 도 4c로부터 열처리 온도가 증가함에 따라, BMD의 농도가 감소하고 또한 보론의 확산 거리도 감소함을 알 수 있었다.
그리고, 보론의 확산 거리의 차이점을 뚜렷하게 확인하되, 제1,2 시편의 에피택셜층의 다른 특성이 달라지지 않도록 제1 시편의 열처리 온도를 제2 시편의 열처리 온도보다 10℃ 이내의 범위에서 높게 설정할 수 있다.
다른 실시예에서, 제1 시편과 제2 시편의 열처리 온도와 에피택셜층의 성장 온도와 성장 시간 및 웨이퍼의 식각 시간을 동일하게 하고, 열처리 시간을 달리할 수 있다. 상세하게는, 제1 시편의 열처리 시간을 상기 제2 시편의 열처리 온도보다 짧게 설정할 수 있다.
도 5는 열처리 시간의 변화에 따른 보론의 확산 거리 변화를 나타낸 도면이다. 도 5에서 가로축은 열처리 시간을 나타내고, 세로축은 보론의 정규화된 확산거리를 나타낸다. 도 5에서 열처리 시간이 증가할수록 보론의 확산 거리도 증가함을 알 수 있었다. 상술한 도 4a 내지 도4c에서는 열처리 온도가 증가할수록 BMD개수 내지 밀도가 감소하여 보론의 확산 거리도 감소하였으나, 도 5로부터 열처리 시간이 증가할수록 보론의 확산 거리가 감소하는 것으로부터 열처리 시간이 증가하더라도 BMD 개수 내지 밀도가 감소하지는 않는다고 추정할 수 있었다.
이에 대하여 도 6에서 설명하는 실시예에서 추정된 바와 유사하게, 열처리 시간이 감소할수록 후에 성장되는 에피택셜층의 경사가 급해지고, 따라서 열처리 공정에서 보론의 확산을 억제하는 것으로 추정할 수 있다.
그리고, 보론의 확산 거리의 차이점을 뚜렷하게 확인하되, 제1,2 시편의 에피택셜층의 다른 특성이 달라지지 않도록 제1 시편의 열처리 시간을 제2 시편의 열처리 시간보다 30초 이내의 범위에서 높게 설정할 수 있다.
또 다른 실시예에서, 제1 시편과 제2 시편의 열처리 온도와 열처리 시간 및 에피택셜층의 성장 온도와 성장 시간은 동일하게 하고, 식각 시간을 달리 설정할 수 있다. 구체적으로, 제1 시편의 식각 시간을 제2 시편의 식각 시간보다 짧게 설정할 수 있다.
식각은 염산(HCl)을 사용하여 진행하였고, 약 50 나노미터(nm) 내외의 두께로 식각을 진행하였다. 도 6은 식각 시간의 변화에 따른 보론의 확산 거리 변화를 나타낸 도면이고, 가로축은 식각 시간을 나타내고 세로축은 보론의 정규화된 확산 거리를 나타낸다. 도 6에서 식각 시간이 증가할수록 보론의 확산 거리가 감소함을 알 수 있었다.
도 7a와 도 7b는 에피택셜층 성장 후와 식각 후의 에피층의 프로파일과 보론의 확산을 나타낸 도면이다. 도 7a 및 도 7b에 도시된 바와같이, 식각 후 잔여 프로파일(res. profile)의 차이와 에피택셜층의 성장 후 잔여 프로파일의 차이가 나타나며, 따라서 이러한 잔여 프로파일의 차이가 열처리에서 보론이 확산되는 거리의 차이를 나타낸 것을 알 수 있다. 즉, 식각 시간이 증가할수록 후에 성장되는 에피택셜층의 경사가 급해지고, 따라서 열처리 공정에서 보론의 확산을 억제하는 것으로 추정할 수 있다.
그리고, 보론의 확산 거리의 차이점을 뚜렷하게 확인하되, 제1,2 시편의 에피택셜층의 다른 특성이 달라지지 않도록 제1 시편의 식각 시간을 제2 시편의 식각 시간보다 5초 이내의 범위에서 짧게 설정할 수 있다.
그리고, 에피택셜층의 성장 온도의 변화에 따라 보론의 확산 거리가 변화하는지 확인하였다.
도 8는 에피택셜층의 성장 온도 변화에 따른 BMD 밀도 변화를 나타낸 도면이고, 도 9a 내지 도 9c는 에피택셜층의 성장 온도 변화에 따른 보론의 확산 거리를 나타낸 도면이다.
도 8에 도시된 바와같이 에피택셜층의 성장 온도가 달라지더라도 BMD 개수 내지 밀도의 차이는 없으며, 또한 도 9a 내지 도 9c에 도시된 바와 같이 에피택셜층의 성장 온도가 달라지더라도 보론의 확산 거리의 변화도는 유사한 것을 알 수 있었다.
상술한 실시예들로부터 열처리 공정에서 에피택셜층의 잔막 두께에 영향을 미치는 요소는, 열처리 온도와 열처리 시간 및 식각 시간임을 알 수 있었고, 상세하게는 열처리 온도를 증가시키고 열처리 시간을 짧게 하고 또한 식각 시간을 짧게 할수록 보론의 확산이 증가되어 에피택셜층의 내부에서 보론의 밀도가 증가함을 알 수 있었다.
이상과 같이 실시예는 비록 한정된 실시예와 도면에 의해 설명되었으나, 본 발명은 상기의 실시예에 한정되는 것은 아니며, 본 발명이 속하는 분야에서 통상의 지식을 가진 자라면 이러한 기재로부터 다양한 수정 및 변형이 가능하다.
그러므로, 본 발명의 범위는 설명된 실시예에 국한되어 정해져서는 아니되며, 후술하는 특허청구범위뿐 아니라 이 특허청구범위와 균등한 것들에 의해 정해져야 한다.
실시예에 따른 에피택셜 웨이퍼의 평가 방법은 반도체 등의 소자 제조 공정에서 사용되어 에피택셜층의 두께를 고르게 유지할 수 있다.

Claims (7)

  1. 웨이퍼를 제1 시편과 제2 시편으로 컷팅(cutting)하는 단계;
    상기 제1 시편과 제2 시편을 조건을 달리하여 에피택셜층을 성장시키고 열처리하는 단계; 및
    상기 제1 시편과 제2 시편의 에피택셜층 내에서 도펀트의 확산 거리를 각각 측정하는 단계를 포함하는 에피택셜 웨이퍼의 평가 방법.
  2. 제1 항에 있어서,
    상기 제1 시편과 제2 시편의 열처리 시간과 에피택셜층의 성장 온도와 성장 시간 및 웨이퍼의 식각 시간은 동일하되, 상기 제1 시편의 열처리 온도는 상기 제2 시편의 열처리 온도보다 높은 에피택셜 웨이퍼의 평가 방법.
  3. 제1 항에 있어서,
    상기 제1 시편의 열처리 온도는 상기 제2 시편의 열처리 온도보다 10℃ 이내의 범위에서 높은 에피택셜 웨이퍼의 평가 방법.
  4. 제1 항에 있어서,
    상기 제1 시편과 제2 시편의 열처리 온도와 에피택셜층의 성장 온도와 성장 시간 및 웨이퍼의 식각 시간은 동일하되, 상기 제1 시편의 열처리 시간은 상기 제2 시편의 열처리 온도보다 짧은 에피택셜 웨이퍼의 평가 방법.
  5. 제4 항에 있어서,
    상기 제1 시편의 열처리 시간은 상기 제2 시편의 열처리 시간보다 30초 이내의 범위에서 짧은 에피택셜 웨이퍼의 평가 방법.
  6. 제1 항에 있어서,
    상기 제1 시편과 제2 시편의 열처리 온도와 열처리 시간 및 에피택셜층의 성장 온도와 성장 시간은 동일하되, 상기 제1 시편의 식각 시간은 상기 제2 시편의 식각 시간보다 짧은 에피택셜 웨이퍼의 평가 방법.
  7. 제6 항에 있어서,
    상기 제1 시편의 식각 시간은 상기 제2 시편의 식각 시간보다 5초 이내의 범위에서 짧은 에피택셜 웨이퍼의 평가 방법.
PCT/KR2020/001171 2019-03-06 2020-01-23 웨이퍼의 평가 방법 WO2020180010A1 (ko)

Priority Applications (2)

Application Number Priority Date Filing Date Title
US17/436,683 US11769697B2 (en) 2019-03-06 2020-01-23 Wafer evaluation method
CN202080019134.1A CN113544832A (zh) 2019-03-06 2020-01-23 晶片评估方法

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR1020190025722A KR102331799B1 (ko) 2019-03-06 2019-03-06 웨이퍼의 평가 방법
KR10-2019-0025722 2019-03-06

Publications (1)

Publication Number Publication Date
WO2020180010A1 true WO2020180010A1 (ko) 2020-09-10

Family

ID=72338716

Family Applications (1)

Application Number Title Priority Date Filing Date
PCT/KR2020/001171 WO2020180010A1 (ko) 2019-03-06 2020-01-23 웨이퍼의 평가 방법

Country Status (4)

Country Link
US (1) US11769697B2 (ko)
KR (1) KR102331799B1 (ko)
CN (1) CN113544832A (ko)
WO (1) WO2020180010A1 (ko)

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20010036434A1 (en) * 1999-12-10 2001-11-01 Hisayoshi Yamoto Single crystal silicon layer, its epitaxial growth method and semiconductor device
KR20060072694A (ko) * 2004-12-23 2006-06-28 주식회사 실트론 에피택셜 웨이퍼의 도펀트 분포 분석방법
JP2011155130A (ja) * 2010-01-27 2011-08-11 Covalent Materials Tokuyama Corp エピタキシャルウェーハ及びその製造方法
KR20120009869A (ko) * 2010-07-22 2012-02-02 삼성전자주식회사 에피택셜 성장 공정 평가 방법 및 에피택셜막 형성 방법
KR20170091931A (ko) * 2016-02-02 2017-08-10 주식회사 엘지실트론 에피텍셜 웨이퍼의 평탄도 제어 방법

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH09260448A (ja) * 1996-03-27 1997-10-03 Ricoh Co Ltd Ｓｉｍｓによる分析方法
US20030227057A1 (en) * 2002-06-07 2003-12-11 Lochtefeld Anthony J. Strained-semiconductor-on-insulator device structures
JP4229273B2 (ja) * 2003-08-01 2009-02-25 Ｓｕｍｃｏ Ｔｅｃｈｘｉｖ株式会社 熱処理炉内の半導体ウェーハの表面温度測定方法およびこの方法に用いられる温度モニタウェーハ
US7786025B1 (en) * 2009-03-17 2010-08-31 International Business Machines Corporation Activating dopants using multiple consecutive millisecond-range anneals

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20010036434A1 (en) * 1999-12-10 2001-11-01 Hisayoshi Yamoto Single crystal silicon layer, its epitaxial growth method and semiconductor device
KR20060072694A (ko) * 2004-12-23 2006-06-28 주식회사 실트론 에피택셜 웨이퍼의 도펀트 분포 분석방법
JP2011155130A (ja) * 2010-01-27 2011-08-11 Covalent Materials Tokuyama Corp エピタキシャルウェーハ及びその製造方法
KR20120009869A (ko) * 2010-07-22 2012-02-02 삼성전자주식회사 에피택셜 성장 공정 평가 방법 및 에피택셜막 형성 방법
KR20170091931A (ko) * 2016-02-02 2017-08-10 주식회사 엘지실트론 에피텍셜 웨이퍼의 평탄도 제어 방법

Also Published As

Publication number Publication date
US20220148925A1 (en) 2022-05-12
CN113544832A (zh) 2021-10-22
US11769697B2 (en) 2023-09-26
KR102331799B1 (ko) 2021-11-29
KR20200107119A (ko) 2020-09-16

Similar Documents

Publication Publication Date Title
KR100828622B1 (ko) 에피택셜 코팅된 실리콘 웨이퍼
US7659207B2 (en) Epitaxially coated silicon wafer and method for producing epitaxially coated silicon wafer
DE60127252T2 (de) Epitaktischer siliziumwafer frei von selbstdotierung und rückseitenhalo
KR20010092733A (ko) 고유 게터링을 가지는 에피택시얼 실리콘 웨이퍼 및 그제조 방법
KR20110049764A (ko) 실리콘 웨이퍼의 제조방법
JP5232719B2 (ja) エピタキシャル被覆された半導体ウェハの製造方法
KR100298529B1 (ko) 실리콘에서의오염물제거와소수캐리어수명개선을위한방법
US6666915B2 (en) Method for the preparation of an epitaxial silicon wafer with intrinsic gettering
KR20190048278A (ko) 실리콘 웨이퍼의 산화물층의 두께 예측 방법
KR101230176B1 (ko) 실리콘으로 구성되고 에피텍셜 증착된 층을 갖는 반도체 웨이퍼의 제조 방법
US5951755A (en) Manufacturing method of semiconductor substrate and inspection method therefor
JP5938969B2 (ja) エピタキシャルウエーハの製造方法および固体撮像素子の製造方法
JPH1050715A (ja) シリコンウェーハとその製造方法
WO2020180010A1 (ko) 웨이퍼의 평가 방법
US6815774B1 (en) Dielectrically separated wafer and method of the same
JP4510997B2 (ja) シリコン半導体基板およびその製造方法
WO2014057741A1 (ja) シリコンエピタキシャルウェーハ及びそれを用いた固体撮像素子の製造方法
JP4344517B2 (ja) 半導体基板及びその製造方法
JPH11283987A (ja) シリコンエピタキシャルウェーハとその製造方法
KR100827038B1 (ko) 헤이즈가 없는 실리콘 에피택셜 웨이퍼의 제조 방법
JPH11297704A (ja) 酸素析出物密度の評価方法
WO2016053629A1 (en) Surface photovoltage calibration standard
KR100635771B1 (ko) 반도체 소자의 실리콘 에피막 형성 방법
JP4356039B2 (ja) エピタキシャルシリコンウェーハの製造方法
JP2005311126A (ja) ｐ型シリコン単結晶ウェーハ及びその製造方法

Legal Events

Date Code Title Description
121 Ep: the epo has been informed by wipo that ep was designated in this application

Ref document number: 20765522

Country of ref document: EP

Kind code of ref document: A1

NENP Non-entry into the national phase

Ref country code: DE

122 Ep: pct application non-entry in european phase

Ref document number: 20765522

Country of ref document: EP

Kind code of ref document: A1