KR100635771B1 - 반도체 소자의 실리콘 에피막 형성 방법 - Google Patents

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Abstract

반도체 소자의 실리콘 에피막 형성 방법을 개시한다. 본 방법은, 반도체 실리콘 기판 위에 실리콘 산화막을 형성하는 단계와, 상기 실리콘 산화막 위에 포토레지스트 패턴을 형성하는 단계와, 상기 포토레지스트 패턴을 식각마스크로 하여 상기 실리콘 산화막을 식각하는 단계와, 상기 실리콘 산화막이 식각되어 노출된 상기 기판에 이온 주입 공정에 의해 도펀트 주입 영역을 형성하는 단계와, 상기 포토레지스트 패턴 및 상기 실리콘 산화막을 제거하고 기판을 세정하는 단계와, 상기 기판 위에 실리콘 에피막을 형성하는 단계를 포함한다. 그리하여, 에피막 증착전에 실리콘 기판 위에 존재하는 파티클이 에피막의 결정 결함으로 이전되는 것을 효과적으로 차단할 수 있다.

Description

반도체 소자의 실리콘 에피막 형성 방법{Method for Forming Silicon Epitaxial Layer of Semiconductor Device}
도 1a 및 도 1b는 에피막 성장 후에 나타나는 2가지의 대표적인 결정 결함의 형태를 예시한 도면이다.
도 2는 에피막 증착전에 존재하는 파티클이 에피막 증착후에 결정 결함으로 이전되는 것을 설명하기 위한 도면이다.
도 3은 실리콘 에피막을 형성하기 위한 에피막 증착 장비의 개요도이다.
도 4는 본 발명의 제1실시예에 따른 에피막 형성 공정을 설명하는 공정 흐름도이다.
도 5는 본 발명의 제2실시예에 따른 에피막 형성 공정을 설명하는 공정 흐름도이다.
도 6은 비교예에 따른 에피막 형성 공정을 설명하는 공정 흐름도이다.
도 7은 제1실시예, 제2실시예 및 비교예에 의해 형성한 실리콘 에피막에서 결정 결함을 측정한 그래프이다.
도 8a 및 도 8b는 각각의 방법에 의해 제작된 시편의 표면 상태를 400배로 촬영한 SEM 사진으로서, 도 8a는 비교예의 경우이고, 도 8b는 제1실시예 또는 제2실시예의 경우이다.
본 발명은 반도체 소자의 제조 기술에 관한 것으로서, 더욱 자세하게는 반도체 실리콘 기판 위에 결정 결함이 적은 실리콘 에피막을 형성하는 방법에 관한 것이다.
에피택시(Epitaxy)란 일반적으로 기판(substrate)이라고 부르는 단결정 실리콘(Si) 웨이퍼 위에 동일한 단결정 층을 형성시키는 것을 말한다. 에피막(epitaxial layer)은 주로 증착 공정을 사용하여 형성한다. 소자의 전자 성질은 결정 내의 불순물의 농도의 차이에 따라 결정되는데, 에피막을 성장시킬 때 다양한 불순물을 첨가시킬 수 있으며, 불순물의 종류와 농도를 조절함으로써 소자의 용도에 맞는 에피막을 다양하게 형성할 수 있다. 또한 확산에 의해 많이 도핑된 층 위에 적게 도핑된 층을 만들 수 있는 유일한 공정이다. 에피막은 전형적으로 0.5 ~ 25㎛의 두께로 형성되며, 도핑은 0.005~20WΩ㎝ 정도로 이루어진다. 전력 소자나 소신호 소자를 포함한 소자에의 응용분야는 트랜지스터, 바이 폴라 기억소자, 선형집적회로, 마이크로파 영상소자, 및 CMOS 소자 등으로 다양한 분야에서 사용되고 있다. 특히 기판 위에 형성된 에피막은 이후 공정에서 소자가 형성되는 기판으로서 역할을 하게 되어 에피막의 오염이나 결정 결함의 형성은 소자의 전기적 성능과 신뢰성에 중요한 영향을 미치게 된다.
도 1a 및 도 1b에는 에피막 성장 후에 나타나는 2가지의 대표적인 결정 결함 의 형태를 예시하였다. 도 1a는 파티클이 없는 경우로서, 기판 표면의 오염이나 미소 결함 등에 의해 발생되는 ESF(Epitaxial Stacking Fault)의 전형적인 모습이다. 도 1b는 파티클이 있는 경우로서, 에피막 성장 중에 발생된 파티클에 의해 형성되는 결정 결함을 보여준다. 도 2에서 보듯이, 에피막 성장 전에 기판 위에 존재하는 다양한 형태의 파티클이 에피막 성장 후에 결정 결함으로 전이되는 것을 알 수 있다.
본 발명은 반도체 소자의 제조 공정 중 실리콘 기판 위에 결정 결함이 적은 실리콘 에피막을 형성하는 방법을 제공하는 것을 목적으로 한다.
본 발명에 따른 반도체 소자의 실리콘 에피막 형성 방법은, 반도체 실리콘 기판 위에 실리콘 산화막을 형성하는 단계와, 상기 실리콘 산화막 위에 포토레지스트 패턴을 형성하는 단계와, 상기 포토레지스트 패턴을 식각마스크로 하여 상기 실리콘 산화막을 식각하는 단계와, 상기 실리콘 산화막이 식각되어 노출된 상기 기판에 이온 주입 공정에 의해 도펀트 주입 영역을 형성하는 단계와, 상기 포토레지스트 패턴 및 상기 실리콘 산화막을 제거하고 기판을 세정하는 단계와, 상기 기판 위에 실리콘 에피막을 형성하는 단계를 포함한다.
또한, 본 발명에 따른 반도체 소자의 실리콘 에피막 형성 방법은, 반도체 실리콘 기판 위에 실리콘 산화막을 형성하는 단계와, 상기 실리콘 산화막 위에 포토레지스트 패턴을 형성하는 단계와, 상기 포토레지스트 패턴을 식각마스크로 하여 상기 실리콘 산화막을 식각하는 단계와, 상기 포토레지스트 패턴을 제거하고 상기 기판을 세정하는 단계와, 상기 실리콘 산화막이 식각되어 노출된 상기 기판에 이온 주입 공정에 의해 도펀트 주입 영역을 형성하는 단계와, 상기 실리콘 산화막을 제거하는 단계와, 상기 기판 위에 실리콘 에피막을 형성하는 단계를 포함할 수 있다.
이하 첨부한 도면을 참조하여 본 발명에 따른 바람직한 실시예를 설명하기로 한다.
먼저, 도 3을 참조하여 실리콘 웨이퍼에 에피막을 형성하는 공정에 대하여 설명한다. 도 3은 에피막 증착 장비의 기본적인 구조를 개략적으로 도시한 도면이다. 여기서, 실리콘 에피텍셜층의 증착은 실리콘 카바이드(SiC)로 코팅된 그래파이트(Graphite) 지지대(12) 위에 웨이퍼(W)를 배치한 상태에서 수행된다. 그리고, 반응로(10)의 일단에 형성된 가스 인입구(16)을 통해서, 수소와 같은 캐리어 가스, 실리콘을 포함하는 소스 가스 및 도펀트 원자를 포함하는 도펀트 가스를 반응로(10)의 내부로 주입시킨다. 이렇게 주입된 가스들은 웨이퍼(W)를 거쳐 가스 배출구(18)로 배출된다. 반응로(10)의 내부는 할로겐 램프(14)에 의해 1050 내지 1200 ℃의 높은 온도로 유지되며, 에피막의 증착은 대기압(760 Torr) 또는 감압(20 Torr 이상) 하에서 진행된다.
에피막 증착 이후에 결정 결함의 발생이 소자에 어떠한 영향을 미치는가에 대하여 알아보기 위하여 다음과 같이 공정을 분리하여 샘플을 제작하였다.
[제1실시예]
도 4에는 제1실시예에 따른 에피막 형성 공정을 설명하기 위한 공정 흐름도 를 나타내었다. 먼저, 실리콘 기판(100) 위에 실리콘 산화막(120) 및 실리콘 질화막(140)을 순차적으로 형성한다. 실리콘 산화막(120)은 5000Å이 되도록 한다. 그리고, 실리콘 질화막(140)을 에칭한 후에, 실리콘 산화막(120) 위에 포토레지스트 패턴(160)을 형성한다. 그 후, 포토레지스트 패턴(160)을 마스크로 하여 실리콘 산화막(120)을 식각한 후, 커런트 패스(Current Pass) 등을 형성할 목적으로 도펀트를 이온 주입하여 도펀트 주입 영역(102)을 형성한다. 다음으로, 포토레지스트 패턴(160) 및 실리콘 산화막(120)을 제거한 후 기판을 세정한다. 마지막으로 실리콘 기판(100) 위에 에피막 증착 공정으로 실리콘 에피막(200)을 형성한다.
[제2실시예]
도 5에 제2실시예에 따른 에피막 형성 공정을 설명하기 위한 공정 흐름도를 나타내었다. 제2실시예는 제1실시예와 유사한 방식으로 진행되는데, 다만 실리콘 산화막(120)을 식각한 후에 포토레지스트 패턴(160)을 제거하고 기판을 세정한 다음, 이온 주입 공정을 실시한다. 이 외의 공정에 대하여는 제1실시예와 동일한 방법으로 실리콘 에피막(200)을 형성한다.
[비교예]
도 6에는 비교예로서 다른 방식에 의해 에피막을 형성하는 공정을 나타내었다. 비교예에서는, 먼저 기판(100) 위에 실리콘 산화막을 약 200Å 정도로 형성하고, 그 위에 실리콘 질화막(140)을 형성한다. 그리고 나서, 실리콘 질화막(140)을 제거한 다음, 실리콘 산화막(120) 위에 포토레지스트 패턴(160)을 형성한다. 그 후, 포토레지스트 패턴(160)을 식각마스크로 사용하여 실리콘 산화막(120)을 식각 함과 동시에 기판(100)을 소정의 깊이 만큼 식각한다. 나아가, 기판(100)에 이온 주입 공정을 수행하여 도펀트 주입 영역(102)을 형성한다.
도 7에는 제1실시예, 제2실시예 및 비교예에 의해 제작한 샘플에 대하여 에피막 성장 후에 형성된 결함의 종류 및 갯수를 측정한 결과이다. 도 7에서, 결합의 종류는 그 크기가 1㎛ 이하인 미소 결함, 1 ~ 2㎛인 중형 결함, 2㎛ 이상인 대형 결함, ESF 타입 결함 및 격자 결함으로 분류하였다. 도 7에서 보듯이, 비교예의 경우에는 특히 ESF 타입의 결함이 다량으로 발견되었다. 그러나, 실리콘 산화막을 비교적 두껍게 형성한 제1실시예 및 제2실시예에서는 양호한 결과를 보이고 있다. 도 8에는 시편의 표면 상태를 400배로 촬영한 SEM 사진을 나타내었으며, 도 8a는 비교예에 의해 제작된 시편의 표면 상태를 나타내고, 도 8b는 제1실시예 및 제2실시예에 의해 제작된 시편의 표면 상태를 나타낸다. 도 8에서 보듯이, 비교예에 의해 제작된 시편의 경우에는 웨이퍼의 표면에 다량의 결함들이 존재하는데 반해, 제1실시예 및 제2실시예에 의해 제작된 시편의 경우에는 결함이 거의 관찰되지 않았다.
에피막 증착 이후에 발견되는 결정 결함들은 에피막 증착 공정 자체에 기인하여 발생되기도 하지만, 대부분의 결함들이 에피막 증착 이전에 발생된 파티클 또는 결함들이 제거되지 않고 에피막 증착 공정으로 진행되면서 최종적으로 형성되는 에피막의 결정 결함으로 이전되는 것을 알 수 있다. 에피막 증착 공정 전에 존재하는 파티클이 에피막에 이전되는 것을 차단하기 위하여, 본 발명에서는 5000Å 이상의 실리콘 산화막을 형성하였으며, 이 경우 최종적으로 형성되는 에피막에 파티 클로 인해 발생하는 결함이 현저히 감소되는 것을 알 수 있다.
본 발명에 따르면, 에피막 증착전에 실리콘 기판 위에 존재하는 파티클이 에피막의 결정 결함으로 이전되는 것을 효과적으로 차단할 수 있다.
지금까지 본 발명의 바람직한 실시예에 대해 설명하였으나, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 본질적인 특성을 벗어나지 않는 범위 내에서 변형된 형태로 구현할 수 있을 것이다. 그러므로 여기서 설명한 본 발명의 실시예는 한정적인 관점이 아니라 설명적인 관점에서 고려되어야 하고, 본 발명의 범위는 상술한 설명이 아니라 특허청구범위에 나타나 있으며, 그와 동등한 범위 내에 있는 모든 차이점은 본 발명에 포함되는 것으로 해석되어야 한다.

Claims (4)

  1. 반도체 실리콘 기판 위에 실리콘 산화막을 형성하는 단계와,
    상기 실리콘 산화막 위에 포토레지스트 패턴을 형성하는 단계와,
    상기 포토레지스트 패턴을 식각마스크로 하여 상기 실리콘 산화막을 식각하는 단계와,
    상기 실리콘 산화막이 식각되어 노출된 상기 기판에 이온 주입 공정에 의해 도펀트 주입 영역을 형성하는 단계와,
    상기 포토레지스트 패턴 및 상기 실리콘 산화막을 제거하고 기판을 세정하는 단계와,
    상기 기판 위에 실리콘 에피막을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 실리콘 에피막 형성 방법.
  2. 제1항에서,
    상기 실리콘 산화막은 5000Å이상의 두께로 형성된 것을 특징으로 하는 반도체 소자의 실리콘 에피막 형성 방법.
  3. 반도체 실리콘 기판 위에 실리콘 산화막을 형성하는 단계와,
    상기 실리콘 산화막 위에 포토레지스트 패턴을 형성하는 단계와,
    상기 포토레지스트 패턴을 식각마스크로 하여 상기 실리콘 산화막을 식각하는 단계와,
    상기 포토레지스트 패턴을 제거하고 상기 기판을 세정하는 단계와,
    상기 실리콘 산화막이 식각되어 노출된 상기 기판에 이온 주입 공정에 의해 도펀트 주입 영역을 형성하는 단계와,
    상기 실리콘 산화막을 제거하는 단계와,
    상기 기판 위에 실리콘 에피막을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 실리콘 에피막 형성 방법.
  4. 제3항에서,
    상기 실리콘 산화막은 5000Å이상의 두께로 형성된 것을 특징으로 하는 반도체 소자의 실리콘 에피막 형성 방법.
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