KR20000011682A - Ｓｉ웨이퍼및그제조방법 - Google Patents

Ｓｉ웨이퍼및그제조방법 Download PDF

Info

Publication number
KR20000011682A
KR20000011682A KR1019990028214A KR19990028214A KR20000011682A KR 20000011682 A KR20000011682 A KR 20000011682A KR 1019990028214 A KR1019990028214 A KR 1019990028214A KR 19990028214 A KR19990028214 A KR 19990028214A KR 20000011682 A KR20000011682 A KR 20000011682A
Authority
KR
South Korea
Prior art keywords
wafer
heat treatment
atmosphere
hydrogen
reducing
Prior art date
Application number
KR1019990028214A
Other languages
English (en)
Inventor
고바야시노리히로
아끼야마쇼지
Original Assignee
와다 다다시
신에쯔 한도타이 가부시키가이샤
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 와다 다다시, 신에쯔 한도타이 가부시키가이샤 filed Critical 와다 다다시
Publication of KR20000011682A publication Critical patent/KR20000011682A/ko

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/322—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to modify their internal properties, e.g. to produce internal imperfections
    • H01L21/3221—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to modify their internal properties, e.g. to produce internal imperfections of silicon bodies, e.g. for gettering
    • H01L21/3225—Thermally inducing defects using oxygen present in the silicon body for intrinsic gettering
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/324—Thermal treatment for modifying the properties of semiconductor bodies, e.g. annealing, sintering

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Crystals, And After-Treatments Of Crystals (AREA)

Abstract

최소한 Si 웨이퍼에 엑스트린식 게터링을 행하는 단계 및 Si 웨이퍼를 환원성 분위기내에서 열처리하는 단계를 포함하는 Si 웨이퍼 제조방법이 제공된다.
수소어닐링등과 같이 환원성 분위기하에서 고온 열처리가 수행될 때라도 게터링 효과가 저하되지 않아 COP를 확실히 제거할 수 있는 Si 웨이퍼 제조방법 및 COP 를 함유하지 않고 게터링 효과가 우수한 Si 웨이퍼가 제공된다.

Description

Ｓｉ웨이퍼 및 그 제조방법{SI WAFER AND METHOD FOR PRODUCING IT}
본 발명은 Si 웨이퍼 및 그 제조방법에 관한 것이며, 특히 COP(Crystal Originated Particle)가 적고 게터링 효과가 우수하며 반도체 디바이스에 적합하게 사용될 수 있는 Si 웨이퍼 및 그 제조방법에 관한 것이다.
실리콘 웨이퍼의 산화막 내압등의 전기적특성을 개선시키기 위하여는 디바이스가 제작되는 웨이퍼의 표면층이 무결함으로 되어야 한다. 그러나 실리콘 단결정 성장도중에 COP라고 불리우는 정팔면체구조의 결정결함이 단결정내에 도입되어 그 단결정으로 부터 얻어진 실리콘 웨이퍼의 표면층에 존재하게 된다. 이같은 COP는 실리콘 웨이퍼의 전기적 특성을 저하시킬 수가 있는 것이다.
COP를 제거하기 위하여는 소위 수소 어닐링 같은 고온열처리를 수행하였다. 고온에서의 이같은 열처리에 의해 COP는 제거될 수 있으나 벌크미세결함(bulk micro defect, 이하 종종 "BMD" 혹은 '산소석출물'이라고 한다)의 결함핵도 동시에 제거되기 때문에 고온열처리시 산소석출이 생기지않아 디바이스 공정에서 게터링 효과가 현저하게 저하된다. 더욱이 상기 고온열처리를 수행한 후는 가열처리를 하더라도 산소석출물이 증대하지 않아 게터링 효과가 회복되지 않는 것이다.
디바이스 공정에는 여러가지 단계가 있으며 이들 중에는 금속오염을 발생시키는 장치가 사용되는 경우도 있다. 그 경우 그 장치에서 처리된 웨이퍼는 금속오염 될 수 있다.
그러나, 통상의 웨이퍼에서는, 그 후의 다바이스 제조공정에 포함되는 복수회의 열처리에 의해 BMD가 성장하고 산소석출이 증가함으로써 게터링 효과가 증가한다. 그 결과 디바이스 제조공정중에 웨이퍼가 오염되더라도 그 금속불순물을 어느정도 배제할 수가 있는 것이다.
그러나 상기와 같이 환원성 분위기내에서 고온 열처리된 웨이퍼에서는 그후에 열처리를 하더라도 게터링 효과는 회복되지 않고 여전히 저수준에 있다. 그 때문에 웨이퍼내의 금속불순물은 제거되지 않고 그대로 잔존하게 된다. 이같은 불순물은 산화막 내압을 저하시키고 P-N 정션에서의 누설전류를 증대시킨다. 그 결과 디바이스 제조수율이 저하되는 것이다.
따라서 본 발명의 목적은 수소어닐링 같은 환원분위기에서의 고온열처리시에도 게터링 효과가 감소되지 않고 COP를 확실히 제거할수 있는 Si 웨이퍼 및 그 제조방법을 제공하는 것이다.
도 1은 환원성 열처리 온도와 내부결함밀도와의 관계를 보여주는 그래프
도 2는 PBS 처리를 하고 RTA 처리를 하였거나 하지않고 제조된 Si웨이퍼를 이용하여 제작된 MOS 커패시터의 산화막 내압의 측정결과를 보여주는 그래프
도 3은 PBS 처리하였거나 처리하지 않고 제조된 Si 웨이퍼 각각의 RTA 열처리후 슬립전위의 발생을 보여주는 그래프
도 4는 RTA의 개략 단면도이다.
* 도면의 주요부위에 대한 부호의 설명 *
1 : 벨 자(bell jar) 2,2': 히터(heater)
3 : 하우징(housing) 4 : 수냉챔버(water cooled chamber)
5 : 베이스 플레이트(base plate)
6 : 지지축(support shaft) 7 : 스테이지(stage)
8 : 실리콘 웨이퍼(Si wafer)
9 : 모터(motor) 10 :RTA
상기 본 발명의 목적을 이루기 위해, 본 발명은 최소한, Si 웨이퍼에 엑스트린식 게터링(extrinsic gettering, 이하 단지 'EG'라고도 한다)을 실시하는 단계, 및 실리콘 웨이퍼에 환원분위기에서의 열처리(이하 단지 '환원성 열처리'라고도 한다)을 실시하는 단계를 포함하는 Si 웨이퍼 제조방법이 제공된다.
실리콘 웨이퍼를 EG 처리하면 웨이퍼를 고온에서 환원열처리를 하더라도 게터링 효과를 충분히 부여할 수 있으며, 그것도 상기 환원성 열처리에 의해 확실히 웨이퍼 표면의 COP도 소멸시킬 수가 있다.
본 발명의 다른 견지에 의하면, 엑스트린식 게터링을 실시하는 공정후에 환원성 분위기하에 열처리를 행하는 공정을 포함하는 Si 웨이퍼 제조방법이 제공된다.
환원성 열처리에 의한 COP 제거효과는 웨이퍼 표면에 가까운 위치에서 보다 커진다. 한편 예를들어 후술되는 폴리실리콘 백실법(Poly-silicon Back Seal Method, 이하 단지 「PBS」라 한다)등에 따라 EG를 행하는 경우 그후에 웨이퍼 표면상의 연마내지는 오염제거가 필요한 경우가 있다. 따라서 환원성 열처리후에 EG를 행하면 환원성 열처리에 의해 웨이퍼 표면에 형성된 COP가 없는 무결함층은 그후 행하는 연마등에 의해 일부 소실될 수 있다. 반면, EG의 게터링 향상 효과는 그후의 환원성 열처리에 의해서는 쉽게 저하되지 않는다. 그래서 환원성 열처리를 EG후에 행하는 것이 유리하다.
상기 엑스트린식 게터링은 Si 웨이퍼를 제조하는 상기 법에서 폴리-실리콘 백실법(PBS)에 따라 수행하는 것이 좋다.
PBS에 따라 EG를 실시하는 경우,
후에 고온에서 열처리를 행하는 경우에도 슬립전위 발생을 억제할 수가 있다.
바람직하게는, 환원성 분위기에서의 열처리는 Si 웨이퍼 제조를 위한 상기 방법에서 급속 열 어닐러(rapid thermal annealer, 이하 종종 'RTA'라고도 한다)로 수행하는 것이 좋다.
RTA에서 환원성 열처리를 행하면 COP를 제거할 수 있으며, 게다가 열처리시간, 환원가스량 및 에너지 소비가 감소되어 생산성이 개선될 수 있는 것이다.
환원성 분위기에서의 상기 열처리는 1150-1350℃에서 100% 수소 또는 수소와 불활성기체의 혼합물에서 1-300초간 행하는 것이 바람직하다.
상기 조건은 본 발명자들이 환원성 열처리를 위한 조건을 보다 깊게 연구한 결과 최적인 것으로 나타났다.
본 발명은 또한 상기 법에 따라 제조된 Si 웨이퍼를 제공한다. 이같이 제조된 Si 웨이퍼에서는, 8인치 크기의 웨이퍼당 COP수는 50이하로(0.16개/㎠ 혹은 그미만) 아주 적으며, 게터링 효과는 큰것이다.
특히, 열처리된 웨이퍼에서는, 웨이퍼의 표면층에서의 COP수가 적으면 웨이퍼 벌크내에 게터링층이 존재하지 않고 반면 웨이퍼의 이면에 존재하기 때문에 디바이스가 형성되는 표면(전면)에는 결함이 거의 없는 웨이퍼를 얻을 수 있는 것이다.
보다 상세히는, 본 발명은 웨이퍼의 전면상의 COP밀도가 0.16개/㎠이하이고, 웨이퍼 벌크의 벌크 결함(벌크 미세결함)밀도는 1x109개/㎤미만이고, 웨이퍼의 이면에 두께 0.5㎛이상인 폴리실리콘층을 갖는 Si웨이퍼를 제공한다.
본 발명의 Si 웨이퍼 제조방법에 의하면, 게터링 효과를 저하시키지 않고, 수소 어닐링 같은 고온에서의 열처리에 의해 COP를 확실히 제거할 수 있다. 더욱이, 본 발명의 Si 웨이퍼에서는 내부에 COP가 거의 없으며, 게터링 효과가 거의 저하되지 않는 것이다. 더욱이 폴리실리콘 피막의 형성으로 슬립전위의 발생은 억제될 수 있다.
이하, 본 발명의 일실시예를 보다 상세히 설명한다.
본 발명에 의한 제조방법은, 최소한 Si 웨이퍼에 EG 처리를 하는 단계 및 Si 웨이퍼를 환원성 열처리를 하는 단계를 포함한다.
예컨데 상기 Si 웨이퍼는 쵸코랄스키법(CZ법)에 의해 성장된 실리콘 단결정을 절단한 다음 캠퍼링, 래핑, 에칭 및 연마등에 의해 웨이퍼 일수 있다.
상기 EG는 웨이퍼의 게터링 효과를 증대시킬 수 있다. EG의 예로서는 PBS, 샌드브라스트법, 인(phosphorus)게터링법을 포함할 수 있다.
상기 PBS법은 게터링효과를 증대시키고 고온에서의 열처리를 수행하더라도 슬립전위의 발생을 억제할 수 있다는 점에서 바람직하다. 상기 샌드브라스트 법도 좋으나 웨이퍼 표면을 오염시킬 수 있다.
PBS 법에 의한 EG는 다음과 같이 수행될 수 있다. 먼저, 실리콘 웨이퍼 이면에 필요에 따른 산화막을 형성한다. 산화막 형성은, 과산화수소나 오존을 함유하는 세정액으로 세정하여 얇은 산화막을 성장시키거나 열산화, 화학기상성장법등의 통상의 법에 의해 수행할 수 있다.
이어서, 예를들어 저압 화학기상성장법에 따라 그 이면에 폴리실리콘 피막을 형성할 수 있다. 장치로서는, 통상의 저압화학기상 성장로를 사용할 수 있다. 로(爐)내부온도는 바람직하게는 600-700℃이며 압력은 0.1-0.3torr 인것이 좋다. 원료가스로는 예를들어 SiH4등을 들 수 있다. 피막두께는 예컨데 0.5-1.5㎛일 수 있다.
원료가스가 나오는 노즐을 하나만 사용하는 경우는 피막두께를 일정하게 하기 위하여 로내에 온도구배를 부여할 수도 있다. 또한 예컨데 4-5개의 노즐을 사용하는 경우 로내에 온도구배를 부여하지 않고 로내온도를 일정하게 유지하고 가스흐름량을 최적화하면서 균일한 두께를 갖는 피막퇴적이 가능하다.
이에따라 로내온도가 일정하기 때문에 결정배향 같은 균일한 품질을 확보할 수가 있다.
본 발명의 제조방법은 나아가 Si 웨이퍼를 환원성 분위기에서 열처리하는 단계를 포함한다. 이에 따라 웨이퍼 표면에의 COP가 제거될 수 있다. 상기 환원성 분위기는 100% 수소이거나 혹은 수소와 불활성 기체의 혼합기체일 수 있다. 바람직한 것은 수소가스와 불활성 기체의 혼합기체이다.
불활성기체는 예를들어 아르곤, 질소등을 들 수 있다. 혼합기체내의 수소가스농도는 바람직하게는 10-80체적%, 바람직하게는 20-40체적%이다.
수소가스농도가 너무 낮으면 COP가 충분히 제거되지 않으며, 수소농도가 너무 높으면 슬립전위가 발생될 수 있다.
예를들어 열처리온도는 900℃-실리콘융점일 수 있다.
열처리온도가 너무 낮으면 COP를 충분히 제거하기에 너무 긴시간이 걸린다. 따라서 1150-1350℃범위가 바람직하다.
환원성열처리온도와 벌크 결함밀도(산소석출물 밀도)사이의 관계를 나타내는 도 1에 도시한 바와같이, 열처리온도가 900℃이하이면 Si 웨이퍼는 디바이스 공정에서 게터링에 필요한 밀도인 최소 1x109개/㎤의 벌크 결함밀도를 갖는다. 환원성분위기에서 900℃이상의 온도에서 열처리가 행해지면, 낮은 게터링 효과의 문제가 야기될 수 있다.
즉, 열처리온도가 높으면 COP 제거효과가 커지나 벌크결함밀도를 감소시켜 게터링 효과를 현저하게 감소시킨다. 따라서 1150-1350℃에서 환원성 열처리를 행하면 웨이퍼 표면상의 COP는 충분히 제거되며, 그 웨이퍼에 상기한 바와같은 EG를 행하면 게터링 효과가 충분하게 된다.
통상의 열처리로를 이용하여 환원성 열처리를 행하는 경우 열처리시간은 수시간 혹은 그이하일 수 있다. RTA를 이용하여 열처리를 행하는 경우 열처리시간은 1-300초인 것이 바람직하다.
RTA가 사용되면, COP는 이같이 짧은 열처리시간에 충분히 제거될 수 있다. 그러나 열처리시간이 너무 짧으면 COP가 충분히 제거되지 않는다. 반면 열처리시간이 너무 길게되면 제조효율이 낮아진다. 따라서 상기 1-300초 범위가 바람직하다.
상기 언급된 환원성 열처리는 단일단계 또는 복수단계로 수행될 수 있다. 복수단계로 수행되는 경우, 예를들어, 앞의 단계를 1200℃이상의 고온에서 수행하고 후단계는 저온에서 1-300초간 수행될 수 있다.
이에 따라 COP는 고온에서 앞단계에서 확실히 제거할 수 있으며, 후단계에서 COP를 여전히 제거하면서, Si 웨이퍼 표면에 있는 마이크로 러프네스(micro roughness), 헤이즈(haze)등을 감소시킬수 있는 것이다. 그 결과 산화막 내압 뿐만아니라, P형 또는 N형 케리어의 이동성 같은 전기특성도 우수한 디바이스를 제조할 수 있는 것이다.
상기와 같이, 환원성 열처리는 제조효율의 측면에서 급속 가열/급속 냉각장치로 수행하는 것이 바람직하다.
여기서 '급속가열/급속냉각'이란 상기 범위로 온도가 배열된 열처리로내에 웨이퍼를 적재하고 상기 열처리시간의 경과시 웨이퍼를 회수하거나, 혹은 열처리로내의 일정위치에 웨이퍼를 배열한 후 램프히터로서 웨이퍼를 열처리시키는 방법을 의미한다.
이같은 급속가열/급속냉각은 RTA 장치를 사용하여 수행될 수 있다. RTA 장치의 예로서는 AST Corp. 에 의해 제조되는 SHS-2800를 포함하며, 이들은 상업적으로 구입가능하다.
RTA 장치로 Si웨이퍼를 급속가열/급속냉각하는 예를 도 4를 이용하여 상세히 설명한다.
먼저 벨 자(bell jar) 1의 내부를 원하는 온도, 예를들어 1150-1350℃로 히터 2,2'를 이용하여 가열하고, 그 온도를 유지시킨다. 상기 열처리가 다단계로 행해질 때는 2개로 분리된 히터 각각에 전원을 독립적으로 공급할 수 있으며, 벨 자 1내에는 그 수직방향으로 온도구배를 설정할 수 있다. 이에 따라 후단계에 대한 낮은 온도구역이 이 단계에서 앞단계에 대한 보다 높은 온도영역 이하로 제공될 수 있다.
따라서 다단계로 웨이퍼를 열처리함은 스테이지 7의 위치, 즉, 지지축 6을 로내부로 삽입하는 양을 조절하여 쉽게 수행될 수 있다.
벨 자 1의 내부온도가 일정하게 유지되고, 베이스 플레이트 5에 제공된 가스주입구로부터 환원가스를 삽입하여 원하는 가스분위기를 얻은 상태에서는, 열처리로 10옆에 배열된 도시되지 않은 웨이퍼처리 장치에 의해 웨이퍼 포트를 통해 Si 웨이퍼를 수냉챔버 4로 삽입시킨다.
상기 Si 웨이퍼는 예를들어 저부대기 위치에 있는 스테이지 7상부에 제공된 SiC 보우트에 재치된다.
수냉챔버 4와 베이스 플레이트 5는 수냉되기 때문에 이 대기위치에 있는 웨이퍼는 고온으로 가열되지 않는다.
Si 웨이퍼가 스테이지 7상에 재치되면, 모터 9가 즉시 가동되어 지지축 6을 로내부로 삽입하고 이에따라 스테이지 7은 원하는 온도범위 1150-1350℃에 도달하는 열처리 위치까지 상승하고, 이에 따라 상기 스테이지상에서 Si 웨이퍼를 고온열처리하게 된다. 이 경우 스테이지 7을 수냉챔버 4내의 저부위치로 부터 원하는 가열위치로 이동시키는데는 예를들어 오직 20초만이 소요되기 때문에 Si 웨이퍼는 신속히 가열된다.
스테이지 7은 원하는 온도에서 정해진 시간(예를들어 1-300초)동안 유지되며, 그 유지시간동안 웨이퍼는 고온 열처리를 받게된다. 고온열처리를 완료시키기 위한 일정 시간이 경과되면, 모터 9가 즉시 구동하여 지지축 6을 로내부로 부터 수냉챔버 4의 저부위치로 퇴각시켜 스테이지 7을 하강시킨다.
이 하강운동은 예컨데 약 20초내에 완료될 수 있다. 스테이지 7상의 Si 웨이퍼는, 수냉챔버 4와 베이스 플레이트 5가 수냉되기 때문에, 급속냉각된다.
마지막으로 웨이퍼를 웨이퍼 처리장치로부터 회수하고, 이 열처리는 완료되게 된다.
가열될 웨이퍼가 보다 많이 있을 때는, RTA 장치 10이 고온으로 유지되기 때문에, 이들 웨이퍼는 순차적으로 장착 및 열처리 될 수 있다.
본 발명의 방법에서, 환원성 열처리는 EG후 수행하는 것이 바람직하다.
환원성 열처리의 COP 제거 효과는 웨이퍼 표면에 가까운 위치에서 보다 크다. 반면 상기 PBS 에 따라 EG가 수행되면 표면측으로 신장하는 다결정막을 제거하기 위하여 웨이퍼 연마가 필요한 경우가 있다. 따라서 만일 환원성 열처리후 EG가 수행되면 환원성 열처리에 의해 웨이퍼 표면에 형성된 COP를 함유하지 않은 무결함층을 그후 행해지는 연마등으로 제거할 수 있다.
반면, EG에 의해 게터링 효과를 개선시키는 효과는 후에 행해지는 환원성 열처리에 의해 거의 저하되지 않는다. 이것이 EG후 환원성 열처리를 행하는 이유이다. 그러나 상기 언급된 연마등과 같은 웨이퍼 표면의 특수처리가 EG 처리후 필요하지 않고, EG에서 웨이퍼 표면이 오염되지 않는다면, EG는 환원성 열처리후 행해질 수 있다.
본 발명에 의한 제조방법에서는, 환원성 열처리가 아닌 다른 적절한 종류의 열처리를 행하여 게터링 효과를 실질적으로 증대시킬 수 있다. 또한 래핑, 에칭, 거울연마 등과 같이 Si 웨이퍼 제조에 일반적으로 사용되는 처리법을 사용할 수도 있다.
본 발명에 따른 Si 웨이퍼 제조방법으로 제조된 Si 웨이퍼는 8인치 크기의 웨이퍼당 50이하의 COP(0.16개/㎠이하)를 함유한다. 더욱이 웨이퍼내에서 게터링 효과는 거의 저하되지 않는다.
[실시예]
이하 본 발명의 실시예를 설명한다.
RTA H 2 -어닐링에서의 열처리온도와 벌크 결함밀도(개/㎤)의 관계
직경 200mm, 저항 10Ω·㎝, 산소농도 16ppma 인 P-형 Si 웨이퍼를 10초간 800℃, 900℃, 1000℃, 1100℃, 1200℃, 1300℃의 각 온도로 RTA를 이용하여 수소어닐링을 행하였다.
본 발명에서는, JEIDA(Japan Electronics Industry Development Association)에 채택된 방법에 따라 적외선 분광법으로 산소농도를 측정하였다.
상기 각 수소어닐링을 행한 Si 웨이퍼의 내부 결함밀도를, 그 웨이퍼를 질소분위기하에 800℃에서 4시간동안, 그리고 산소분위기하에서 1000℃로 열처리한 다음, 적외선 간섭법, 구체적으로는 OPP(Optical Precipitate Profiler),에 따라 표면에서 90㎛ 깊이까지 관찰하였다. 그 측정결과를 도 1에 나타내었다.
수소어닐링을 행하지 않은 Si 웨이퍼의 내부결함밀도 역시 대조군으로서 도 1에 나타냈다.
도 1에 도시된 바와같이, 수소어닐링의 열처리온도가 900℃이상이면 수소어닐링을 행하지 않는 대조군에 비하여 내결함 밀도가 현저하게 감소하여 게터링 능력에 문제가 있을 수가 있다.
[실시예 1]
직경 200mm, 저항 10Ω·㎝이고 산소농도 16ppma인 P-형 Si웨이퍼에 저압 화학기상성장로를 이용하여 폴리실리콘 피막을 퇴적시키고 PBS 처리하였다.
로내부온도는 650℃였고, 로내압력은 0.2torr였다. 원료가스로서는 SiH4를 사용하였다. 필름 두께는 1.0㎛였다. PBS 처리된 상기 Si 웨이퍼는 환원성 분위기하에 열처리되었다. 환원성열처리는 RTA를 이용하여 40체적% 함유 수소-아르곤 혼합가스 분위기하에 1200℃에서 30초간 행하였다. 그후 Si 웨이퍼의 게터링 효과측정을 위해 Si 웨이퍼의 표면을 Ni로 의도적으로 오염시켰다. 오염물 농도는 1.0 x 1012원자/㎠ 였다.
그후 상기 Si 웨이퍼를 CMOS 시뮬레이션을 행하기 위해 최고온도 1150℃에서 4단계 열처리하였다. 그후 MOS 커패시터를 작성하고 산화막내압을 측정하였다. 그 측정결과를 도 2에 나타내었다.
상기 산화막내압의 측정조건은, 산화막두께 25㎚, 저항 20Ω인 인(P) 도핑된 폴리실리콘 퇴적 전극을 사용하여 측정면적 0.08㎠였다.
C모우드 수율로서는 8MV/㎠이상의 웨이퍼를 양호한 칩으로 하였다.
도 2에 도시된 바와같이, 본 발명의 Si 웨이퍼는 Ni로 오염시켰음에도 불구하고, 산화막 내압 특성(C-모우드 수율)은 약 100%였다. 따라서 본 발명의 웨이퍼에는 충분한 게터링 효과가 얻어진다고 생각된다.
[실시예 2]
환원성 열처리후 PBS 처리를 한 것을 제외하고는 실시예 1과 같은 방법으로 Si 웨이퍼를 제작하였다.
다음에 실시예 1과 같은 방법으로 MOS 커패시터를 제작하고 산화막 내압을 측정하였으며, 그 결과를 도 2에 나타내었다. 상기 순서대로 처리하여도 게터링 효과는 충분히 보지되었다.
[비교예 1]
PBS 처리를 하지 않는 것 이외에는 실시예 1과 같은 방법으로 MOS 커패시터를 제조하고, 산화막 내압을 측정하였으며 그 결과를 도 2에 나타내었다.
도 2에 도시된 바와같이, 비교예 1의 Si 웨이퍼에서는, 산화막 내압이 65%정도까지 크게 저하되고 있다. 따라서 Si 웨이퍼를 EG를 실시하지 않은 경우 게터링효과가 현저하게 낮아지는 것이다.
또한 실시예 1및 2와 비교예 1에서는, 웨이퍼표면상의 COP는 50이하였고, OPP로 측정된 내부결함 밀도는 약 107개/㎤였다.
슬립전위시험
상기 실시예 1에서의 방법에 따라 PBS 처리하여 두께 1.0㎛의 폴리실리콘 막을 퇴적시킨 Si 웨이퍼를 제조하였다. 그후 1200℃및 1230℃의 온도에서 30초간 RTA를 이용하여 열처리하였다.
열처리후 Si 웨이퍼 표면상의 슬립전위 발생을 입자카운터(LS-6000, Hitachi Electronics Engineering사 제품)로 관찰하였으며, 그 결과를 도 3에 나타내었다.
PBS 처리를 받지 않는 Si 웨이퍼를 대조로 이용하여, 상기와 같이 RTA 열처리후 슬립전위시험을 행하였다. 그 관찰결과를 도 3에 나타내었다.
도 3에 도시된 바와같이, 폴리실리콘 피막이 퇴적된 Si 웨이퍼에는 슬립전위가 발생되지 않은 반면, 폴리실리콘 피막이 퇴적되지 않은 Si 웨이퍼에는 슬립전위가 발생하였다.
따라서 폴리실리콘 피막이 슬립전위 발생을 억제할 수 있다는 것을 알 수 있다.
종래에는 COP 밀도가 고온에서의 열처리에 따라 소멸시키기 쉬운 반면 슬립전위가 보다 쉽게 발생되는 문제점이 있었으나, 본 발명에 의하면 폴리실리콘 피막의 형성으로 보다 양질의 웨이퍼를 얻을 수 있는 것이다.
본 발명은 상기 실시예에 한정되지 않으며, 첨부된 청구항에 기재된 것과 실질적으로 동일한 구조를 갖고 비슷한 작용효과를 갖는 것은 본 발명의 범위에 속하는 것이다.
본 발명의 Si 웨이퍼 제조방법에 의해, 수소 어닐링등의 고온열처리를 행하더라도 게터링 능력을 저하시키지 않고 확실히 COP를 소멸시킬 수가 있다. 또한 본 발명의 Si 웨이퍼는 COP가 없고 게터링 능력저하도 없는 것이다. 또한 폴리실리콘 막의 형성에 의해 슬립전위의 발생도 억제할 수 있다.

Claims (18)

  1. 최소한 Si 웨이퍼에 엑스트린식 게터링(extrinsic gettering)을 행하는 단계, 및 Si 웨이퍼에 환원성 분위기하에서 열처리를 행하는 단계를 포함하는 Si 웨이퍼 제조방법.
  2. 1항에 있어서, 환원성 분위기하에서의 상기 Si 웨이퍼 열처리는 상기 Si 웨이퍼에 상기 엑스트린식 게터링 단계후에 행해짐을 특징으로 하는 방법.
  3. 1항에 있어서, 상기 엑스트린식 게터링은 폴리-실리콘 백실법(Poly-silicon Back Seal Mehod)에 따라 수행됨을 특징으로 하는 방법.
  4. 2항에 있어서, 상기 엑스트린식 게터링은 폴리-실리콘 백실법에 따라 수행됨을 특징으로 하는 방법.
  5. 1항에 있어서, 상기 환원성 분위기하의 열처리는 급속 열 어닐러(rapid thermal annealer)를 사용하여 수행됨을 특징으로 하는 방법.
  6. 2항에 있어서, 상기 환원성 분위기하의 열처리는 급속 열 어닐러(rapid thermal annealer)를 사용하여 수행됨을 특징으로 하는 방법.
  7. 3항에 있어서, 상기 환원성 분위기하의 열처리는 급속 열 어닐러(rapid thermal annealer)를 사용하여 수행됨을 특징으로 하는 방법.
  8. 4항에 있어서, 상기 환원성 분위기하의 열처리는 급속 열 어닐러(rapid thermal annealer)를 사용하여 수행됨을 특징으로 하는 방법.
  9. 1항에 있어서, 상기 환원성분위기하의 열처리는 1150-1350℃온도에서 1-300초간 100% 수소대기 혹은 수소와 불활성가스의 혼합대기에서 수행됨을 특징으로 하는 방법.
  10. 2항에 있어서, 상기 환원성분위기하의 열처리는 1150-1350℃온도에서 1-300초간 100% 수소대기 혹은 수소와 불활성가스의 혼합대기에서 수행됨을 특징으로 하는 방법.
  11. 3항에 있어서, 상기 환원성분위기하의 열처리는 1150-1350℃온도에서 1-300초간 100% 수소대기 혹은 수소와 불활성가스의 혼합대기에서 수행됨을 특징으로 하는 방법.
  12. 4항에 있어서, 상기 환원성분위기하의 열처리는 1150-1350℃온도에서 1-300초간 100% 수소대기 혹은 수소와 불활성가스의 혼합대기에서 수행됨을 특징으로 하는 방법.
  13. 5항에 있어서, 상기 환원성분위기하의 열처리는 1150-1350℃온도에서 1-300초간 100% 수소대기 혹은 수소와 불활성가스의 혼합대기에서 수행됨을 특징으로 하는 방법.
  14. 6항에 있어서, 상기 환원성분위기하의 열처리는 1150-1350℃온도에서 1-300초간 100% 수소대기 혹은 수소와 불활성가스의 혼합대기에서 수행됨을 특징으로 하는 방법.
  15. 7항에 있어서, 상기 환원성분위기하의 열처리는 1150-1350℃온도에서 1-300초간 100% 수소대기 혹은 수소와 불활성가스의 혼합대기에서 수행됨을 특징으로 하는 방법.
  16. 8항에 있어서, 상기 환원성분위기하의 열처리는 1150-1350℃온도에서 1-300초간 100% 수소대기 혹은 수소와 불활성가스의 혼합대기에서 수행됨을 특징으로 하는 방법.
  17. 청구항 1에 의한 방법에 따라 제조된 Si 웨이퍼.
  18. 웨이퍼표면의 COP밀도가 0.16개/㎠이하이며, 웨이퍼 내부의 내부결함밀도가 1 x 109개/㎤이하이며, 웨이퍼의 이면에 두께 0.5㎛이상의 폴리실리콘층을 갖는 Si 웨이퍼.
KR1019990028214A 1998-07-13 1999-07-13 Ｓｉ웨이퍼및그제조방법 KR20000011682A (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP10-213476 1998-07-13
JP10213476A JP2000031153A (ja) 1998-07-13 1998-07-13 Ｓｉウエーハ及びその製造方法

Publications (1)

Publication Number Publication Date
KR20000011682A true KR20000011682A (ko) 2000-02-25

Family

ID=16639843

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019990028214A KR20000011682A (ko) 1998-07-13 1999-07-13 Ｓｉ웨이퍼및그제조방법

Country Status (4)

Country Link
EP (1) EP0973190A3 (ko)
JP (1) JP2000031153A (ko)
KR (1) KR20000011682A (ko)
TW (1) TW417152B (ko)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2004070824A1 (en) * 2003-02-05 2004-08-19 Kornic Systems Corp. Method for removing crystal originated particles from single-crystal silicon wafer
KR100870526B1 (ko) * 2000-08-15 2008-11-26 신에쯔 한도타이 가부시키가이샤 태양전지셀의 제조방법 및 태양전지셀

Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2001082358A1 (fr) * 2000-04-24 2001-11-01 Shin-Etsu Handotai Co.,Ltd. Procede de production de plaquette de silicium polie
US20020170487A1 (en) 2001-05-18 2002-11-21 Raanan Zehavi Pre-coated silicon fixtures used in a high temperature process
JP5052728B2 (ja) * 2002-03-05 2012-10-17 株式会社Ｓｕｍｃｏ シリコン単結晶層の製造方法
DE10336271B4 (de) 2003-08-07 2008-02-07 Siltronic Ag Siliciumscheibe und Verfahren zu deren Herstellung
JP5609025B2 (ja) 2009-06-29 2014-10-22 株式会社Sumco エピタキシャルシリコンウェーハの製造方法
US8420514B2 (en) 2009-07-16 2013-04-16 Sumco Corporation Epitaxial silicon wafer and method for manufacturing same
CN102496564A (zh) * 2011-12-22 2012-06-13 浙江金瑞泓科技股份有限公司 提高二氧化硅背封抛光硅单晶片异丙醇干燥成品率的方法
CN104285285B (zh) 2012-08-22 2017-03-01 富士电机株式会社 半导体装置的制造方法
JP5885305B2 (ja) * 2013-08-07 2016-03-15 グローバルウェーハズ・ジャパン株式会社 シリコンウェーハ及びその製造方法

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4868133A (en) * 1988-02-11 1989-09-19 Dns Electronic Materials, Inc. Semiconductor wafer fabrication with improved control of internal gettering sites using RTA
JPH0786289A (ja) * 1993-07-22 1995-03-31 Toshiba Corp 半導体シリコンウェハおよびその製造方法
JP3410828B2 (ja) * 1993-10-15 2003-05-26 コマツ電子金属株式会社 シリコンウェーハの製造方法

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100870526B1 (ko) * 2000-08-15 2008-11-26 신에쯔 한도타이 가부시키가이샤 태양전지셀의 제조방법 및 태양전지셀
WO2004070824A1 (en) * 2003-02-05 2004-08-19 Kornic Systems Corp. Method for removing crystal originated particles from single-crystal silicon wafer

Also Published As

Publication number Publication date
EP0973190A2 (en) 2000-01-19
JP2000031153A (ja) 2000-01-28
EP0973190A3 (en) 2000-03-22
TW417152B (en) 2001-01-01

Similar Documents

Publication Publication Date Title
CN1324664C (zh) 用于控制理想氧沉淀硅片中洁净区深度的方法
KR100296365B1 (ko) 실리콘단결정웨이퍼의열처리방법과그열처리장치및실리콘단결정웨이퍼와그제조방법
CN101768777B (zh) 硅晶片及其制造方法
EP1758154B1 (en) Method for producing silicon wafer
JP3988307B2 (ja) シリコン単結晶、シリコンウェーハ及びエピタキシャルウェーハ
EP1926134B1 (en) Method for manufacturing silicon epitaxial wafers
US20090017291A1 (en) Silicon epitaxial wafer and production method for same
KR19990024037A (ko) 반도체장치 및 그 제조방법
EP0942077B1 (en) A method for producing a silicon single crystal wafer and a silicon single crystal wafer
KR100319413B1 (ko) 반도체 실리콘 에피택셜 웨이퍼 및 반도체 디바이스의 제조 방법
US6238990B1 (en) Method for heat treatment of SOI wafer and SOI wafer heat-treated by the method
JP3381816B2 (ja) 半導体基板の製造方法
US7211141B2 (en) Method for producing a wafer
JP2003502836A (ja) イントリンシックゲッタリングを有するエピタキシャルシリコンウエハの製造方法
KR20000011682A (ko) Ｓｉ웨이퍼및그제조방법
JP2004503086A (ja) 削剥領域を備えたシリコンウエハの製造方法及び製造装置
JPH1074771A (ja) シリコン単結晶ウェーハの熱処理方法とその熱処理装置並びにシリコン単結晶ウェーハとその製造方法
US20120049330A1 (en) Silicon wafer and method for producing the same
JP2004503084A (ja) 表面削剥領域を有するエピタキシャルシリコンウェーハを形成するための方法および装置
EP1052313B1 (en) Silicon wafer and method of manufacture thereof
KR20050015983A (ko) 실리콘 웨이퍼 및 그의 제조 방법
JPH11204534A (ja) シリコンエピタキシャルウェーハの製造方法
JP2004193354A (ja) シリコンウエーハの熱処理方法及びシリコンウエーハ、並びにエピタキシャルウエーハ
EP0867928A2 (en) Heat treatment method for a silicon wafer and a silicon wafer heat-treated by the method
JP4035886B2 (ja) シリコンエピタキシャルウェーハとその製造方法

Legal Events

Date Code Title Description
WITN Application deemed withdrawn, e.g. because no request for examination was filed or no examination fee was paid