JP2554336B2 - 誘電体分離基板の製造方法 - Google Patents
誘電体分離基板の製造方法Info
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Description
【発明の詳細な説明】 （産業上の利用分野） この発明は、誘電体分離（絶縁物分離）基板の製造方
法に関し、詳しくは分離島の支持体層の形成方法に関す
るものである。
法に関し、詳しくは分離島の支持体層の形成方法に関す
るものである。
（従来の技術） 従来の誘電体基板の製造方法は、例えば特開昭57−12
4451号公報や特開昭60−117750号公報等に開示されてい
る。この製造方法では、Ｖ溝を形成した例えば500μｍ
厚の単結晶シリコン（Si）基板上に形成された絶縁膜上
ににCVD（Chemical Vapor Deposition:化学的気相成
長）法により例えば500μｍ厚の多結晶Si層を形成する
が、上記Ｖ溝の影響を受けて表面に空洞Ｖが発生し易
く、この空洞Ｖ内のガスや薬品が後続の熱処理により膨
張して上記単結晶Si基板を破損等したりし、しかもCVD
法により上記多結晶層を例えば500μｍ厚迄形成するた
めに長時間かゝり非能率的である。そこで、上記のよう
な問題点を解消するために溶融Siを用いて多結晶Si層を
形成する誘電体分離基板の製造方法が提案されている。
4451号公報や特開昭60−117750号公報等に開示されてい
る。この製造方法では、Ｖ溝を形成した例えば500μｍ
厚の単結晶シリコン（Si）基板上に形成された絶縁膜上
ににCVD（Chemical Vapor Deposition:化学的気相成
長）法により例えば500μｍ厚の多結晶Si層を形成する
が、上記Ｖ溝の影響を受けて表面に空洞Ｖが発生し易
く、この空洞Ｖ内のガスや薬品が後続の熱処理により膨
張して上記単結晶Si基板を破損等したりし、しかもCVD
法により上記多結晶層を例えば500μｍ厚迄形成するた
めに長時間かゝり非能率的である。そこで、上記のよう
な問題点を解消するために溶融Siを用いて多結晶Si層を
形成する誘電体分離基板の製造方法が提案されている。
次に、上記溶融Siを用いた誘電体分離基板の製造方法
について第３図に沿つて説明する。先ず、第３図（ａ）
に示すように（100）の面方位をもつ単結晶Si基板21にS
iO2酸化膜22を形成した後、所望のパターンにて通常の
ホトリン・エツチング処理により開口部23を一方の主表
面側に形成する。次に第３図（ｂ）に示すように、アル
カリ性溶液でエツチングを行ない、Ｖ溝24を形成する。
次に第３図（ｃ）に示すように、SiO2酸化膜22を除去し
た後、新たに酸化膜25を形成する。次に第３図（ｄ）に
示すように後述のスピンコート法により溶融SiをＶ溝24
に充填し、多結晶Si層26を形成する。次に第３図（ｅ）
に示すように単結晶Si基板21の反対の主表面側をＶ溝24
の底部が露出する迄研磨除去して誘電体分離基板が完成
する。
について第３図に沿つて説明する。先ず、第３図（ａ）
に示すように（100）の面方位をもつ単結晶Si基板21にS
iO2酸化膜22を形成した後、所望のパターンにて通常の
ホトリン・エツチング処理により開口部23を一方の主表
面側に形成する。次に第３図（ｂ）に示すように、アル
カリ性溶液でエツチングを行ない、Ｖ溝24を形成する。
次に第３図（ｃ）に示すように、SiO2酸化膜22を除去し
た後、新たに酸化膜25を形成する。次に第３図（ｄ）に
示すように後述のスピンコート法により溶融SiをＶ溝24
に充填し、多結晶Si層26を形成する。次に第３図（ｅ）
に示すように単結晶Si基板21の反対の主表面側をＶ溝24
の底部が露出する迄研磨除去して誘電体分離基板が完成
する。
次に第４図を用いて上記スピンコート法について説明
する。第４図において、1000℃以上の高温に加熱された
ウエハ支持台27に単結晶Si基板21をＶ溝が上面になるよ
うに乗せ、このウエハ支持台27を回転させながら、るつ
ぼ28の中に溶融しているSi29をロート30を通して単結晶
Si基板21上に滴下する。これにより多結晶Si層26を形成
することができる。
する。第４図において、1000℃以上の高温に加熱された
ウエハ支持台27に単結晶Si基板21をＶ溝が上面になるよ
うに乗せ、このウエハ支持台27を回転させながら、るつ
ぼ28の中に溶融しているSi29をロート30を通して単結晶
Si基板21上に滴下する。これにより多結晶Si層26を形成
することができる。
（発明が解決しようとする問題点） しかし、以上述べた方法であつても通常1412℃以上の
温度の溶融Siを1200℃〜1300℃の温度のSiO酸化膜で覆
われた単結晶Si基板にスピンコート時に滴下するために
滴下された溶融Siと単結晶Si基板との間に略100℃以上
の温度差が生じ、この温度差の熱膨張差により単結晶Si
基板に大きな熱歪が生じ、単結晶Si基板にスリツプライ
ン（格子欠陥による結晶ズレ）が発生し、このため誘電
体分離された単結晶島の結晶の規則正しい配列性を悪く
し、ひいては単結晶島内に形成されたトランジスタ等の
電気的特性の均質化が得られないなどの問題点が生じ、
技術的に満足できるものが得られなかつた。
温度の溶融Siを1200℃〜1300℃の温度のSiO酸化膜で覆
われた単結晶Si基板にスピンコート時に滴下するために
滴下された溶融Siと単結晶Si基板との間に略100℃以上
の温度差が生じ、この温度差の熱膨張差により単結晶Si
基板に大きな熱歪が生じ、単結晶Si基板にスリツプライ
ン（格子欠陥による結晶ズレ）が発生し、このため誘電
体分離された単結晶島の結晶の規則正しい配列性を悪く
し、ひいては単結晶島内に形成されたトランジスタ等の
電気的特性の均質化が得られないなどの問題点が生じ、
技術的に満足できるものが得られなかつた。
この発明は、以上述べたスリツプラインの発生の問題
点を除去し、結晶の配列性が良好な誘電体分離基板の製
造方法を提供することを目的とする。
点を除去し、結晶の配列性が良好な誘電体分離基板の製
造方法を提供することを目的とする。
（問題点を解決するための手段） この発明に係る誘電体分離基板の製造方法は、誘電体
分離基板の製造方法において、CVD法により単結晶半導
体基板上の絶縁層上に薄膜状の第１の多結晶層を形成
し、この第１の多結晶層上に溶融した半導体を供給して
第２の多結晶層を形成する。
分離基板の製造方法において、CVD法により単結晶半導
体基板上の絶縁層上に薄膜状の第１の多結晶層を形成
し、この第１の多結晶層上に溶融した半導体を供給して
第２の多結晶層を形成する。
（作用） この発明における誘電体分離基板の製造方法は、第２
の多結晶層を形成するに際し、供給された溶融半導体と
単結晶半導体基板との間の温度差により単結晶半導体基
板に温度差の熱膨張差による大きな熱歪が加わるはずで
あるが、この温度差をなるべく第１の多結晶層で吸収
し、単結晶半導体基板に加わる熱歪をわずかにしてスリ
ツプラインの発生等を防止する。
の多結晶層を形成するに際し、供給された溶融半導体と
単結晶半導体基板との間の温度差により単結晶半導体基
板に温度差の熱膨張差による大きな熱歪が加わるはずで
あるが、この温度差をなるべく第１の多結晶層で吸収
し、単結晶半導体基板に加わる熱歪をわずかにしてスリ
ツプラインの発生等を防止する。
（実施例） 以下、この発明の一実施例を図面に基づいて詳細に説
明する。第１図（ａ）〜同図（ｄ）はこの発明の一実施
例による誘電体分離基板の製造工程図である。先ず、第
１図（ａ）に示すように（100）の面方位を持つ例えば5
00μｍ厚の単結晶Si基板１に熱成長SiO2酸化膜２を形成
した後、所望のパターンにて通常のホトリソ・エツチン
グ処理により開口部３を一方の主表面側に形成する。次
に第１図（ｂ）に示すように、単結晶Si基板１をアルカ
リ性溶液でエツチングし、Ｖ溝４を形成する。次に酸化
膜２を除去した後に第１図（ｃ）に示すように新たに酸
化膜５で表面を被覆するように形成する。次に第１図
（ｄ）に示すようにCVD法によりＶ溝４のある側に第１
の多結晶層としての多結晶Si層６を10μｍ以上の任意好
適な厚さだけ薄膜状に生成する。ここで、CVD法による
多結晶Si層６の生成方法としては一般によく知られた例
えばモノシラン（SiH4）ガスによる熱分解や塩化シラン
（SiCl4,SiHCl3,SiH2Cl2）の水素還元等を用いる。
明する。第１図（ａ）〜同図（ｄ）はこの発明の一実施
例による誘電体分離基板の製造工程図である。先ず、第
１図（ａ）に示すように（100）の面方位を持つ例えば5
00μｍ厚の単結晶Si基板１に熱成長SiO2酸化膜２を形成
した後、所望のパターンにて通常のホトリソ・エツチン
グ処理により開口部３を一方の主表面側に形成する。次
に第１図（ｂ）に示すように、単結晶Si基板１をアルカ
リ性溶液でエツチングし、Ｖ溝４を形成する。次に酸化
膜２を除去した後に第１図（ｃ）に示すように新たに酸
化膜５で表面を被覆するように形成する。次に第１図
（ｄ）に示すようにCVD法によりＶ溝４のある側に第１
の多結晶層としての多結晶Si層６を10μｍ以上の任意好
適な厚さだけ薄膜状に生成する。ここで、CVD法による
多結晶Si層６の生成方法としては一般によく知られた例
えばモノシラン（SiH4）ガスによる熱分解や塩化シラン
（SiCl4,SiHCl3,SiH2Cl2）の水素還元等を用いる。
このCVD法を第２図を参照して説明する。ベルジャ７
内には高周波誘導加熱用ワークコイル８とサセプター９
（通常は炭素板の表面をSiCでコートしている）が配置
されており、サセプター９上に第１図（ｃ）に示した単
結晶Si基板１がＶ溝４を上側にして置かれている。通常
ワークコイル８の加熱により単結晶Si基板１や酸化膜５
が1000℃〜1200℃に加熱されており、例えばSiH4がベル
ジャ７内に導入される（図中太い矢印で示されている）
とその熱により熱分解し、多結晶SiがＶ溝４側の酸化膜
５上に薄膜状に生成される。この反応過程では単結晶Si
基板１内に大きな温度差が生ぜず、従つて温度差による
熱膨張の差によつて生じる熱歪の発生が極めて少なく、
スリツプライン等を生じない。SiH4以外のその他のガス
を用いてCVDを行なつても同様である。
内には高周波誘導加熱用ワークコイル８とサセプター９
（通常は炭素板の表面をSiCでコートしている）が配置
されており、サセプター９上に第１図（ｃ）に示した単
結晶Si基板１がＶ溝４を上側にして置かれている。通常
ワークコイル８の加熱により単結晶Si基板１や酸化膜５
が1000℃〜1200℃に加熱されており、例えばSiH4がベル
ジャ７内に導入される（図中太い矢印で示されている）
とその熱により熱分解し、多結晶SiがＶ溝４側の酸化膜
５上に薄膜状に生成される。この反応過程では単結晶Si
基板１内に大きな温度差が生ぜず、従つて温度差による
熱膨張の差によつて生じる熱歪の発生が極めて少なく、
スリツプライン等を生じない。SiH4以外のその他のガス
を用いてCVDを行なつても同様である。
次に第１図（ｅ）に示すように例えば第４図で説明し
たようなスピンコート法により多結晶Si層６上に溶融Si
を滴下して第２の多結晶層としての多結晶Si層10を形成
する。この場合には多結晶Si層６上に滴下された溶融Si
と単結晶Si基板１との間に100℃以上の温度差がある
が、多結晶Si層６が緩衝領域として作用し、下地の単結
晶Si基板１内の温度勾配をゆるやかなものとし、熱歪の
影響をなるべく排除し、スリツプライン等を生じなくす
る。次に第１図（ｆ）に示すように単結晶Si基板１のＶ
溝４と反対の主表面側をＶ溝４の底部が露出する迄研磨
除去し、誘電体分離基板が完成する。なお、多結晶Si層
６と多結晶Si層10との間に境界11が描かれているが、ス
ピンコート時に多結晶Si層６の表面も溶融するので境界
11は実際には存在しない。
たようなスピンコート法により多結晶Si層６上に溶融Si
を滴下して第２の多結晶層としての多結晶Si層10を形成
する。この場合には多結晶Si層６上に滴下された溶融Si
と単結晶Si基板１との間に100℃以上の温度差がある
が、多結晶Si層６が緩衝領域として作用し、下地の単結
晶Si基板１内の温度勾配をゆるやかなものとし、熱歪の
影響をなるべく排除し、スリツプライン等を生じなくす
る。次に第１図（ｆ）に示すように単結晶Si基板１のＶ
溝４と反対の主表面側をＶ溝４の底部が露出する迄研磨
除去し、誘電体分離基板が完成する。なお、多結晶Si層
６と多結晶Si層10との間に境界11が描かれているが、ス
ピンコート時に多結晶Si層６の表面も溶融するので境界
11は実際には存在しない。
（発明の効果） 以上のようにこの発明の製造方法によれば、溝のある
側の単結晶半導体基板上の絶縁層上にCVD法により薄膜
状の第１の多結晶層を形成し、第１の多結晶層上に溶融
半導体を供給して第２の多結晶層を形成して誘電体分離
基板を製造するようにしたので、単結晶半導体基板にス
リツプライン等を生じなく、結晶配列の良好な単結晶島
を有する誘電体分離基板の製造が期待できるのである。
側の単結晶半導体基板上の絶縁層上にCVD法により薄膜
状の第１の多結晶層を形成し、第１の多結晶層上に溶融
半導体を供給して第２の多結晶層を形成して誘電体分離
基板を製造するようにしたので、単結晶半導体基板にス
リツプライン等を生じなく、結晶配列の良好な単結晶島
を有する誘電体分離基板の製造が期待できるのである。
【図面の簡単な説明】 第１図はこの発明の一実施例による誘電体分離基板の製
造工程図、第２図はCVDによる多結晶層を説明図、第３
図は従来の誘電体分離基板の製造工程図、第４図は従来
のスピンコート法の説明図である。 図中、１……単結晶Si基板、２……SiO2酸化膜、３……
開口部、４……Ｖ溝、５……酸化膜、６……多結晶Si層
（第１の多結晶層）、10……多結晶Si層（第２の多結晶
層）。
造工程図、第２図はCVDによる多結晶層を説明図、第３
図は従来の誘電体分離基板の製造工程図、第４図は従来
のスピンコート法の説明図である。 図中、１……単結晶Si基板、２……SiO2酸化膜、３……
開口部、４……Ｖ溝、５……酸化膜、６……多結晶Si層
（第１の多結晶層）、10……多結晶Si層（第２の多結晶
層）。
Claims (1)
- 【請求項１】単結晶半導体基板の一主面に溝を形成する
工程と、 前記溝が形成された前記単結晶半導体基板の前記一主面
上に絶縁膜を形成する工程と、 前記絶縁膜上に10μｍ以上の厚さの第１の多結晶半導体
膜を堆積法により形成する工程と、 前記第１の多結晶半導体膜上に溶融半導体を供給し、第
１の多結晶半導体に対して厚い第２の多結晶半導体膜を
形成する工程と、 前記第２の多結晶半導体膜を形成した後、前記一主面と
対向する前記単結晶半導体基板の他の主面から前記単結
晶半導体基板を研磨することにより、単結晶半導体の島
を有した誘電体分離基板の得る工程とを有することを特
徴とする誘電体分離基板の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62167865A JP2554336B2 (ja) | 1987-07-07 | 1987-07-07 | 誘電体分離基板の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62167865A JP2554336B2 (ja) | 1987-07-07 | 1987-07-07 | 誘電体分離基板の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6412544A JPS6412544A (en) | 1989-01-17 |
| JP2554336B2 true JP2554336B2 (ja) | 1996-11-13 |
Family
ID=15857517
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62167865A Expired - Lifetime JP2554336B2 (ja) | 1987-07-07 | 1987-07-07 | 誘電体分離基板の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2554336B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2785919B2 (ja) * | 1991-07-26 | 1998-08-13 | ローム株式会社 | 絶縁層の上に成長層を有する半導体装置の製造方法 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6074636A (ja) * | 1983-09-30 | 1985-04-26 | Shindengen Electric Mfg Co Ltd | 半導体装置の製造方法 |
| JPS60106125A (ja) * | 1983-11-15 | 1985-06-11 | Fujitsu Ltd | 半導体装置の製造方法 |
-
1987
- 1987-07-07 JP JP62167865A patent/JP2554336B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6412544A (en) | 1989-01-17 |
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