JP5526493B2 - トレンチゲート型半導体装置およびその製造方法 - Google Patents
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Description
SiCやAlGaN等を用いることでオン抵抗を大幅に低減できるのは、SiCやAlGaN等がSiよりワイドバンドギャップを有して高い絶縁破壊電界を有するので、同じ耐圧を実現するために、耐圧層を薄く、また耐圧層のドーピング密度を高くすることにより抵抗をSiに比べて2桁以上低減することができるからである。
MISFET、IGBTなどは、n型である耐圧層とp型であるボディー領域の間のpn接合によって、耐圧を維持している。さらにMISFETやIGBTにおけるボディー領域のドーピング量あるいは不純物密度は、耐圧よりもチャネル移動度や(ゲート)閾値電圧に大きく影響する。ボディー領域のドーピング量あるいは不純物密度が高すぎると、閾値電圧が不必要に高くなるとともに、チャネル移動度が著しく低下するので、好ましくない。この点からは、SiC製やAlGaN製MISFETやIGBTにおけるボディー領域の不純物密度はSiの場合に比べてあまり高くすることができないという制約を受ける。
ところで、SiCやAlGaN等を用いたMISFETにおいては、耐圧層の抵抗が低減する結果、耐圧層以外の抵抗成分、すなわち、チャネル抵抗や、いわゆるDMOS型構造の場合には、いわゆるJFET抵抗の比率が相対的に大きくなり、無視できない抵抗成分となる。JFET抵抗成分については、いわゆるトレンチゲート構造を採用することにより除去することが知られている。もう一方のチャネル抵抗を下げる一方法としてはチャネル長を短くする方法が有効である。しかし、前記トレンチゲート構造の場合にチャネル長を短くするにはボディー領域の厚さを薄くする必要がある。ボディー領域の厚さを薄くすると、オフ電圧によりボディー領域がすべて空乏化するパンチスルー状態となり易く、SiCやAlGaN等の有する高い絶縁破壊電界から期待される高耐圧特性に悪影響を及ぼす。
チャネル抵抗を下げる別の方法は、単位面積あたりのチャネル密度を増加させることである。一般に、パワーデバイスでは、主電流の流れる活性領域は、この活性領域内に配置されるユニットセルの集合体として構成される。各ユニットセルには必ずチャネルが含まれるので、一ユニットセル寸法を小さくする、言い換えるとユニットセルの繰り返し幅(セルピッチという)を狭くすれば、単位面積あたりのチャネル密度を増加することができる。つまり、チャネル抵抗を下げるにはセルピッチを縮小すればよい。
一方、SiやGaAsなど用に設計された解像度の高い(高性能な)ステッパーあるいは類似装置(ステッパー等という)の場合、通常でマスク合わせ誤差の小さいマスク合わせ機構が組み込まれている。しかし、このような高性能なステッパー等は、短波長の光源を用いているため、焦点深度が浅いことが多い。ところが、SiCは特殊なバルク成長法の関係から、また、AlGaN等は主としてサファイア、SiCあるいはSi基板にヘテロエピタキシャル成長によって形成される関係から、積層基板に大きく不均一な反りが発生し、前記のような高性能なステッパー等の浅い焦点深度では、1ショット内で全面に適切に露光ができない事態が生じ易い。したがって、別の技術的な進展により前述した積層基板の反りが改善されるまでの当面の間、焦点深度が深い、すなわち、多少の反りがあってもマスク合わせが可能な、ステッパーを用いざるを得ない。したがって、SiCあるいはAlGaNなどではセルピッチを縮小するためには、前述のような解像度の高いステッパー等を採用することができないので、マスク合わせ回数の少ない製造プロセスにして、合わせ誤差の累積による精度低下を小さくすることが望ましいのである。
Siのウエハプロセスにおける前記セルピッチとトレンチ幅の具体例について、後でSiCおよびAlGaN等のプロセスの場合のセルピッチと比較するために、以下説明する。前記g線ステッパーを用いる場合、トレンチ幅は、たとえば1μm(解像限界に一致する)であるが、製造工程における制約から、セルピッチはたとえば4μmとなる。
前記製造工程における制約の詳細については、次に述べる図13および図14〜図17に示すSi製トレンチゲート型MOSFETの要部断面図およびその製造工程毎の要部断面図を参照して説明する。
図14のSiウエハ(積層基板)の要部断面図に示すように、まず、バルクのn型Si半導体基板1を用意する。この基板1の一方の主面(おもて面という)に、n型で所定のドーピング量と層厚のSiエピタキシャル成長層を形成する。以降、基板1のように基板の後ろに符号1を付す場合はバルク基板であるサブストレートを言い、符号なしで単に半導体基板、積層基板、ウエハ、Siウエハ、SiCウエハなどと言う場合はサブストレートの上に機能層、機能領域を積層および形成した積層基板全体を言うこととする。次に、前記n型のSiエピタキシャル成長層の表面から主電流の流れる活性領域部分にホウ素を熱拡散して、p型であるボディー領域5を形成する。表面にボディー領域5が形成された前記n型のSiエピタキシャル成長層のうち、前記ボディー領域の下層部分または残りの部分(ボディー領域5以外のSiエピタキシャル成長層部分)は、耐圧層3となる。続いて、このウエハのおもて面の全面に所定の膜厚の酸化膜を形成し、適宜パターニングしてマスク酸化膜101を形成する。ここで、マスク酸化膜101の幅および隣接するマスク酸化膜101との間隔は、望むのであれば、それぞれ用いるステッパーの解像限界まで小さくすることができ、それらの幅および間隔はたとえば1μmである。ただし、本例においては、後の熱拡散の都合上、マスク酸化膜101の幅は少し広く、たとえば3μmとしておく。前記マスク酸化膜の間隔1μmと幅3μmとを併せた4μmが、以降の説明で作り込まれることになるユニットセルのセルピッチとなる。その後、マスク酸化膜101の間隔(開口部)のウエハ表面からリンをイオン注入し、熱処理することで、ソース領域6を形成する(図15)。この際、イオン注入したリンが熱拡散するので、図15の要部断面図に示すように、ソース領域6は主面に平行な方向(横方向ということもある)にも拡散しマスク酸化膜101の下に回りこむ。その回り込み幅は、たとえば1μmである。また、一般的なイオン注入装置を用いてリンをイオン注入できる深さは、高々0.8μm程度であるが、熱拡散によって、ソース領域6の深さ(pn接合深さ)を、たとえば2μm程度にすることができる。
同様に、適宜ドープしたSiO2膜をSiウエハ全面に成膜して、適宜エッチバックすることにより、トレンチ10内部の前記ゲート電極12上に層間絶縁膜21を埋め込む。図17に示すように、ゲート電極12の上端は、ソース領域6の下端と上端の間になければならない。また、層間絶縁膜21は堆積法により形成するため、熱酸化膜よりも耐圧が低く、所定のゲート耐圧を得るために、ある程度の厚さが必要である。また、エッチバックの際の作製余裕(寸法的な余裕)も必要である。この作製余裕は、ゲート電極12と同様に、もっぱらソース領域6の厚さによって与えられる。このような事情から、ソース領域6の厚さとして、前述のように2μm程度の厚みが必要となる。
前記図13〜図17を参照して説明した従来のSi製トレンチゲート型MOSFETおよびその製造方法の中で重要なことは、ユニットセルを形成するためのフォトリソグラフィー工程は、マスク酸化膜101をパターニングするための1回だけで済むことである。ポリシリコン層やSiO2膜をエッチバックする工程においては、ゲートパッド等を形成するためにフォトリソグラフィー工程を要するが、ユニットセルには位置を合わせるべきパターンがなく自己整合するので、パターン合わせ誤差に関係なくセルピッチ値を決めることができるのである。その結果、セルピッチを縮小することができる。
以上、説明したように、ユニットセルを自己整合的に形成することは、ユニットセルを形成するに必要なフォトリソグラフィー工程の回数を減らして形成できることを意味するので、同時にパターン合わせ誤差が少なくなることを意味する。このようにSiではイオン注入法と熱拡散法とを併せた不純物ドーピングが可能であるので、ユニットセルを自己整合的に形成することにより、パターン合わせ誤差を考慮する必要の無い製造方法とすることができるので、セルピッチを縮小することが容易となるのである。
また、一般的なイオン注入装置を用いてイオン注入を行う場合には、ソース領域のイオン注入深さは、高々1μm以下である。そのため、ゲート電極12と層間絶縁膜21をエッチバックする際の作製余裕が足りないことが多い。したがって、SiC製トレンチゲート型MOSFETの場合には、従来、たとえば次のようなユニットセル構造およびその製造方法によらざるを得なかったのである。
SiC製トレンチゲート型MOSFETにおけるトレンチ幅とセルピッチは、図18と前記図13では寸法的に正確な図面ではないので、図面上は同じ寸法に見えるが、実際に同じg線ステッパーを用いて製造するには、前述した前記図13に示すSiの場合のセルピッチ4μmより、少なくとも25%増の5μmにしなければならない。生産性を考えると、前記セルピッチは、さらに175%以上増の11μmになるように、トレンチ10の間隔を広げて設計する必要がある。
次に、前述のSi製トレンチゲート型MOSFETの製造工程と同様に、フォトリソグラフィー工程において位置合わせに用いるマーカー(図示せず)を形成する。続いて、たとえば、プラズマCVDによりSiO2膜を堆積し、前記Siと同様のフォトリソグラフィーによって、これを所定の開口部を有するようにパターニングして、ボディーコンタクト領域用のイオン注入マスクとする(図示せず)。この工程には、フォトリソグラフィー工程が必要である。続いて、ウエハをたとえば500℃に加熱した上で、表面から0.4μm程度まで、アルミニウムをイオン注入する。イオン注入深さは、1価のアルミニウムを用いて一般的な400keVイオン注入装置で安定的に実現できる加速エネルギーによって概ね決まっている。次に、不活性ガス(少量のSiH4等を添加してもよい)中で所定の温度・時間で熱処理(活性化アニールという)を行って、イオン注入したアルミニウムを電気的に活性化させるとともに、注入損傷を回復する。ボディーコンタクト領域7の活性化アニールが終了した状態での要部断面図が前記図19となる。
その後、前記Si製トレンチゲート型MOSFETと同様に、たとえばSiO2膜からなる適切な開口部を有するエッチングマスク(図示せず)を用いて、図21の要部断面図に示すように、トレンチ10を形成する。この際、エッチングマスクに適切な開口部を設けるために、フォトリソグラフィー工程を必要とする。トレンチ10の幅は、ゲート絶縁膜11とゲート電極12とを形成できる範囲内で、望む限り小さくしても差し支えない。トレンチ10は、終端部を除き、平面視にて、ソースコンタクト領域6aの内部になければならない。また、後に形成するコンタクトホール20の端部は、平面視にて、トレンチ10とボディーコンタクト領域7の間になければならない。したがって、ボディーコンタクト領域7の端部とコンタクトホール20の端部、ならびにコンタクトホール20の端部とトレンチ10の端部は、たとえば前記g線ステッパーを用いる場合、それぞれ、0.8〜1.6μm以上離す必要があり、パターン変換誤差を考えると1〜2μm以上離すのが安全である。以上により、セルピッチは、少なくとも5〜9μm以上必要であり、パターン変換誤差を考えると6〜11μm以上とするのが安全である。トレンチ10形成まで終了した状態の要部断面図を図21に示す。
次に、たとえば、ニッケルとチタン膜を順にスパッタ成膜してパターニングする。ただし、パターニングの際に、セルには合わせるべきパターンはなく、セルの全面にニッケルとチタン膜(あるいはこれらとSiCとの反応生成物)が残っていてもよい。すなわち、ソースコンタクト領域6aとボディーコンタクト領域7の両方に、同じようにニッケルとチタン膜が接触していてもよい。これらの金属をパターニングする方法は、いくつかあるが、もっとも単純には、単にフォトリソグラフィーを行ったのち、エッチングするものである。別の方法として、熱処理を行ってSiCと金属を反応させ、その後、未反応の金属を薬品に溶解して除去する、いわゆるサリサイド工程によりパターンを形成することもできる。その後、ウエハのおもて面をフォトレジスト等で保護し、裏面の不要な堆積物等を除去した後、裏面にたとえばニッケルとチタン膜を順にスパッタ成膜する。ウエハのおもて面のフォトレジストを除去した後、熱処理を行って、ドレイン電極22およびソース電極23とSiCウエハ表面とのオーム性接触を得る。この際の前記熱処理温度はアルミニウムの融点(約630℃)よりも高い温度が好ましいとされる。したがって、ソース電極の最上層としてニッケルとチタン膜の上にアルミニウム膜を積層することが多い通常のMOSFETでは、このアルミニウム膜を成膜する前に、前記熱処理を完了していなければならない。この後は、Siと同様に、アルミニウム膜等を適宜成膜してパターニングすることにより、ソース電極23の残りの部分(図示されていないソース電極部分)および図示しないゲートパッド電極を形成する。ドレイン電極22の残りの部分(図示されていないドレイン電極部分)もSiと同様に所定の金属を成膜して、前記図18のSiC製トレンチゲート型MOSFETが完成する。
セルフアラインにより素子分離領域を形成することに関する記載がある(特許文献2)。多段リセス溝の形成を自己整合的に歩留まり良く製造することに関する記述がある(特許文献3、4)。第一のマスクを使ってウエットエッチングすることにより、2段溝構造を形成するリセス構造に関する記述がある(特許文献5)。自己整合型二重酸化物UMOSFETに関する記載がある(特許文献6)。
しかしながら、ニッケル膜を用いた場合には、ボディーコンタクト領域7表面に対するオーム性接触は、比較的高抵抗となるのが一般的である。用途によって、この高抵抗が問題になる場合は、ボディーコンタクト領域7表面に対して、チタン・アルミニウム合金膜にするなど、ソースコンタクト領域6a表面とは別の金属を接触させて、接触抵抗を小さくする必要がある。
AlGaN等の場合のオーム性接触は、さらに困難な状況であって、n型領域表面に対してはチタンやアルミニウムによって良好なオーム性接触が得られるが、これらの金属によってp型領域表面に対してオーム性接触を得るのは容易ではない。
これらの問題に対して、フォトリソグラフィー技術も用いることにより、ソースコンタクト領域6aと異なる金属電極をボディーコンタクト領域7に接触させてオーム性接触を改善することは可能ではあるが、その場合には、マスク合わせ余裕のために、セルピッチが著しく広がってしまう新たな問題が生ずる。たとえば前記g線ステッパーを用いる場合、ソースコンタクト領域6aとボディーコンタクト領域7に対して同じ金属を接触させる場合のセルピッチは前記のように2ミクロン(解像限界の2倍)とすることができるのに対し、前記のようにして異なる金属を接触させる場合には、セルピッチは最低でも3.6〜5.2ミクロン、パターン変換誤差を見込むと実際には4〜6ミクロン必要となる。したがって、セルピッチは2〜3倍に広がるという問題がある。
図1〜図8は本発明の実施例1にかかるAlGaN製トレンチゲート型MOSFETの製造方法を説明するためのユニットセルの要部断面図である。図9〜図12は本発明の実施例2にかかるAlGaN製トレンチゲート型MOSFETの製造方法を説明するためのユニットセルの要部断面図である。
ボディーコンタクト領域7はp型に対してオーム性接触を得やすくするため、たとえばマグネシウムと酸素を同時ドープすることにより、高ドープの表面密度を有する領域とすること、および/または、たとえばアルミニウム組成を成長方向に変化させることにより、量子井戸構造とすることができる。n型のソースコンタクト領域6aとn型のソース拡張領域6bは、たとえばシリコンをイオン注入して形成する。
n型のソースコンタクト領域6aは、たとえば深さが0.3μmで、原子密度がたとえば2×1020cm-3のボックスプロファイルであり、n型のソース拡張領域6bは、トレンチ10aの底面からの深さがたとえば0.9μmで、原子密度がたとえば5×1018cm-3のボックスプロファイルとなるようにする。本実施例1においては、ゲート電極12と層間絶縁膜21をエッチバックするための製造余裕が足りないので、一般的ではないMeV級イオン注入装置を用いて、シリコンを0.9μm程度の深さまでイオン注入する。
以下では簡単のため、基板1はn型Siであって、適切なバッファ層を介して、耐圧層3以降のAlGaN層がヘテロエピタキシャル成長されているものとして説明を続ける。図1のAlGaN製トレンチゲート型MOSFETのセルピッチは、たとえば2μmである。第1トレンチ10aの幅は、たとえば1μm(解像限界に一致する)、第2トレンチ10bの幅は、たとえば0.6μmとすることができる。なお、n型とp型の導電型を入れ替えた層構成も可能であるが、SiCと同様、AlGaNでも電子のほうが正孔よりも移動度が大きいので、主要なキャリアが電子であることが好まれ、したがって、前述の層構成とすることが好ましい。
このAlGaN製トレンチゲート型MOSFETの製造方法を、図2〜図8と前記図1を参照して、順を追って説明する。まず、図2に示すように、Si基板1の上に、耐圧層3、ボディー層5−1、ボディーコンタクト層7−1を順にAlGaNのヘテロエピタキシャル成長によりそれぞれ成膜する。AlGaNの組成(AlNとGaNの比率)は、すべての層で同じであってもよいし、異なるものであってもよいが、以下では簡単のため、量子井戸構造を含むボディーコンタクト層7−1を除き、すべての層がGaN層であるとして説明を続ける。
次に、第1絶縁膜である窒化珪素膜(酸素や水素を含んでいてもよい)をウエハ全面に所定の膜厚、たとえば1μm堆積した上に、さらに第2絶縁膜であるSiO2膜を全面に成膜後、前記SiO2膜と窒化珪素膜の両方を共通のパターンでエッチングして、第1マスク106aを形成する。第1マスク106aは、下部窒化珪素膜107aと上部SiO2膜107bからなる。第1マスクの下部窒化珪素膜107aは、後でソースコンタクト電極23aをリフトオフするために利用されるので、ある程度の膜厚と、この後の熱処理に対する耐性は必要である。たとえば、熱リン酸に溶解するような、ソースコンタクト電極23aに対して選別的にエッチング除去できる材料であれば、他の膜であってもよい。
続いて、図3に示すように、第1マスク106aを用いてボディーコンタクト層7−1を異方性エッチングして、ボディー層5−1に到達する深さの第1トレンチ10aを形成する。前記ボディーコンタクト層7−1の残部は、ボディーコンタクト領域7となる。一般に、AlGaN層等の異方性エッチングには主としてCl系ガスが用いられるが、窒化珪素膜は多少サイドエッチングを受けることがある。もし、サイドエッチング量が大きすぎるのであれば、第1トレンチ10aを形成するエッチングの前に、このあと説明する側壁保護膜107cと同様に、側壁保護膜を形成しておくことができる。
次に、図4に示すように、再びSiO2膜を全面に成膜後、ウエハ全面でSiO2膜を異方性エッチングして、少なくとも第1マスクの下部窒化珪素膜107aの開口部の側壁に、SiO2膜からなる側壁保護膜107cを形成する。この際、第1マスクの上部SiO2膜107bの開口部の側壁および上面には、SiO2膜が形成されてもよいし、形成されなくてもよいし、さらには第1マスクの上部SiO2膜107bが一部エッチングされてもよい。側壁保護膜107cの厚さ(側方への長さをいう)は、たとえば0.1μmもあれば十分である。
続いて、第2マスク110bと側壁保護膜107cと第1マスク106aを用いて、ソースコンタクト領域6aの表面から耐圧層3に達する深さに異方性エッチングして、第2トレンチ10bを形成する(図7)。次に、たとえば希フッ酸に浸して、SiO2膜からなる第2マスク110bと側壁保護膜107cと第1マスクの上部SiO2膜107b(第2絶縁膜)を除去する。この際、第1マスクの下部窒化珪素膜107aがなくなってしまわないように、処理条件には注意を要する。
次に、窒化珪素膜とSiO2膜を順次成膜して、少なくとも第2トレンチ10bの側壁面と底面に、窒化珪素膜とSiO2膜からなるゲート絶縁膜11を形成する。実際には、この際、第1トレンチ10aの側壁面と底面ならびに、第1マスクの下部窒化珪素膜107aの側面と上面にも、窒化珪素膜とSiO2膜が成膜される。次に、高密度にホウ素をドープした多結晶シリコンをウエハ全面に成膜して、ゲートパッド(図示せず)付近を保護した後、エッチバックすることにより、第2トレンチ10b内にゲート電極12を埋め込む。同様に、適宜ドープしたSiO2膜をウエハ全面に成膜して、適宜エッチバックすることにより、第2トレンチ10bの内部に層間絶縁膜21を埋め込む。この際、第1トレンチ10aの側壁面と底面ならびに、第1マスクの下部窒化珪素膜107aの側面と上面に成膜されていたゲート絶縁膜11のうち、SiO2膜の部分は同時に除去される。その後、ごく短時間だけたとえば熱リン酸に浸すか、フッ素系・塩素系混合プラズマで異方性エッチングして、第1トレンチ10aの少なくとも底面に残っている窒化珪素膜を除去する。ただし、第1マスクの下部窒化珪素膜107aがなくなってしまわないように、注意する。
次に、フォトリソグラフィーによりセル付近のみを開口したレジストパターン(図示せず)を形成し、さらに、たとえばパラジウムを、たとえばEB蒸着により成膜した後、有機溶媒に浸してレジストを除去すると、セル以外のパラジウムがリフトオフされ、図1に示すように、ボディーコンタクト領域7およびソースコンタクト領域6aの上に、ボディーコンタクト電極23bが残る。ソースコンタクト電極23a上の金属はトップ電極23cの一部となるので、わざわざ除去する必要はない。その後、たとえば800℃にて窒素雰囲気で熱処理して、ソースコンタクト領域6aとボディーコンタクト領域7に対してオーム性接触を得る。
その後、Siの場合のプロセスと同様に、たとえばチタン、窒化チタン、アルミニウムを順に積層してパターニングすることにより、トップ電極23c部分を形成する。最後に、Siと同様に、裏面側にドレイン電極22を形成する。
このAlGaN製トレンチゲート型MOSFETの製造方法を、図10〜図12と前記図9を参照し、順を追って説明する。大方は前記実施例1と同様であるから、前記実施例1と異なる部分を中心に説明する。まず、図10に示すように、前述の実施例1と同様にSi基板1の上に、耐圧層3、ボディー層5−1、ボディーコンタクト層7−1を順にAlGaNのヘテロエピタキシャル成長によりそれぞれ成膜する。
その後、図11に示すように、第1マスク106aと側壁保護膜107cをマスクとして、第1トレンチ10aの内部に選択エピタキシャル成長を行い、高ドープのn型のソース領域6を形成する。図11では、ソース領域6の表面がボディーコンタクト領域7の表面と一致しているが、ソース領域6の表面は選択エピタキシャル成長の条件に依存し、必ずしもこのようにならなくてもよい。
続いて、第2マスク110bと側壁保護膜107cと第1マスク106aを用いて、n型のソース領域6の表面から異方性エッチングして、第2トレンチ10bを形成する。この後の工程は、前記実施例1と同様である。まず、たとえば希フッ酸に浸して、SiO2膜からなる第2マスク110bと側壁保護膜107cと第1マスクの上部SiO2膜107bを除去する。次に、窒化珪素膜とSiO2膜を順次成膜して、少なくとも第2トレンチ10bの側壁面と底面に、窒化珪素膜とSiO2膜からなるゲート絶縁膜11を形成する。その後、高ドープのポリシリコンを成膜・エッチバックして、第2トレンチ10bにゲート電極12を埋め込む。同様に、適宜ドープしたSiO2膜を成膜・エッチバックして、第2トレンチ10b内の、前記ゲート電極12上に層間絶縁膜21を埋め込む。
次に、第1トレンチ10aの少なくとも底面に残っている窒化珪素膜を除去する。続いて、EB蒸着により、たとえばチタンとパラジウムを、成膜する。その後、熱リン酸に浸して第1マスクの下部窒化珪素膜107aを除去することにより、チタンとパラジウムをリフトオフして、ソースコンタクト電極23aを形成する。次に、たとえばパラジウムをリフトオフして、ボディーコンタクト電極23bを形成する。続いて、熱処理を行って、ソースコンタクト領域6aとボディーコンタクト領域7に対してオーム性接触を得る。その後、Siの場合のプロセスと同様に、トップ電極23c部分を形成する。最後に、Siと同様に、ドレイン電極22を形成する。以上により、図9のAlGaN製トレンチゲート型MOSFETが完成する。
3 耐圧層(ドリフト層)
5 ボディー領域
5−1 ボディー層
6 ソース領域
6a ソースコンタクト領域
6b ソース拡張領域
7 ボディーコンタクト領域
7−1 ボディーコンタクト層
10a 第1トレンチ
10b 第2トレンチ
11 ゲート絶縁膜
12 ゲート電極
21 層間絶縁膜
22 ドレイン電極
23 ソース電極
23a ソースコンタクト電極
23b ボディーコンタクト電極
23c トップ電極
106a 第1マスク
107a 下部窒化珪素膜
107b 上部SiO2膜
107c 側壁保護膜
110b 第2マスク。
Claims (14)
- エピタキシャル成長させることが可能であるバルク基板の一方の主面に、それぞれ所要の比率のAlNとGaNの混晶半導体を主要材料とする、第1導電型の耐圧層と第2導電型のボディー層と第2導電型のボディーコンタクト層とをこの順にエピタキシャル成長により積層する第一工程と、前記ボディーコンタクト層の表面に第1絶縁膜と、該第1絶縁膜と溶解液を異にする第2絶縁膜とをこの順に形成した後、異方性エッチングにより前記第1絶縁膜と第2絶縁膜とを貫通する第1開口部を形成して第1マスクとし、該第1マスクを用いて異方性エッチングにより前記第1開口部から前記ボディー層に達する深さの第1トレンチを形成する第二工程と、前記第1トレンチ内の前記第1絶縁膜側壁に該第1絶縁膜と溶解液を異にする第3絶縁膜を形成した後、前記第1トレンチ底部へソースコンタクト領域およびソース拡張領域を形成する第三工程と、第4絶縁膜を成膜し、前記第1トレンチ底部に異方性エッチングにより第2開口部を形成して第2マスクとし、該第2マスクを用いて異方性エッチングにより前記第2開口部から前記耐圧層に達する深さの第2トレンチを形成する第四工程と、前記第2絶縁膜を除去し、第2トレンチ内面に形成されるゲート絶縁膜を介してゲート電極と層間絶縁膜を埋め込み、ソースコンタクト領域表面に対してオーム性接触を与える第1金属電極膜を成膜した後、前記第1絶縁膜を除去すると同時に該第1絶縁膜上の前記第1金属電極膜をリフトオフして除去する第五工程と、前記ボディーコンタクト領域表面に対してオーム性接触を与える第2金属電極膜を成膜する第六工程をこの順に含むことを特徴とするトレンチゲート型半導体装置の製造方法。
- 前記エピタキシャル成長させることが可能であるバルク基板が、AlGaN混晶半導体基板、シリコン半導体基板、サファイア基板のいずれかであることを特徴とする請求項1記載のトレンチゲート型半導体装置の製造方法。
- 前記第1絶縁膜が窒化シリコン系絶縁膜であり、前記第2乃至第4絶縁膜がシリコン酸化膜であることを特徴とする請求項1または2記載のトレンチゲート型半導体装置の製造方法。
- 前記第1金属電極膜が前記ソースコンタクト領域表面に接触する金属がチタンとパラジウムであり、前記第2金属電極膜が前記ボディーコンタクト領域表面と接触する金属がパラジウムであることを特徴とする請求項3記載のトレンチゲート型半導体装置の製造方法。
- 前記第五工程における第1金属電極膜のリフトオフは、前記第1絶縁膜を熱リン酸により除去して行うことを特徴とする請求項4に記載のトレンチゲート型半導体装置の製造方法。
- 前記所要の比率のAlNとGaNの混晶半導体に換えて単独のGaN半導体を用いることを特徴とする請求項1記載のトレンチゲート型半導体装置の製造方法。
- 前記第1トレンチ底部へソースコンタクト領域およびソース拡張領域を形成する第三工程が、それぞれイオン注入により領域形成が行われるとともに、該イオン注入後、前記第2マスクとする第4絶縁膜を形成する前に、注入イオンの活性化熱処理が行われることを特徴とする請求項1記載のトレンチゲート型半導体装置の製造方法。
- 前記活性化熱処理の温度が1350℃以下であることを特徴とする請求項7記載のトレンチゲート型半導体装置の製造方法。
- 前記活性化熱処理の前に、前記第2絶縁膜とAlNとGaN混晶半導体材料に対してエッチングによる選別性を有する窒化珪素膜をキャップ材料として形成することを特徴とする請求項8記載のトレンチゲート型半導体装置の製造方法。
- 前記ボディーコンタクト領域が、オーム性接触が得られる所定の表面不純物密度を有するようにエピタキシャル成長の際の同時ドーピングにより形成される工程と、当該所定の量子井戸構造を形成するように混晶組成が成長方向に制御される工程の少なくとも1つの工程を有することを特徴とする請求項1記載のトレンチゲート型半導体装置の製造方法。
- エピタキシャル成長させることが可能であるバルク基板の一方の主面に第1導電型の耐圧層と第2導電型のボディー層と高ドープであって選択的に載置される複数の第2導電型のボディーコンタクト領域とをこの順に備え、該ボディコンタクト領域表面が前記ボディー層の表面よりも突出しており、前記選択的に載置される複数のボディーコンタクト領域の間のボディー層の表面層内に上層の第1導電型のソースコンタクト領域と下層の第1導電型のソース拡張領域とを有し、前記第1導電型のソースコンタクト領域の表面から、前記複数のボディーコンタクト領域間の距離より狭い幅と前記耐圧層に達する深さとを有するトレンチを有し、該トレンチの内面に設けられるゲート絶縁膜と、該ゲート絶縁膜を介して前記耐圧層、前記ボディー層および前記ソース拡張領域に対向するように埋設されるゲート電極と、前記ソースコンタクト領域表面と前記ボディーコンタクト領域表面とにオーム性接触を形成するソース電極とを有する半導体装置において、前記ソースコンタクト領域表面と前記ボディーコンタクト領域表面とにオーム性接触を形成するソース電極が、前記ソースコンタクト領域表面にオーム性接触する第1金属電極と、前記ボディーコンタクト領域表面にオーム性接触する第2金属電極とを有することを特徴とするトレンチゲート型半導体装置。
- 前記第2金属電極は、前記第1金属電極の上を覆っていることを特徴とする請求項11に記載のトレンチゲート型半導体装置。
- 前記第2金属電極の上に積層される金属電極の最上層がアルミニウム電極であることを特徴とする請求項12に記載のトレンチゲート型半導体装置。
- 前記ボディーコンタクト領域が、オーム性接触を得るための量子井戸構造を含むことを特徴とする請求項11記載のトレンチゲート型半導体装置。
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