JP5998380B2 - 半導体基板、半導体装置および半導体基板の製造方法 - Google Patents
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Description
シリコン基板の上に酸化シリコン層を熱酸化法によって形成し、酸化シリコン層にフォトリソグラフィとエッチング法を用いて、30μm□(1辺の長さが30μmの正方形)の開口を形成した。当該開口に1μmの厚さのGe層をエピタキシャル成長法により形成した。Ge層を800℃と680℃の2段階のアニールを繰り返すサイクルアニール法で10周期アニールした。さらに、Ti層とAu層からなる金属層を真空蒸着法により、それぞれTi層は100Å、Au層は2500Åの厚さで形成した。金属層をパターニングし、主電流用電極と検出電極を形成した。
Claims (8)
- 表面の全部または一部がシリコン結晶面であるベース基板と、
前記ベース基板の上に位置し、前記シリコン結晶面に達する開口を有し、結晶の成長を阻害する阻害体と、
前記開口の底部の前記シリコン結晶面の上に位置する第1結晶層と、
前記第1結晶層の上に位置し、互いに離して配置した一対の第1金属層と、
前記第1結晶層の上に位置し、互いに離して配置した一対の第2金属層と、を有し、
前記一対の第1金属層のそれぞれを結ぶ第1最短線と、前記一対の第2金属層のそれぞれを結ぶ第2最短線とが、交わる関係、または、ねじれの位置関係にあり、
前記第1結晶層が、p型半導体であり、
前記第1結晶層が、Si x Ge 1−x (0≦x<1)からなり、
前記開口のサイズが、1μm〜100μmである
半導体基板。 - 上面側から見た前記第1結晶層の形状は四辺形であり、
前記第1最短線の方向は、上面側から見た前記第1結晶層の第1対角線の方向と等しく、
前記第2最短線の方向は、上面側から見た前記第1結晶層における前記第1対角線と異なる第2対角線の方向と等しい
請求項1に記載の半導体基板。 - 前記第1結晶層と、前記第1金属層または前記第2金属層との間に、III−V族化合物半導体からなる第2結晶層をさらに有する
請求項1または請求項2の何れか一項に記載の半導体基板。 - 請求項1から請求項3の何れか一項に記載の半導体基板を有する半導体装置であって、前記第1結晶層をキャリア移動層とし、前記一対の第1金属層を一対の主電流用電極とし、前記一対の第2金属層を一対の検出電極とするホール素子を有する半導体装置。
- 前記阻害体が、前記ホール素子の位置する前記開口とは異なる位置に他の開口を有し、
前記他の開口に位置する前記第1結晶層と、
前記他の開口に位置する前記第1結晶層を活性層とする能動素子と、をさらに有し、
前記ホール素子と前記能動素子とが、前記阻害体の上に位置する配線で相互に接続されている
請求項4に記載の半導体装置。 - 前記阻害体が、前記ホール素子の位置する前記開口とは異なる位置に他の開口を有し、
前記他の開口に位置する前記第1結晶層と、
前記他の開口に位置する前記第1結晶層の上に形成された他の結晶層と、
前記他の結晶層を活性層とする能動素子と、をさらに有し、
前記ホール素子と前記能動素子とが、前記阻害体の上に位置する配線で相互に接続されている
請求項4に記載の半導体装置。 - 表面の全部または一部がシリコン結晶面であるベース基板上に阻害体を形成するステップと、
前記阻害体に、前記シリコン結晶面に達する開口を形成するステップと、
前記開口の底部の前記シリコン結晶面に、第1結晶層をエピタキシャル成長法により形成するステップと、
前記阻害体および前記第1結晶層の上面に、金属層を成膜するステップと、
前記金属層をパターニングして、一対の主電流用電極と一対の検出電極を形成するステップと、
を有し、
前記第1結晶層が、p型半導体であり、
前記第1結晶層が、Si x Ge 1−x (0≦x<1)からなり、
前記開口のサイズが、1μm〜100μmである
半導体基板の製造方法。 - 前記一対の主電流用電極と一対の検出電極を形成するステップにおいて、前記一対の主電流用電極のそれぞれの電極を結ぶ直線の方向と、前記一対の検出電極のそれぞれの電極を結ぶ直線の方向とを、交わる関係、または、ねじれの位置関係にして、一対の主電流用電極と一対の検出電極とを形成する
請求項7に記載の半導体基板の製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2012042591A JP5998380B2 (ja) | 2011-03-07 | 2012-02-28 | 半導体基板、半導体装置および半導体基板の製造方法 |
Applications Claiming Priority (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2011049566 | 2011-03-07 | ||
JP2011049566 | 2011-03-07 | ||
JP2012042591A JP5998380B2 (ja) | 2011-03-07 | 2012-02-28 | 半導体基板、半導体装置および半導体基板の製造方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2012199524A JP2012199524A (ja) | 2012-10-18 |
JP5998380B2 true JP5998380B2 (ja) | 2016-09-28 |
Family
ID=46797842
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2012042591A Expired - Fee Related JP5998380B2 (ja) | 2011-03-07 | 2012-02-28 | 半導体基板、半導体装置および半導体基板の製造方法 |
Country Status (3)
Country | Link |
---|---|
JP (1) | JP5998380B2 (ja) |
TW (1) | TW201244045A (ja) |
WO (1) | WO2012120871A1 (ja) |
Families Citing this family (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
TWI481891B (zh) * | 2013-04-11 | 2015-04-21 | Univ Nat Taipei Technology | Vertical two - dimensional differential folding Hall device |
US9678169B2 (en) * | 2014-07-09 | 2017-06-13 | Voltafield Technology Corp. | Testing assembly for testing magnetic sensor and method for testing magnetic sensor |
CN108028314B (zh) * | 2015-09-24 | 2021-08-13 | 旭化成微电子株式会社 | 霍尔元件和霍尔传感器、镜头模块 |
CN109301062B (zh) * | 2018-10-12 | 2024-04-16 | 苏州矩阵光电有限公司 | 一种集成放大器件的霍尔器件及其制备方法 |
Family Cites Families (12)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0661141A (ja) * | 1991-04-12 | 1994-03-04 | Nec Corp | 結晶成長方法 |
JP2793440B2 (ja) * | 1991-07-16 | 1998-09-03 | 旭化成工業株式会社 | 磁気センサおよびその製造方法 |
JPH06163399A (ja) * | 1992-11-25 | 1994-06-10 | Matsushita Electric Works Ltd | 半導体基板の製造方法 |
JPH06164015A (ja) * | 1992-11-27 | 1994-06-10 | Nippondenso Co Ltd | 磁気センサ |
JPH0870146A (ja) * | 1994-06-21 | 1996-03-12 | Asahi Chem Ind Co Ltd | 磁気センサ |
JPH1126835A (ja) * | 1997-07-02 | 1999-01-29 | Toshiba Corp | 半導体ホール素子及びその製造方法 |
US6492697B1 (en) * | 2000-04-04 | 2002-12-10 | Honeywell International Inc. | Hall-effect element with integrated offset control and method for operating hall-effect element to reduce null offset |
JP4870472B2 (ja) * | 2006-05-12 | 2012-02-08 | 旭化成エレクトロニクス株式会社 | 用紙ロールを使用する機器 |
JP5073429B2 (ja) * | 2007-09-18 | 2012-11-14 | 日本碍子株式会社 | 磁気センサ、ホール素子、磁気抵抗効果素子、ホール素子の作製方法、磁気抵抗効果素子の作製方法 |
ATE523904T1 (de) * | 2008-06-09 | 2011-09-15 | Hitachi Ltd | Magnetowiderstandsvorrichtung |
CN102341889A (zh) * | 2009-03-11 | 2012-02-01 | 住友化学株式会社 | 半导体基板、半导体基板的制造方法、电子器件、和电子器件的制造方法 |
US8384183B2 (en) * | 2010-02-19 | 2013-02-26 | Allegro Microsystems, Inc. | Integrated hall effect element having a germanium hall plate |
-
2012
- 2012-02-28 JP JP2012042591A patent/JP5998380B2/ja not_active Expired - Fee Related
- 2012-03-05 WO PCT/JP2012/001506 patent/WO2012120871A1/ja active Application Filing
- 2012-03-07 TW TW101107622A patent/TW201244045A/zh unknown
Also Published As
Publication number | Publication date |
---|---|
TW201244045A (en) | 2012-11-01 |
WO2012120871A1 (ja) | 2012-09-13 |
JP2012199524A (ja) | 2012-10-18 |
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