JPH06164015A - 磁気センサ - Google Patents
磁気センサInfo
- Publication number
- JPH06164015A JPH06164015A JP4319029A JP31902992A JPH06164015A JP H06164015 A JPH06164015 A JP H06164015A JP 4319029 A JP4319029 A JP 4319029A JP 31902992 A JP31902992 A JP 31902992A JP H06164015 A JPH06164015 A JP H06164015A
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- Japan
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- shaped hall
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- Transmission And Conversion Of Sensor Element Output (AREA)
- Measuring Magnetic Variables (AREA)
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Abstract
(57)【要約】
【目的】 十字形ホール素子中央部のコーナ部形状のバ
ラツキによる不平衡電圧に伴う不具合を回避できる磁気
センサを提供することにある。 【構成】 （１００）面のシリコンウェハ上に直接、ガ
リウムヒ素よりなる十字形ホール素子２，３が配置され
ている。第１の十字形ホール素子２は入力端子を結ぶ方
向が＜１１０＞方向に平行に配置され、第２の十字形ホ
ール素子３は入力端子を結ぶ方向が＜１１０＞方向に垂
直に配置されている。そして、第１及び第２の十字形ホ
ール素子２，３の入力端子が並列に接続されている。
又、第１の十字形ホール素子２の一方の出力端子７と第
２の十字形ホール素子３の一方の出力端子１１とが電気
的接続され、第１の十字形ホール素子２の他方の出力端
子６と第２の十字形ホール素子３の他方の出力端子１０
とからホール電圧が検出される。
ラツキによる不平衡電圧に伴う不具合を回避できる磁気
センサを提供することにある。 【構成】 （１００）面のシリコンウェハ上に直接、ガ
リウムヒ素よりなる十字形ホール素子２，３が配置され
ている。第１の十字形ホール素子２は入力端子を結ぶ方
向が＜１１０＞方向に平行に配置され、第２の十字形ホ
ール素子３は入力端子を結ぶ方向が＜１１０＞方向に垂
直に配置されている。そして、第１及び第２の十字形ホ
ール素子２，３の入力端子が並列に接続されている。
又、第１の十字形ホール素子２の一方の出力端子７と第
２の十字形ホール素子３の一方の出力端子１１とが電気
的接続され、第１の十字形ホール素子２の他方の出力端
子６と第２の十字形ホール素子３の他方の出力端子１０
とからホール電圧が検出される。
Description
【０００１】
【産業上の利用分野】この発明は、ホール素子を用いた
磁気センサ関するものである。
磁気センサ関するものである。
【０００２】
【従来の技術】磁気センサを高感度化するために集積化
が簡便なシリコン単結晶を用いたホール素子磁気センサ
が開発されてきている。しかし、シリコン単結晶ではピ
エゾ抵抗効果が顕著であるため不平衡電圧が生じてしま
う。そこで、不平衡電圧を小さくするため、シリコン
（１００）単結晶上に入力端子を結ぶ方向が（−１０
０）方位又は（０１０）方位と平行及び垂直に配置され
た２個のホール素子を効果的に接続する方法（特開昭６
２−２０６８８９号公報）が提案されている。しかし、
シリコンは移動度が小さいため、大きなホール出力を得
ることができないため、近年高移動度のＧａＡｓをホー
ル素子部に用いて、他の周辺回路をシリコンで形成した
１チップ複合集積回路が開発されている（特開平３−２
０４９７２号公報）。
が簡便なシリコン単結晶を用いたホール素子磁気センサ
が開発されてきている。しかし、シリコン単結晶ではピ
エゾ抵抗効果が顕著であるため不平衡電圧が生じてしま
う。そこで、不平衡電圧を小さくするため、シリコン
（１００）単結晶上に入力端子を結ぶ方向が（−１０
０）方位又は（０１０）方位と平行及び垂直に配置され
た２個のホール素子を効果的に接続する方法（特開昭６
２−２０６８８９号公報）が提案されている。しかし、
シリコンは移動度が小さいため、大きなホール出力を得
ることができないため、近年高移動度のＧａＡｓをホー
ル素子部に用いて、他の周辺回路をシリコンで形成した
１チップ複合集積回路が開発されている（特開平３−２
０４９７２号公報）。
【０００３】
【発明が解決しようとする課題】この方法においては、
シリコンバイポーラＩＣ作成後、その上へ直接ＧａＡｓ
を成長させ十字形ホール素子を形成しているが、メサエ
ッチングによってホール素子中央部の直角部分を形成す
る際に、コーナ部の形状のバラツキが大きくなることに
より不平衡電圧が発生し、高感度化に支障をきたしてし
まう。
シリコンバイポーラＩＣ作成後、その上へ直接ＧａＡｓ
を成長させ十字形ホール素子を形成しているが、メサエ
ッチングによってホール素子中央部の直角部分を形成す
る際に、コーナ部の形状のバラツキが大きくなることに
より不平衡電圧が発生し、高感度化に支障をきたしてし
まう。
【０００４】そこで、この発明の目的は、十字形ホール
素子中央部のコーナ部形状のバラツキによる不平衡電圧
に伴う不具合を回避できる磁気センサを提供することに
ある。
素子中央部のコーナ部形状のバラツキによる不平衡電圧
に伴う不具合を回避できる磁気センサを提供することに
ある。
【０００５】
【課題を解決するための手段】この発明は、（１００）
面のシリコン単結晶基板上に直接、ガリウムヒ素よりな
る十字形ホール素子を配置した磁気センサにおいて、入
力端子を結ぶ方向が＜１１０＞方向に平行に配置された
第１の十字形ホール素子と、入力端子を結ぶ方向が＜１
１０＞方向に垂直に配置された第２の十字形ホール素子
とを備え、 前記第１及び第２の十字形ホール素子の入
力端子を並列に接続するとともに、第１の十字形ホール
素子の一方の出力端子と第２の十字形ホール素子の一方
の出力端子とを電気的接続し、第１の十字形ホール素子
の他方の出力端子と第２の十字形ホール素子の他方の出
力端子とからホール電圧を検出するようにした磁気セン
サをその要旨とするものである。
面のシリコン単結晶基板上に直接、ガリウムヒ素よりな
る十字形ホール素子を配置した磁気センサにおいて、入
力端子を結ぶ方向が＜１１０＞方向に平行に配置された
第１の十字形ホール素子と、入力端子を結ぶ方向が＜１
１０＞方向に垂直に配置された第２の十字形ホール素子
とを備え、 前記第１及び第２の十字形ホール素子の入
力端子を並列に接続するとともに、第１の十字形ホール
素子の一方の出力端子と第２の十字形ホール素子の一方
の出力端子とを電気的接続し、第１の十字形ホール素子
の他方の出力端子と第２の十字形ホール素子の他方の出
力端子とからホール電圧を検出するようにした磁気セン
サをその要旨とするものである。
【０００６】
【作用】シリコン単結晶基板上にガリウムヒ素よりなる
十字形ホール素子を形成する際における十字形ホール素
子中央部のコーナ部形状のバラツキによる不平衡電圧が
２つの十字形ホール素子により相殺される。
十字形ホール素子を形成する際における十字形ホール素
子中央部のコーナ部形状のバラツキによる不平衡電圧が
２つの十字形ホール素子により相殺される。
【０００７】
【実施例】以下、この発明を具体化した一実施例を図面
に従って説明する。図２にはシリコンウェハ１の平面図
を示す。（１００）面のシリコンウェハ（シリコン単結
晶基板）上に直接、ガリウムヒ素よりなる第１及び第２
の十字形ホール素子２，３が配置されている。第１の十
字形ホール素子２は、入力端子を結ぶ方向が＜１１０＞
方向に平行に配置されている。又、第２の十字形ホール
素子３は、入力端子を結ぶ方向が＜１１０＞方向に垂直
に配置されている。
に従って説明する。図２にはシリコンウェハ１の平面図
を示す。（１００）面のシリコンウェハ（シリコン単結
晶基板）上に直接、ガリウムヒ素よりなる第１及び第２
の十字形ホール素子２，３が配置されている。第１の十
字形ホール素子２は、入力端子を結ぶ方向が＜１１０＞
方向に平行に配置されている。又、第２の十字形ホール
素子３は、入力端子を結ぶ方向が＜１１０＞方向に垂直
に配置されている。
【０００８】図１には、第１及び第２の十字形ホール素
子２，３の詳細を示す。第１の十字形ホール素子２には
入力端子４，５が設けられるとともに出力端子６，７が
設けられている。又、第２の十字形ホール素子３には入
力端子８，９が設けられるとともに出力端子１０，１１
が設けられている。又、入力端子８と４、９と５、及び
出力端子１１と７がアルミ配線にて接続された構造とな
っている。さらに、入力端子４，８と入力端子５，９と
の間には電源１２が接続されている。
子２，３の詳細を示す。第１の十字形ホール素子２には
入力端子４，５が設けられるとともに出力端子６，７が
設けられている。又、第２の十字形ホール素子３には入
力端子８，９が設けられるとともに出力端子１０，１１
が設けられている。又、入力端子８と４、９と５、及び
出力端子１１と７がアルミ配線にて接続された構造とな
っている。さらに、入力端子４，８と入力端子５，９と
の間には電源１２が接続されている。
【０００９】又、出力端子６と１０との間でホール電圧
が検出されるようになっている。図３はホールＩＣの断
面構造を示す。本装置は、ラテラルＰＮＰバイポーラト
ランジスタ１３とラテラルＮＰＮバイポーラトランジス
タ１４とコンデンサ１５とホール素子２とが同一基板に
集積されている。尚、第１及び第２の十字形ホール素子
２，３はともに同一基板内に集積化されているが、図３
においては第１の十字形ホール素子２のみ示す。
が検出されるようになっている。図３はホールＩＣの断
面構造を示す。本装置は、ラテラルＰＮＰバイポーラト
ランジスタ１３とラテラルＮＰＮバイポーラトランジス
タ１４とコンデンサ１５とホール素子２とが同一基板に
集積されている。尚、第１及び第２の十字形ホール素子
２，３はともに同一基板内に集積化されているが、図３
においては第１の十字形ホール素子２のみ示す。
【００１０】図４〜図８には、ホールＩＣの製造工程を
示す。まず、図４に示すように、Ｐ型シリコン基板１６
を用意する。このシリコン基板１６はその主面が（１０
０）面に対して＜０１１＞方向に４±１°傾斜してい
る。このＰ型シリコン基板１６の主表面に公知の半導体
加工技術を用いてラテラルＰＮＰトランジスタ１３とラ
テラルＮＰＮトランジスタ１４とコンデンサ１５とを形
成する。つまり、Ｐ型シリコン基板１６の主表面上にＮ
+ 型埋込層１７，１８、Ｎ- 型エピタキシャル層１９を
形成する。そして、Ｎ- 型エピタキシャル層１９の主表
面上にシリコン酸化膜２０をＣＶＤ装置を用いて形成す
る。その後、シリコン酸化膜２０を所望の回路パターン
によりフォトエッチングし、不純物の拡散にてＰ+ 型素
子分離領域２１，Ｐ+ 型拡散領域２２、Ｎ+ 型拡散領域
２３を形成する。即ち、Ｎ+ ならばリンを、Ｐ+ ならば
ボロンをイオン注入法もしくは拡散法により選択的に拡
散して形成する。
示す。まず、図４に示すように、Ｐ型シリコン基板１６
を用意する。このシリコン基板１６はその主面が（１０
０）面に対して＜０１１＞方向に４±１°傾斜してい
る。このＰ型シリコン基板１６の主表面に公知の半導体
加工技術を用いてラテラルＰＮＰトランジスタ１３とラ
テラルＮＰＮトランジスタ１４とコンデンサ１５とを形
成する。つまり、Ｐ型シリコン基板１６の主表面上にＮ
+ 型埋込層１７，１８、Ｎ- 型エピタキシャル層１９を
形成する。そして、Ｎ- 型エピタキシャル層１９の主表
面上にシリコン酸化膜２０をＣＶＤ装置を用いて形成す
る。その後、シリコン酸化膜２０を所望の回路パターン
によりフォトエッチングし、不純物の拡散にてＰ+ 型素
子分離領域２１，Ｐ+ 型拡散領域２２、Ｎ+ 型拡散領域
２３を形成する。即ち、Ｎ+ ならばリンを、Ｐ+ ならば
ボロンをイオン注入法もしくは拡散法により選択的に拡
散して形成する。
【００１１】次に、シリコン酸化膜２０におけるＧａＡ
ｓホール素子形成領域にフォトリソグラフィーを用いて
選択的に開口部をあけてＧａＡｓ成長用窓２４を形成す
る。そして、図５に示すように、Ｎ- 型エピタキシャル
層１９の主表面上に薄膜のＧａＡｓ２５を、ＴＥＧａ
（トリエチルガリウム）とＡｓＨ3 （アルシン）を熱分
解して形成したＡｓ分子を原料ガスとしてヘテロエピタ
キシャル成長させる。
ｓホール素子形成領域にフォトリソグラフィーを用いて
選択的に開口部をあけてＧａＡｓ成長用窓２４を形成す
る。そして、図５に示すように、Ｎ- 型エピタキシャル
層１９の主表面上に薄膜のＧａＡｓ２５を、ＴＥＧａ
（トリエチルガリウム）とＡｓＨ3 （アルシン）を熱分
解して形成したＡｓ分子を原料ガスとしてヘテロエピタ
キシャル成長させる。
【００１２】引き続き、図６に示すように、ＧａＡｓヘ
テロエピタキシャル成長層（ＧａＡｓ２５）をホール素
子パターン形状とするためにフォトリソグラフィを用い
て十字形状にメサエッチングする。
テロエピタキシャル成長層（ＧａＡｓ２５）をホール素
子パターン形状とするためにフォトリソグラフィを用い
て十字形状にメサエッチングする。
【００１３】次に、このＧａＡｓホール素子上にリフト
オフ法にてＡｕ／ＡｕＧｅ薄膜を形成してオーミック電
極２６，２７を配置する。そして、図７に示すように、
プラズマＳｉＮ膜２８をＳｉＮ4 ／Ｈｅ，Ｎ2 ，Ｎ
Ｈ3 ，Ｈｅを原料ガスとして約１．０μｍ堆積する。
オフ法にてＡｕ／ＡｕＧｅ薄膜を形成してオーミック電
極２６，２７を配置する。そして、図７に示すように、
プラズマＳｉＮ膜２８をＳｉＮ4 ／Ｈｅ，Ｎ2 ，Ｎ
Ｈ3 ，Ｈｅを原料ガスとして約１．０μｍ堆積する。
【００１４】引き続き、図８に示すように、フォトリソ
グラフィにてホール素子２部分にのみプラズマＳｉＮ膜
２８を残す。このプラズマＳｉＮ膜２８によりＧａＡｓ
ホール素子２及びＮ- 型エピタキシャル層１９の表面が
露出している部位が保護される。
グラフィにてホール素子２部分にのみプラズマＳｉＮ膜
２８を残す。このプラズマＳｉＮ膜２８によりＧａＡｓ
ホール素子２及びＮ- 型エピタキシャル層１９の表面が
露出している部位が保護される。
【００１５】その後、図３に示すように、シリコン基板
１６に形成したトランジスタとのコンタクトをとるため
にシリコン酸化膜２０にフォトリソグラフィにより穴を
あけオーミック電極用のアルミ薄膜２９を形成する。
１６に形成したトランジスタとのコンタクトをとるため
にシリコン酸化膜２０にフォトリソグラフィにより穴を
あけオーミック電極用のアルミ薄膜２９を形成する。
【００１６】さらに、４５０℃×３０分のアニール工程
を加えてアルミシンターを行う。引き続き、プラズマＣ
ＶＤ装置を用いて基板上にプラズマＳｉＮ３０を堆積す
る。
を加えてアルミシンターを行う。引き続き、プラズマＣ
ＶＤ装置を用いて基板上にプラズマＳｉＮ３０を堆積す
る。
【００１７】最後に、４５０℃×３０分のアニール処理
を行いプラズマＳｉＮ膜２８，３０の形成時のトランジ
スタのダメージ回復を行う。このように製造された磁気
センサの動作を説明する。
を行いプラズマＳｉＮ膜２８，３０の形成時のトランジ
スタのダメージ回復を行う。このように製造された磁気
センサの動作を説明する。
【００１８】図１において、第２の十字形ホール素子３
の入力端子８と第１の十字形ホール素子２の入力端子４
から、第２の十字形ホール素子３の入力端子９と第１の
十字形ホール素子２の入力端子５へと電流を流す。そし
て、ウェハ面に垂直な方向に磁界を加えれば、二個のホ
ール素子２，３の出力の和が出力端子１０と６間に発生
する。
の入力端子８と第１の十字形ホール素子２の入力端子４
から、第２の十字形ホール素子３の入力端子９と第１の
十字形ホール素子２の入力端子５へと電流を流す。そし
て、ウェハ面に垂直な方向に磁界を加えれば、二個のホ
ール素子２，３の出力の和が出力端子１０と６間に発生
する。
【００１９】又、図９，１０に示したようにＦＥＭ電場
解析の結果より、不平衡電圧は素子中央部のコーナ部面
積をＳ１，Ｓ２，Ｓ３，Ｓ４とすると、｛（Ｓ１＋Ｓ
３）−（Ｓ２＋Ｓ４）｝／（Ｓ１＋Ｓ２＋Ｓ３＋Ｓ４）
という値に比例し、実験値もよく一致していることが判
明した。
解析の結果より、不平衡電圧は素子中央部のコーナ部面
積をＳ１，Ｓ２，Ｓ３，Ｓ４とすると、｛（Ｓ１＋Ｓ
３）−（Ｓ２＋Ｓ４）｝／（Ｓ１＋Ｓ２＋Ｓ３＋Ｓ４）
という値に比例し、実験値もよく一致していることが判
明した。
【００２０】図１において、２個のホール素子の中央部
のコーナ部の面積をそれぞれ３１，３３，３５，３７及
び３２，３４，３６，３８とすれば、２つのホール素子
の中央部のコーナ部の形状は同様になるため、３１と３
２，３３と３４，３５と３６，３７と３８とは、それぞ
れ同じ値になる。従って、第２の十字形ホール素子３の
出力端子１０と１１間に発生する不平衡電圧をＶ2 と
し、第１の十字形ホール素子２の出力端子７と６間に発
生する不平衡電圧をＶ1 とすれば、Ｖ2 ＝−Ｖ1となる
ため出力端子１１と７の接続により出力端子１０と６間
の電位差は「０」となる。
のコーナ部の面積をそれぞれ３１，３３，３５，３７及
び３２，３４，３６，３８とすれば、２つのホール素子
の中央部のコーナ部の形状は同様になるため、３１と３
２，３３と３４，３５と３６，３７と３８とは、それぞ
れ同じ値になる。従って、第２の十字形ホール素子３の
出力端子１０と１１間に発生する不平衡電圧をＶ2 と
し、第１の十字形ホール素子２の出力端子７と６間に発
生する不平衡電圧をＶ1 とすれば、Ｖ2 ＝−Ｖ1となる
ため出力端子１１と７の接続により出力端子１０と６間
の電位差は「０」となる。
【００２１】このように本実施例では、（１００）面の
シリコンウェハ１（シリコン単結晶基板）上に直接、ガ
リウムヒ素によりなる十字形ホール素子を配置した磁気
センサにおいて、入力端子を結ぶ方向が＜１１０＞方向
に平行に配置された第１の十字形ホール素子２と、入力
端子を結ぶ方向が＜１１０＞方向に垂直に配置された第
２の十字形ホール素子３とを備え、第１及び第２の十字
形ホール素子２，３の入力端子を並列に接続するととも
に、第１の十字形ホール素子２の一方の出力端子７と第
２の十字形ホール素子３の一方の出力端子１１とを電気
的接続し、第１の十字形ホール素子２の他方の出力端子
６と第２の十字形ホール素子３の他方の出力端子１０と
からホール電圧を検出するようにした。
シリコンウェハ１（シリコン単結晶基板）上に直接、ガ
リウムヒ素によりなる十字形ホール素子を配置した磁気
センサにおいて、入力端子を結ぶ方向が＜１１０＞方向
に平行に配置された第１の十字形ホール素子２と、入力
端子を結ぶ方向が＜１１０＞方向に垂直に配置された第
２の十字形ホール素子３とを備え、第１及び第２の十字
形ホール素子２，３の入力端子を並列に接続するととも
に、第１の十字形ホール素子２の一方の出力端子７と第
２の十字形ホール素子３の一方の出力端子１１とを電気
的接続し、第１の十字形ホール素子２の他方の出力端子
６と第２の十字形ホール素子３の他方の出力端子１０と
からホール電圧を検出するようにした。
【００２２】よって、シリコンウェハ１上に成長したＧ
ａＡｓ膜を用いて十字形ホール素子を形成する際におけ
る十字形ホール素子中央部のコーナ部の形状のバラツキ
による不平衡電圧が２つの十字形ホール素子２，３によ
り相殺される。その結果、十字形ホール素子中央部のコ
ーナ部形状のバラツキによる不平衡電圧に伴う不具合を
回避できることとなる。
ａＡｓ膜を用いて十字形ホール素子を形成する際におけ
る十字形ホール素子中央部のコーナ部の形状のバラツキ
による不平衡電圧が２つの十字形ホール素子２，３によ
り相殺される。その結果、十字形ホール素子中央部のコ
ーナ部形状のバラツキによる不平衡電圧に伴う不具合を
回避できることとなる。
【００２３】
【発明の効果】以上詳述したようにこの発明によれば、
十字形ホール素子中央部のコーナ部形状のバラツキによ
る不平衡電圧に伴う不具合を回避できる優れた効果を発
揮する。
十字形ホール素子中央部のコーナ部形状のバラツキによ
る不平衡電圧に伴う不具合を回避できる優れた効果を発
揮する。
【図１】実施例の磁気センサの概略平面図である。
【図２】磁気センサの概略平面図である。
【図３】ホールＩＣの製造工程を示す断面図である。
【図４】ホールＩＣの製造工程を示す断面図である。
【図５】ホールＩＣの製造工程を示す断面図である。
【図６】ホールＩＣの製造工程を示す断面図である。
【図７】ホールＩＣの製造工程を示す断面図である。
【図８】ホールＩＣの製造工程を示す断面図である。
【図９】ホール素子のモデル図である。
【図１０】ホール素子形状と不平衡電圧との関係を示す
図である。
図である。
【符号の説明】 １ シリコン単結晶基板としてのシリコンウェハ ２ 第１の十字形ホール素子 ３ 第２の十字形ホール素子 ４，５，８，９ 入力端子 ６，７，１０，１１ 出力端子
Claims (1)
- 【請求項１】 （１００）面のシリコン単結晶基板上に
直接、ガリウムヒ素よりなる十字形ホール素子を配置し
た磁気センサにおいて、 入力端子を結ぶ方向が＜１１０＞方向に平行に配置され
た第１の十字形ホール素子と、 入力端子を結ぶ方向が＜１１０＞方向に垂直に配置され
た第２の十字形ホール素子とを備え、 前記第１及び第２の十字形ホール素子の入力端子を並列
に接続するとともに、第１の十字形ホール素子の一方の
出力端子と第２の十字形ホール素子の一方の出力端子と
を電気的接続し、第１の十字形ホール素子の他方の出力
端子と第２の十字形ホール素子の他方の出力端子とから
ホール電圧を検出するようにしたことを特徴とする磁気
センサ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4319029A JPH06164015A (ja) | 1992-11-27 | 1992-11-27 | 磁気センサ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4319029A JPH06164015A (ja) | 1992-11-27 | 1992-11-27 | 磁気センサ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06164015A true JPH06164015A (ja) | 1994-06-10 |
Family
ID=18105720
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4319029A Pending JPH06164015A (ja) | 1992-11-27 | 1992-11-27 | 磁気センサ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06164015A (ja) |
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2007132603A1 (ja) * | 2006-05-12 | 2007-11-22 | Kabushiki Kaisha Yaskawa Denki | 磁気式エンコーダ装置 |
| JP2011203173A (ja) * | 2010-03-26 | 2011-10-13 | Asahi Kasei Electronics Co Ltd | ホール素子 |
| JP2012199524A (ja) * | 2011-03-07 | 2012-10-18 | Sumitomo Chemical Co Ltd | 半導体基板、半導体装置および半導体基板の製造方法 |
| JP2014011343A (ja) * | 2012-06-29 | 2014-01-20 | Asahi Kasei Electronics Co Ltd | ホール素子およびホール素子を用いた半導体装置 |
| JP2014515823A (ja) * | 2011-04-14 | 2014-07-03 | アーエムエス アクチエンゲゼルシャフト | ホールセンサ半導体デバイスおよびホールセンサ半導体デバイスの駆動方法 |
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