JPH05335649A - ホール素子 - Google Patents
ホール素子Info
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- JPH05335649A JPH05335649A JP4168575A JP16857592A JPH05335649A JP H05335649 A JPH05335649 A JP H05335649A JP 4168575 A JP4168575 A JP 4168575A JP 16857592 A JP16857592 A JP 16857592A JP H05335649 A JPH05335649 A JP H05335649A
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Abstract
(57)【要約】
【目的】 従来よりも高温で使用可能な優れた温度特性
の磁気センサ用ホール素子を提供する。 【構成】 このホール素子は、Ｓi単結晶からなるｐ型
又はｎ型半導体基板１上に、ＳiＯ2又はＡl2Ｏ3の薄膜
絶縁層８を介して、Ｓi単結晶からなるｐ型又はｎ型半
導体薄膜９が結合されている構造のもので、従来のよう
なｐ−ｎ接合がなく、Ｓi単結晶−絶縁層接合型の構造
であり、温度特性に優れている。ＳiＯ2薄膜絶縁層は酸
化により生成し、Ａl2Ｏ3薄膜絶縁層はエピ成長により
生成することができる。ホール素子を同一チップ上に周
辺回路と共に組み込んだ集積化磁気センサ用に適してい
る。
の磁気センサ用ホール素子を提供する。 【構成】 このホール素子は、Ｓi単結晶からなるｐ型
又はｎ型半導体基板１上に、ＳiＯ2又はＡl2Ｏ3の薄膜
絶縁層８を介して、Ｓi単結晶からなるｐ型又はｎ型半
導体薄膜９が結合されている構造のもので、従来のよう
なｐ−ｎ接合がなく、Ｓi単結晶−絶縁層接合型の構造
であり、温度特性に優れている。ＳiＯ2薄膜絶縁層は酸
化により生成し、Ａl2Ｏ3薄膜絶縁層はエピ成長により
生成することができる。ホール素子を同一チップ上に周
辺回路と共に組み込んだ集積化磁気センサ用に適してい
る。
Description
【０００１】
【産業上の利用分野】本発明はホール素子に関し、より
詳しくは、特に温度特性に優れると共に、周辺回路に共
に集積化し得る磁気センサ用ホール素子に関する。
詳しくは、特に温度特性に優れると共に、周辺回路に共
に集積化し得る磁気センサ用ホール素子に関する。
【０００２】
【従来の技術及び発明が解決しようとする課題】センサ
の集積化が進んでいるなかで、最近、磁気センサとして
シリコン磁気センサが注目されている。これは、シリコ
ン磁気センサが、本来センサとして持つべき機能(感
度、雑音、温度特性、安定性など)の他、周辺回路との
作成両立性を持つためである。
の集積化が進んでいるなかで、最近、磁気センサとして
シリコン磁気センサが注目されている。これは、シリコ
ン磁気センサが、本来センサとして持つべき機能(感
度、雑音、温度特性、安定性など)の他、周辺回路との
作成両立性を持つためである。
【０００３】このシリコン磁気センサに用いられるホー
ル素子は、図２に示すように、Ｓi単結晶のｐ型半導体
基板１の上にＳi単結晶のｎ型半導体２をエピ成長させ
てｐ−ｎ接合を持つ構造のものである。ｎ型エピ層の両
側にｐ+拡散分離層３が設けられと共に、カバー用のＳi
Ｏ2絶縁層４を貫通して電極(Ａl)５が設けられ、この電
極下のｎ型エピ層中にｎ+拡散層６が形成されている。
ル素子は、図２に示すように、Ｓi単結晶のｐ型半導体
基板１の上にＳi単結晶のｎ型半導体２をエピ成長させ
てｐ−ｎ接合を持つ構造のものである。ｎ型エピ層の両
側にｐ+拡散分離層３が設けられと共に、カバー用のＳi
Ｏ2絶縁層４を貫通して電極(Ａl)５が設けられ、この電
極下のｎ型エピ層中にｎ+拡散層６が形成されている。
【０００４】このように、ホール素子がｐ型半導体基板
上にｎ型半導体がエピ成長した構造であるため、周辺回
路の作成プロセスと一致したプロセスで作成でき、集積
化が可能である。
上にｎ型半導体がエピ成長した構造であるため、周辺回
路の作成プロセスと一致したプロセスで作成でき、集積
化が可能である。
【０００５】この構造のホール素子において、図１に示
すようにｎ型エピ層２上に、対角線上に一対のホール電
極５と電流電極６が交差するように設けることにより磁
気センサが作成される。一方の電流端子から流れ込んだ
キャリアは、ｎ型エピ層をチップ表面に平行に流れ、他
方の電流端子から流出する。電流の流れに直交してホー
ル端子５が設けられているので、チップに垂直に磁界が
与えられると、このホール端子間にホール電圧が現わ
れ、チップ面に垂直の磁界成分を検出することができ
る。
すようにｎ型エピ層２上に、対角線上に一対のホール電
極５と電流電極６が交差するように設けることにより磁
気センサが作成される。一方の電流端子から流れ込んだ
キャリアは、ｎ型エピ層をチップ表面に平行に流れ、他
方の電流端子から流出する。電流の流れに直交してホー
ル端子５が設けられているので、チップに垂直に磁界が
与えられると、このホール端子間にホール電圧が現わ
れ、チップ面に垂直の磁界成分を検出することができ
る。
【０００６】しかし、このホール素子は、上述のように
周辺回路との作成両立性を有する利点はあるものの、ｐ
−ｎ接合を有する構造であるため、使用温度が上昇する
につれてｐ−ｎ接合のリーク電流が発生し、磁気センサ
としての特性(温度特性)が劣化するという問題があっ
た。１００℃まで又は高くとも１２０℃が使用限界であ
った。
周辺回路との作成両立性を有する利点はあるものの、ｐ
−ｎ接合を有する構造であるため、使用温度が上昇する
につれてｐ−ｎ接合のリーク電流が発生し、磁気センサ
としての特性(温度特性)が劣化するという問題があっ
た。１００℃まで又は高くとも１２０℃が使用限界であ
った。
【０００７】磁気センサの利用分野の多様化に伴い、よ
り温度特性の優れた磁気センサ用ホール素子が期待され
ているのが現状である。
り温度特性の優れた磁気センサ用ホール素子が期待され
ているのが現状である。
【０００８】本発明は、上記従来技術の欠点を解消し、
従来よりも高温で使用可能な優れた温度特性の磁気セン
サ用ホール素子を提供することを目的としている。
従来よりも高温で使用可能な優れた温度特性の磁気セン
サ用ホール素子を提供することを目的としている。
【０００９】
【課題を解決するための手段】前記課題を解決するた
め、本発明者は、従来のホール素子がｐ−ｎ接合を有し
ていることに鑑みて、ｐ−ｎ接合によらずに半導体同士
を接合させたホール素子構造について鋭意研究を重ねた
結果、ここに本発明を完成したものである。
め、本発明者は、従来のホール素子がｐ−ｎ接合を有し
ていることに鑑みて、ｐ−ｎ接合によらずに半導体同士
を接合させたホール素子構造について鋭意研究を重ねた
結果、ここに本発明を完成したものである。
【００１０】すなわち、本発明は、Ｓi単結晶からなる
半導体基板上に、ＳiＯ2又はＡl2Ｏ3の薄膜絶縁層を介
して、Ｓi単結晶からなるｐ型又はｎ型半導体薄膜が結
合されていることを特徴とする温度特性に優れたホール
素子を要旨としている。
半導体基板上に、ＳiＯ2又はＡl2Ｏ3の薄膜絶縁層を介
して、Ｓi単結晶からなるｐ型又はｎ型半導体薄膜が結
合されていることを特徴とする温度特性に優れたホール
素子を要旨としている。
【００１１】以下に本発明を更に詳細に説明する。
【００１２】
【００１３】本発明のホール素子の構造例を示すと、図
４のように、Ｓi単結晶からなるｐ型半導体基板１上
に、ＳiＯ2又はＡl2Ｏ3の薄膜絶縁層８を介して、Ｓi単
結晶からなるｐ型半導体薄膜９が結合されている。従来
のようなｐ−ｎ接合がなく、いわばＳi半導体−絶縁層
の直接接合型と云うことができる。
４のように、Ｓi単結晶からなるｐ型半導体基板１上
に、ＳiＯ2又はＡl2Ｏ3の薄膜絶縁層８を介して、Ｓi単
結晶からなるｐ型半導体薄膜９が結合されている。従来
のようなｐ−ｎ接合がなく、いわばＳi半導体−絶縁層
の直接接合型と云うことができる。
【００１４】なお、図４では、半導体基板１をｐ型Ｓi
単結晶とし、半導体薄膜９をｐ型Ｓi単結晶の場合を例
示したが、半導体基板１と薄膜９との導伝型の組合せは
任意である。以下、図４に示した構造例の場合について
説明する。
単結晶とし、半導体薄膜９をｐ型Ｓi単結晶の場合を例
示したが、半導体基板１と薄膜９との導伝型の組合せは
任意である。以下、図４に示した構造例の場合について
説明する。
【００１５】この構造のホール素子は、例えば以下に示
す方法により製造される。勿論、これらの製造法に制限
されないことは云うまでもない。
す方法により製造される。勿論、これらの製造法に制限
されないことは云うまでもない。
【００１６】第１の方法は、Ｓi単結晶の表面を酸化し
てＳiＯ2絶縁層を生成する方法である。その製造プロセ
スの概要を図５に示す。
てＳiＯ2絶縁層を生成する方法である。その製造プロセ
スの概要を図５に示す。
【００１７】すなわち、まず、２個のｐ型Ｓi単結晶片
２０、２０´の表面をミラー仕上げし、酸化処理により
所定厚さのＳiＯ2酸化薄膜２１を生成する。ここでミラ
ー仕上げするのは、接合を全面にわたって完全にし、ボ
イド等の非接合部を発生させないためである。次いで両
者を重ね合わせた状態で約１０００℃に加熱して酸化薄
膜同士を直接接着させる。
２０、２０´の表面をミラー仕上げし、酸化処理により
所定厚さのＳiＯ2酸化薄膜２１を生成する。ここでミラ
ー仕上げするのは、接合を全面にわたって完全にし、ボ
イド等の非接合部を発生させないためである。次いで両
者を重ね合わせた状態で約１０００℃に加熱して酸化薄
膜同士を直接接着させる。
【００１８】そして、一方のＳi単結晶片２０を非接合
側のＳiＯ2酸化薄膜と共にグラインダにより除去し、エ
ッチングにより歪取りを行い、研磨仕上げする。これに
よりｐ型Ｓi単結晶基板２０´上にＳiＯ2酸化薄膜２１
を介してｐ型Ｓi単結晶層２０が結合されたホール素子
構造が得られる。
側のＳiＯ2酸化薄膜と共にグラインダにより除去し、エ
ッチングにより歪取りを行い、研磨仕上げする。これに
よりｐ型Ｓi単結晶基板２０´上にＳiＯ2酸化薄膜２１
を介してｐ型Ｓi単結晶層２０が結合されたホール素子
構造が得られる。
【００１９】なお、第１の方法の変形例として、２個の
ｐ型Ｓi単結晶片２０、２０´をそのまま重ね合わせた
後、酸化処理によってＳi単結晶片２０、２０´の接触
面間にＳiＯ2層を生成する方法も可能である。しかし、
この方法は、上記のＳiＯ2−ＳiＯ2直接接着法に比べ
て、接着面の全面に均一なＳiＯ2が生成せず、部分的に
絶縁不良となる不都合がある。
ｐ型Ｓi単結晶片２０、２０´をそのまま重ね合わせた
後、酸化処理によってＳi単結晶片２０、２０´の接触
面間にＳiＯ2層を生成する方法も可能である。しかし、
この方法は、上記のＳiＯ2−ＳiＯ2直接接着法に比べ
て、接着面の全面に均一なＳiＯ2が生成せず、部分的に
絶縁不良となる不都合がある。
【００２０】第２の方法は、Ａl2Ｏ3絶縁層をエピ成長
により生成する方法である。その製造プロセス及び装置
例を図６に示す。
により生成する方法である。その製造プロセス及び装置
例を図６に示す。
【００２１】まず、高周波誘導加熱炉３０にｐ型Ｓi半
導体基板３１を入れ、Ａl(ＣＨ3)3、Ｈ2、Ｎ2、Ｏ2又は
Ｎ2Ｏなどのガスフェーズにてγ-Ａl2Ｏ3単結晶層をエ
ピ成長させる。次いでこのエピ成長層を有するｐ型Ｓi
半導体基板３１を移動装置３２を使用して右側の高周波
誘導加熱炉３３に移動し、Ｓi2Ｈ6又はＳiＨ4などのガ
スフェーズにてＡl2Ｏ3層エピ成長層上にｐ型Ｓi単結晶
層をエピ成長させる。これによりｐ型Ｓi半導体基板上
にγ-Ａl2Ｏ3単結晶エピ成長層を介してｐ型Ｓi単結晶
層が結合されたホール素子構造が得られる。
導体基板３１を入れ、Ａl(ＣＨ3)3、Ｈ2、Ｎ2、Ｏ2又は
Ｎ2Ｏなどのガスフェーズにてγ-Ａl2Ｏ3単結晶層をエ
ピ成長させる。次いでこのエピ成長層を有するｐ型Ｓi
半導体基板３１を移動装置３２を使用して右側の高周波
誘導加熱炉３３に移動し、Ｓi2Ｈ6又はＳiＨ4などのガ
スフェーズにてＡl2Ｏ3層エピ成長層上にｐ型Ｓi単結晶
層をエピ成長させる。これによりｐ型Ｓi半導体基板上
にγ-Ａl2Ｏ3単結晶エピ成長層を介してｐ型Ｓi単結晶
層が結合されたホール素子構造が得られる。
【００２２】このようにして製造されたホール素子は、
図３及び図４に示すように、ｐ型半導体薄膜９にホール
電極(Ａl)５と電流電極(Ａl)７を対角線状に設け、磁気
センサとされる。ｐ型半導体薄膜９上にカバー用ＳiＯ2
絶縁層４を形成し、電極を取付け、この電極の下にエミ
ッタｐ+拡散層１０を形成する。このｐ+拡散層１０は電
極とＳiの接触抵抗を低減するために作られるものであ
る。電流の流れに直交してホール電極が設けられている
ので、チップ表面に垂直に磁界が与えられると、ホール
電極間にホール電圧Ｖhが現われ、チップ面に垂直の磁
界成分を検出できる。
図３及び図４に示すように、ｐ型半導体薄膜９にホール
電極(Ａl)５と電流電極(Ａl)７を対角線状に設け、磁気
センサとされる。ｐ型半導体薄膜９上にカバー用ＳiＯ2
絶縁層４を形成し、電極を取付け、この電極の下にエミ
ッタｐ+拡散層１０を形成する。このｐ+拡散層１０は電
極とＳiの接触抵抗を低減するために作られるものであ
る。電流の流れに直交してホール電極が設けられている
ので、チップ表面に垂直に磁界が与えられると、ホール
電極間にホール電圧Ｖhが現われ、チップ面に垂直の磁
界成分を検出できる。
【００２３】本発明のホール素子は、Ｓi単結晶半導体
の接合にｐ−ｎ接合がないので、Ｓi単結晶薄膜のキャ
リア濃度が異常に高くなる温度まで(３５０℃或いは更
には３９０℃)、特性が劣化することなく使用できる。
の接合にｐ−ｎ接合がないので、Ｓi単結晶薄膜のキャ
リア濃度が異常に高くなる温度まで(３５０℃或いは更
には３９０℃)、特性が劣化することなく使用できる。
【００２４】また、本発明のホール素子は、従来のｐ−
ｎ接合を持った構造のホール素子の場合と同様、周辺回
路との作成両立性を有している。
ｎ接合を持った構造のホール素子の場合と同様、周辺回
路との作成両立性を有している。
【００２５】
【発明の効果】以上詳述したように、本発明によれば、
ホール素子を構成するＳi単結晶半導体の接合にｐ−ｎ
接合がないので、温度上昇に伴う温度特性の劣化がな
く、特に高温で使用される磁気センサ用として好適であ
る。
ホール素子を構成するＳi単結晶半導体の接合にｐ−ｎ
接合がないので、温度上昇に伴う温度特性の劣化がな
く、特に高温で使用される磁気センサ用として好適であ
る。
【図１】従来のｐ−ｎ接合を有するホール素子の構造を
示す平面図である。
示す平面図である。
【図２】従来のｐ−ｎ接合を有するホール素子の構造を
示す図で、図１のＸ−Ｘ´断面図である。
示す図で、図１のＸ−Ｘ´断面図である。
【図３】本発明のホール素子の構造を説明する平面図で
ある。
ある。
【図４】本発明のホール素子の構造を説明する図で、図
３のＸ−Ｘ´断面図である。
３のＸ−Ｘ´断面図である。
【図５】本発明のホール素子の製造方法の概要を説明す
る図で、酸化によりＳiＯ2層を形成し、ＳiＯ2−ＳiＯ2
直接接着法によりＳiＯ2絶縁層を持つウェハーを作成す
る場合である。
る図で、酸化によりＳiＯ2層を形成し、ＳiＯ2−ＳiＯ2
直接接着法によりＳiＯ2絶縁層を持つウェハーを作成す
る場合である。
【図６】本発明のホール素子の製造方法及び装置の概要
を説明する図で、エピ成長によりＡl2Ｏ3層を生成する
場合である。
を説明する図で、エピ成長によりＡl2Ｏ3層を生成する
場合である。
１ ｐ型Ｓi単結晶基板 ２ ｎ型Ｓi単結晶薄膜 ３ ｐ+拡散分離層 ４ ＳiＯ2層 ５ ホール電極 ６ エミッタｎ+拡散層 ７ 電流電極 ８ ＳiＯ2又はＡl2Ｏ3絶縁層 ９ ｐ型Ｓi単結晶薄膜 １０ エミッタｐ+拡散層
Claims (4)
- 【請求項１】 Ｓi単結晶からなる半導体基板上に、Ｓi
Ｏ2又はＡl2Ｏ3の薄膜絶縁層を介して、Ｓi単結晶から
なるｐ型又はｎ型半導体薄膜が結合されていることを特
徴とする温度特性に優れたホール素子。 - 【請求項２】 ＳiＯ2薄膜絶縁層が酸化生成層である請
求項１に記載のホール素子。 - 【請求項３】 Ａl2Ｏ3薄膜絶縁層がエピ成長層である
請求項１に記載のホール素子。 - 【請求項４】 請求項１に記載のホール素子が同一チッ
プ上に周辺回路と共に組み込まれていることを特徴とす
る集積化磁気センサ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4168575A JPH05335649A (ja) | 1992-06-03 | 1992-06-03 | ホール素子 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4168575A JPH05335649A (ja) | 1992-06-03 | 1992-06-03 | ホール素子 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05335649A true JPH05335649A (ja) | 1993-12-17 |
Family
ID=15870592
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4168575A Pending JPH05335649A (ja) | 1992-06-03 | 1992-06-03 | ホール素子 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05335649A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08330646A (ja) * | 1995-03-30 | 1996-12-13 | Toshiba Corp | 横型ホール素子 |
| EP1091425A2 (fr) * | 1999-10-08 | 2001-04-11 | Schlumberger Industries S.A. | Capteur à effet Hall et circuit intégré comprenant un tel capteur |
| JP2004109666A (ja) * | 2002-09-19 | 2004-04-08 | Fuji Xerox Co Ltd | 静電荷像乾式トナー組成物、静電潜像現像用現像剤及び画像形成方法 |
| WO2016063510A1 (ja) * | 2014-10-21 | 2016-04-28 | 旭化成エレクトロニクス株式会社 | ホール素子 |
| JP2017063106A (ja) * | 2015-09-24 | 2017-03-30 | 旭化成エレクトロニクス株式会社 | ホール素子及びホールセンサ |
| JP2018160629A (ja) * | 2017-03-23 | 2018-10-11 | 旭化成エレクトロニクス株式会社 | ホール素子及びホール素子の製造方法 |
-
1992
- 1992-06-03 JP JP4168575A patent/JPH05335649A/ja active Pending
Cited By (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08330646A (ja) * | 1995-03-30 | 1996-12-13 | Toshiba Corp | 横型ホール素子 |
| EP1091425A2 (fr) * | 1999-10-08 | 2001-04-11 | Schlumberger Industries S.A. | Capteur à effet Hall et circuit intégré comprenant un tel capteur |
| FR2799579A1 (fr) * | 1999-10-08 | 2001-04-13 | Schlumberger Ind Sa | Capteur a effet hall et circuit integre comprenant un tel capteur |
| EP1091425A3 (fr) * | 1999-10-08 | 2003-11-26 | Schlumberger Industries S.A. | Capteur à effet Hall et circuit intégré comprenant un tel capteur |
| JP2004109666A (ja) * | 2002-09-19 | 2004-04-08 | Fuji Xerox Co Ltd | 静電荷像乾式トナー組成物、静電潜像現像用現像剤及び画像形成方法 |
| WO2016063510A1 (ja) * | 2014-10-21 | 2016-04-28 | 旭化成エレクトロニクス株式会社 | ホール素子 |
| JPWO2016063510A1 (ja) * | 2014-10-21 | 2017-04-27 | 旭化成エレクトロニクス株式会社 | ホール素子 |
| CN107078209A (zh) * | 2014-10-21 | 2017-08-18 | 旭化成微电子株式会社 | 霍尔元件 |
| JP2017063106A (ja) * | 2015-09-24 | 2017-03-30 | 旭化成エレクトロニクス株式会社 | ホール素子及びホールセンサ |
| JP2018160629A (ja) * | 2017-03-23 | 2018-10-11 | 旭化成エレクトロニクス株式会社 | ホール素子及びホール素子の製造方法 |
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