JP2847792B2 - 半導体装置 - Google Patents
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- Bipolar Integrated Circuits (AREA)
- Hall/Mr Elements (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明はSi基板上にGaAs層を形成し、このGaAs層を機
能素子として機能させる半導体装置に関し、例えばホー
ル素子として用いることができる。
能素子として機能させる半導体装置に関し、例えばホー
ル素子として用いることができる。
従来、この種の装置として、例えばホール素子、電源
回路、波形整形回路等を同一チップに集積化したホール
素子（以下ホールICという）においては、それらをSiで
作製したものが実用化されている。
回路、波形整形回路等を同一チップに集積化したホール
素子（以下ホールICという）においては、それらをSiで
作製したものが実用化されている。
しかし、このものにおいては、Siのホール移動度が小
さいため、ホール電圧や積感度が小さく、不平衡率が大
きいという問題がある。そこで、高移動度のGaAsをホー
ル素子部に用い、他の周辺回路をシリコンで形成した１
チップ複合集積回路を作製できれば、性能の良いホール
ICが可能となる。しかし、拡散工程を終了したSi基板の
一部に高品位のGaAs層をヘテロエピタキシャル成長する
ことの困難さや、たとえGaAs層が形成できたとしても、
１チップ複合集積回路ができるかどうかも明確でないた
め、実現されていない。
さいため、ホール電圧や積感度が小さく、不平衡率が大
きいという問題がある。そこで、高移動度のGaAsをホー
ル素子部に用い、他の周辺回路をシリコンで形成した１
チップ複合集積回路を作製できれば、性能の良いホール
ICが可能となる。しかし、拡散工程を終了したSi基板の
一部に高品位のGaAs層をヘテロエピタキシャル成長する
ことの困難さや、たとえGaAs層が形成できたとしても、
１チップ複合集積回路ができるかどうかも明確でないた
め、実現されていない。
そこで、本発明者らが実際にホールICのホール素子部
をGaAs層にて置き換えたものについて作製し、実験を行
ったところ、GaAs層をその周辺のSi熱酸化膜（SiO2膜）
の端面まで形成させた場合、端面部分でのGaAsの結晶性
が悪いため、ホール素子の特性が劣ることが見い出され
た。また、このような問題は、GaAs層の端面とこのGaAs
層の端面部分に接する膜との熱膨張率の違いにより発生
する応力により、GaAs層内に格子欠陥が生じるものと考
えられる。
をGaAs層にて置き換えたものについて作製し、実験を行
ったところ、GaAs層をその周辺のSi熱酸化膜（SiO2膜）
の端面まで形成させた場合、端面部分でのGaAsの結晶性
が悪いため、ホール素子の特性が劣ることが見い出され
た。また、このような問題は、GaAs層の端面とこのGaAs
層の端面部分に接する膜との熱膨張率の違いにより発生
する応力により、GaAs層内に格子欠陥が生じるものと考
えられる。
本発明は上記事項に鑑みてなされたもので、シリコン
基板上に砒化ガリウム層を形成し、この砒化ガリウム層
に機能素子を形成してなる半導体装置において、砒化ガ
リウム層の端部における結晶性の低下を防止するにする
ことを目的とする。
基板上に砒化ガリウム層を形成し、この砒化ガリウム層
に機能素子を形成してなる半導体装置において、砒化ガ
リウム層の端部における結晶性の低下を防止するにする
ことを目的とする。
本発明は、上記目的を達成するために、シリコン基板
上に、端部を有する砒化ガリウム層およびその周辺部に
シリコン酸化膜からなる第１の絶縁膜を形成し、前記砒
化ガリウム層に機能素子を形成してなる半導体装置であ
って、前記第１の絶縁膜と前記砒化ガリウム層とが、対
向する全領域において所定距離離間されて分離されると
ともに、前記砒化ガリウム層の端部に接してこの砒化ガ
リウム層の端部を被覆し一部が前記第１の絶縁膜と前記
砒化ガリウム層とが離間された領域において前記シリコ
ン基板に接触する窒化シリコンからなる第２の絶縁膜を
備えることを特徴としている。
上に、端部を有する砒化ガリウム層およびその周辺部に
シリコン酸化膜からなる第１の絶縁膜を形成し、前記砒
化ガリウム層に機能素子を形成してなる半導体装置であ
って、前記第１の絶縁膜と前記砒化ガリウム層とが、対
向する全領域において所定距離離間されて分離されると
ともに、前記砒化ガリウム層の端部に接してこの砒化ガ
リウム層の端部を被覆し一部が前記第１の絶縁膜と前記
砒化ガリウム層とが離間された領域において前記シリコ
ン基板に接触する窒化シリコンからなる第２の絶縁膜を
備えることを特徴としている。
以下、本発明を図に示す実施例について説明する。
第１図に本発明のホールICの断面構造を示す。ｐ型Si
基板20の表面に埋込み拡散によりn+埋込層24が形成さ
れ、その後ｐ型Si基板20の表面にｎ型Siをエピタキシャ
ル成長させ、素子間分離のため、そのエピタキシャル層
に局所的にｐ型不純物を拡散して、島状のｎ型Si層25と
分離層のｐ型Si層22を形成する。その後、作成する素子
に応じて、島状のｎ型Si層25にｐ型、ｎ型の不純物を拡
散して、pnpトランジスタ31、npnトランジスタ32、MOS
容量33等を形成する。なお、34はSiO2から成る保護膜で
ある。GaAsホール素子部10は、SiO2膜34の一部を除去
し、Si基板を露出させた上にGaAsを有機金属熱分解気相
成長法（MOCVD）により、エピタキシャル成長させ形成
する。原料ガスには、トリメチルガリウム（TMG,Ga（CH
3）３）、水素希釈のアルシン（AsH3）を用い、またｎ
型、ｐ型のドーパントには、各々水素希釈のSiH4,DEZn
を用いる。これらのガスの流速は、一定の結晶成長速度
が得られるように流量制御装置によって正確に制御され
ており、成長速度を4.6μm/hとしている。また、成長温
度は750℃である。ｎ−Si層25上にGaAsから成るバッフ
ァ層を成長させるため、450℃で厚さ約200ÅのGaAs層を
成長させた後、750℃で本成長を行う２段階成長法を用
いている。このようにして、SiO2膜34の一部を除去した
Si基板上にGaAsをヘテロエピタキシャル成長させた後、
ホール素子形状にメサフォトエッチングを行う。この
時、SiO2膜34の端面から、符号51,52で示すように10〜5
0μｍ程度離してホール素子を形成する。その後、プラ
ズマCVDにより窒化シリコン膜60を堆積させ、必要な部
分以外はプラズマエッチングにより除去する。（CF4＋O
2）のプラズマエッチングを用いれば、窒化シリコン膜
とSiO2膜で選択エッチングができ、窒化シリコン膜をSi
O2膜界面でジャストエッチングできる。その後、オーミ
ック電極15a,15bをAu/Au−Geの蒸着により形成する。ま
た、SiICのオーミック電極及び配線金属としてAl電極を
蒸着により堆積し、フォトリソグラフィにより電極パタ
ーンを形成する。
基板20の表面に埋込み拡散によりn+埋込層24が形成さ
れ、その後ｐ型Si基板20の表面にｎ型Siをエピタキシャ
ル成長させ、素子間分離のため、そのエピタキシャル層
に局所的にｐ型不純物を拡散して、島状のｎ型Si層25と
分離層のｐ型Si層22を形成する。その後、作成する素子
に応じて、島状のｎ型Si層25にｐ型、ｎ型の不純物を拡
散して、pnpトランジスタ31、npnトランジスタ32、MOS
容量33等を形成する。なお、34はSiO2から成る保護膜で
ある。GaAsホール素子部10は、SiO2膜34の一部を除去
し、Si基板を露出させた上にGaAsを有機金属熱分解気相
成長法（MOCVD）により、エピタキシャル成長させ形成
する。原料ガスには、トリメチルガリウム（TMG,Ga（CH
3）３）、水素希釈のアルシン（AsH3）を用い、またｎ
型、ｐ型のドーパントには、各々水素希釈のSiH4,DEZn
を用いる。これらのガスの流速は、一定の結晶成長速度
が得られるように流量制御装置によって正確に制御され
ており、成長速度を4.6μm/hとしている。また、成長温
度は750℃である。ｎ−Si層25上にGaAsから成るバッフ
ァ層を成長させるため、450℃で厚さ約200ÅのGaAs層を
成長させた後、750℃で本成長を行う２段階成長法を用
いている。このようにして、SiO2膜34の一部を除去した
Si基板上にGaAsをヘテロエピタキシャル成長させた後、
ホール素子形状にメサフォトエッチングを行う。この
時、SiO2膜34の端面から、符号51,52で示すように10〜5
0μｍ程度離してホール素子を形成する。その後、プラ
ズマCVDにより窒化シリコン膜60を堆積させ、必要な部
分以外はプラズマエッチングにより除去する。（CF4＋O
2）のプラズマエッチングを用いれば、窒化シリコン膜
とSiO2膜で選択エッチングができ、窒化シリコン膜をSi
O2膜界面でジャストエッチングできる。その後、オーミ
ック電極15a,15bをAu/Au−Geの蒸着により形成する。ま
た、SiICのオーミック電極及び配線金属としてAl電極を
蒸着により堆積し、フォトリソグラフィにより電極パタ
ーンを形成する。
第２図にホールICのブロック構成図を示す。定電圧電
源回路30と波形整形回路40は前記pnpトランジスタ31、n
pnトランジスタ32、MOS容量33等から構成される。ホー
ル素子部10は磁気検出量となるGaAsから成る動作層11と
入力電圧電極28a,28bと出力電圧電極29a,29bとを有して
おり、定電圧電源回路30から入力電圧電極28a,28bを介
してGaAsからなる動作層11に給電され、検出された磁気
量に応じた検出信号が出力電圧電極29a,29bを介してAl
配線35により波形整形回路40に出力される。また、ホー
ルIC1の定電圧電源回路30にはバッテリー２から給電さ
れ、検出された信号はホールIC1の波形整形回路40から
電子制御装置３に出力される。
源回路30と波形整形回路40は前記pnpトランジスタ31、n
pnトランジスタ32、MOS容量33等から構成される。ホー
ル素子部10は磁気検出量となるGaAsから成る動作層11と
入力電圧電極28a,28bと出力電圧電極29a,29bとを有して
おり、定電圧電源回路30から入力電圧電極28a,28bを介
してGaAsからなる動作層11に給電され、検出された磁気
量に応じた検出信号が出力電圧電極29a,29bを介してAl
配線35により波形整形回路40に出力される。また、ホー
ルIC1の定電圧電源回路30にはバッテリー２から給電さ
れ、検出された信号はホールIC1の波形整形回路40から
電子制御装置３に出力される。
上記実施例においては、GaAsホール素子部10をSiO2膜
34の端部から10〜50μｍ程度離して形成している。これ
を、SiO2膜34の端までGaAsを成長させ、そのままGaAsホ
ール素子を形成させた場合と比較すると、後者の場合、
端部のGaAsの結晶性を悪さからホール素子の特性が劣
り、第３図の白丸印で示すように、ホール電圧が80％に
低下するが、本実施例においてはそのような低下が見ら
れない。
34の端部から10〜50μｍ程度離して形成している。これ
を、SiO2膜34の端までGaAsを成長させ、そのままGaAsホ
ール素子を形成させた場合と比較すると、後者の場合、
端部のGaAsの結晶性を悪さからホール素子の特性が劣
り、第３図の白丸印で示すように、ホール電圧が80％に
低下するが、本実施例においてはそのような低下が見ら
れない。
また、SiO2膜の端面ではGaAs成長に結晶方位による依
存性があり、GaAs端面の凹凸が激しくなる。このため、
不平衡電圧も第３図の黒丸印で示すように、酸化膜端面
まで成長させた場合はかなり大きくなるが、本実施例に
おいては、それに比してかなり小さいものとなる。
存性があり、GaAs端面の凹凸が激しくなる。このため、
不平衡電圧も第３図の黒丸印で示すように、酸化膜端面
まで成長させた場合はかなり大きくなるが、本実施例に
おいては、それに比してかなり小さいものとなる。
第４図に参考例を示す。この参考例では、SiO2膜34を
除去したSi基板上にGaAsを成長させた後、イオン注入法
により酸素イオンまたはボロンイオンをGaAsとSiO234端
面近傍（符号51,52で示す部分）に注入することによ
り、端面近傍の結晶性の悪いGaAs層を用いないようにし
ている。その後の構造及び製造方法は第１の実施例と同
様である。
除去したSi基板上にGaAsを成長させた後、イオン注入法
により酸素イオンまたはボロンイオンをGaAsとSiO234端
面近傍（符号51,52で示す部分）に注入することによ
り、端面近傍の結晶性の悪いGaAs層を用いないようにし
ている。その後の構造及び製造方法は第１の実施例と同
様である。
第５図に第２の実施例を示す。この第２の実施例で
は、GaAsホール素子の断面形状を２段階順メサエッチン
グ形状に、フォトエッチングしているのが特徴である。
は、GaAsホール素子の断面形状を２段階順メサエッチン
グ形状に、フォトエッチングしているのが特徴である。
Si上のGaAs成長層の厚みは2.5〜3.0μｍ程度になるた
め、GaAsホール素子形状後のプラズマ窒化膜のステップ
カバレージ性に問題が生じ易い。このため、SiO2膜除去
部よりも20〜50μｍ程度小さい口状にGaAsをメサエッチ
ングした後、ホール素子形状にメトフォトエッチングを
1.5μｍ程度行う、２段階メサエッチング法をとること
により、プラズマ窒化膜のステップカバレージ性の問題
を解消している。
め、GaAsホール素子形状後のプラズマ窒化膜のステップ
カバレージ性に問題が生じ易い。このため、SiO2膜除去
部よりも20〜50μｍ程度小さい口状にGaAsをメサエッチ
ングした後、ホール素子形状にメトフォトエッチングを
1.5μｍ程度行う、２段階メサエッチング法をとること
により、プラズマ窒化膜のステップカバレージ性の問題
を解消している。
なお、上記種々の実施例においては、本発明をホール
素子に適用するものを示したが、磁気抵抗素子に適用す
るようにしてもよい。
素子に適用するものを示したが、磁気抵抗素子に適用す
るようにしてもよい。
〔発明の効果〕 以上述べたように、本発明によれば、砒化ガリウム層
の端部に接するとともにこの砒化ガリウム層の端部を被
覆する第２の絶縁膜として窒化シリコンを用いているた
め、砒化ガリウム層と他領域との電気的絶縁を行う際に
おいても、砒化ガリウム層の端部の結晶性を悪化させる
ことを防止できる。
の端部に接するとともにこの砒化ガリウム層の端部を被
覆する第２の絶縁膜として窒化シリコンを用いているた
め、砒化ガリウム層と他領域との電気的絶縁を行う際に
おいても、砒化ガリウム層の端部の結晶性を悪化させる
ことを防止できる。
また、第１の絶縁膜と砒化ガリウム層とを所定距離離
間され、この離間された領域に窒化シリコンからなる第
２の絶縁膜を備え、その一部がシリコン基板に接触する
ようにしたため、第１の絶縁膜と砒化ガリウム層と確実
に分離でき、砒化ガリウム層の端部の結晶性が悪化する
ことを効率よく防止できる。
間され、この離間された領域に窒化シリコンからなる第
２の絶縁膜を備え、その一部がシリコン基板に接触する
ようにしたため、第１の絶縁膜と砒化ガリウム層と確実
に分離でき、砒化ガリウム層の端部の結晶性が悪化する
ことを効率よく防止できる。
第１図は本発明の第１実施例を示す断面構成図、第２図
はホールICのブロック構成図、第３図は本発明に係る実
施例の効果を示す特性図、第４図は参考例を示す断面図
であり、第５図は本発明の他の実施例を示す断面構成図
である。 10……GaAsホール素子部,11……動作層,20……ｐ型Si基
板,34……SiO2膜,60……窒化シリコン膜。
はホールICのブロック構成図、第３図は本発明に係る実
施例の効果を示す特性図、第４図は参考例を示す断面図
であり、第５図は本発明の他の実施例を示す断面構成図
である。 10……GaAsホール素子部,11……動作層,20……ｐ型Si基
板,34……SiO2膜,60……窒化シリコン膜。
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭61−94318（ＪＰ，Ａ) 特開 平１−120013（ＪＰ，Ａ) 特開 平２−168677（ＪＰ，Ａ) (58)調査した分野(Int.Cl.6，ＤＢ名) H01L 43/06 H01L 21/205 H01L 31/04 H01L 27/15
Claims (3)
- 【請求項１】シリコン基板上に、端部を有する砒化ガリ
ウム層およびその周辺部にシリコン酸化膜からなる第１
の絶縁膜を形成し、前記砒化ガリウム層に機能素子を形
成してなる半導体装置であって、前記第１の絶縁膜と前
記砒化ガリウム層とが、対向する全領域において所定距
離離間されて分離されるとともに、前記砒化ガリウム層
の端部に接してこの砒化ガリウム層の端部を被覆し一部
が前記第１の絶縁膜と前記砒化ガリウム層とが離間され
た領域において前記シリコン基板に接触する窒化シリコ
ンからなる第２の絶縁膜を備えることを特徴とする半導
体装置。 - 【請求項２】前記砒化ガリウム層の端部は、前記砒化ガ
リウム層の側面を含み、この端面が前記第２の絶縁膜で
完全に被覆されることを特徴とする請求項（１）記載の
半導体装置。 - 【請求項３】前記第１の絶縁膜と前記砒化ガリウム層と
が離間される前記所定距離は、10〜50μｍの何れかであ
ることを特徴とする請求項（１）または請求項（２）記
載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1228133A JP2847792B2 (ja) | 1989-09-01 | 1989-09-01 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1228133A JP2847792B2 (ja) | 1989-09-01 | 1989-09-01 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0391273A JPH0391273A (ja) | 1991-04-16 |
| JP2847792B2 true JP2847792B2 (ja) | 1999-01-20 |
Family
ID=16871734
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1228133A Expired - Lifetime JP2847792B2 (ja) | 1989-09-01 | 1989-09-01 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2847792B2 (ja) |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH073814B2 (ja) * | 1984-10-16 | 1995-01-18 | 松下電器産業株式会社 | 半導体基板の製造方法 |
| JP2564856B2 (ja) * | 1987-11-02 | 1996-12-18 | 日本電装株式会社 | 半導体装置 |
-
1989
- 1989-09-01 JP JP1228133A patent/JP2847792B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0391273A (ja) | 1991-04-16 |
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