JP2592929B2 - 光電子集積回路の製造方法 - Google Patents
光電子集積回路の製造方法Info
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- JP2592929B2 JP2592929B2 JP63243327A JP24332788A JP2592929B2 JP 2592929 B2 JP2592929 B2 JP 2592929B2 JP 63243327 A JP63243327 A JP 63243327A JP 24332788 A JP24332788 A JP 24332788A JP 2592929 B2 JP2592929 B2 JP 2592929B2
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、光素子と電子素子とを一つの基板上に集積
した光電子集積回路（OEIC）の製造方法に関するもので
ある。
した光電子集積回路（OEIC）の製造方法に関するもので
ある。
1.3μｍ〜1.55μｍ帯の光ファイバ通信等に用いられ
るOEICとして、InP基板上にGaAsMESFETとPIN−PD（ホト
ダイオード）を集積したもの（エレクトロニクスレター
ズ、1987、23巻、954頁〜955頁［Electronics Letters,
1987,vol.23,pp954−955］）や、InP基板上に接合型FET
とPIN−PDを集積したもの（昭和62年電子情報通信学会
半導体・材料部門全国大会 第２分冊 334頁）などが
公表されている。
るOEICとして、InP基板上にGaAsMESFETとPIN−PD（ホト
ダイオード）を集積したもの（エレクトロニクスレター
ズ、1987、23巻、954頁〜955頁［Electronics Letters,
1987,vol.23,pp954−955］）や、InP基板上に接合型FET
とPIN−PDを集積したもの（昭和62年電子情報通信学会
半導体・材料部門全国大会 第２分冊 334頁）などが
公表されている。
そしてさらに、このようなOEICの性能を向上させるた
めにはトランジスタ特性を向上させることが必要であ
り、そのために、ｎ−AlIn As/GaInAsヘテロ接合を有す
る高電子移動度トランジスタ（HEMT）を電子素子として
用いることが提案されている（昭和62年電子情報通信学
会 半導体・材料部門全国大会 第２分冊 335頁）。
この高性能OEICは、初めにPIN−PDを形成し、ついで、
このPIN−PD領域を無機絶縁膜であるシリコン窒化膜（S
iN）などで被覆し、その後、分子線エピタキシ−法（MB
E法）によってHEMT用のエピタキシャル成長層を形成す
ることにより作製する。そして、HEMT用のエピタキシャ
ル成長の際にシリコン窒化膜上に堆積される多結晶層は
シリコン窒化膜を除去することにより除去する。
めにはトランジスタ特性を向上させることが必要であ
り、そのために、ｎ−AlIn As/GaInAsヘテロ接合を有す
る高電子移動度トランジスタ（HEMT）を電子素子として
用いることが提案されている（昭和62年電子情報通信学
会 半導体・材料部門全国大会 第２分冊 335頁）。
この高性能OEICは、初めにPIN−PDを形成し、ついで、
このPIN−PD領域を無機絶縁膜であるシリコン窒化膜（S
iN）などで被覆し、その後、分子線エピタキシ−法（MB
E法）によってHEMT用のエピタキシャル成長層を形成す
ることにより作製する。そして、HEMT用のエピタキシャ
ル成長の際にシリコン窒化膜上に堆積される多結晶層は
シリコン窒化膜を除去することにより除去する。
しかし、この製造方法では、シリコン窒化膜上に堆積
される多結晶層の除去工程の歩留りが悪く、好ましくな
い。
される多結晶層の除去工程の歩留りが悪く、好ましくな
い。
これに対して、HEMT用のエピタキシャル成長層を有機
金属気相成長法（OMVPE法）により形成することが考え
られる。この方法によれば、SiN膜上に多結晶が析出し
ないので、問題の多結晶層の除去工程が不要である。
金属気相成長法（OMVPE法）により形成することが考え
られる。この方法によれば、SiN膜上に多結晶が析出し
ないので、問題の多結晶層の除去工程が不要である。
しかし、このOMVPE法を用いると、ウエハ上のSiN膜の
面積の大小によりエピタキシャル成長速度が異なるた
め、所望の膜厚とすることが難しい。しかも、SiN膜近
傍ではエピタキシャル成長層の品質が均一でなく、HEMT
の特性がバラツクという問題も生じる。
面積の大小によりエピタキシャル成長速度が異なるた
め、所望の膜厚とすることが難しい。しかも、SiN膜近
傍ではエピタキシャル成長層の品質が均一でなく、HEMT
の特性がバラツクという問題も生じる。
本発明の課題は、このような問題点を解消することに
ある。
ある。
上記課題を解決するために本発明のOEICの製造方法
は、総面積がウエハの総面積の10％以下となるようにウ
エハ上に光素子部を形成する工程と、前記光素子部上に
無機絶縁膜を選択的に形成する工程と、エピタキシャル
層を有機金属気相成長法により100Torr以下の圧力で形
成する工程と、前記エピタキシャル層を選択的にエッチ
ング除去してその一部を電子素子部として残す工程と、
前記無機絶縁膜を除去し、表面に所定の電極および配線
を形成する工程とを有するものであり、好ましくは、エ
ピタキシャル層を選択的にエッチング除去してその一部
を電子素子部として残す工程において、電子素子部を光
素子部より50μｍ以上離して配置するものである。
は、総面積がウエハの総面積の10％以下となるようにウ
エハ上に光素子部を形成する工程と、前記光素子部上に
無機絶縁膜を選択的に形成する工程と、エピタキシャル
層を有機金属気相成長法により100Torr以下の圧力で形
成する工程と、前記エピタキシャル層を選択的にエッチ
ング除去してその一部を電子素子部として残す工程と、
前記無機絶縁膜を除去し、表面に所定の電極および配線
を形成する工程とを有するものであり、好ましくは、エ
ピタキシャル層を選択的にエッチング除去してその一部
を電子素子部として残す工程において、電子素子部を光
素子部より50μｍ以上離して配置するものである。
光素子部を被覆した無機絶縁膜のウエハ上での面積比
が０〜10％のときには、他の条件が同一であれば、電子
素子用のエピタキシャル成長速度が安定している。ま
た、光素子部を被覆した無機絶縁膜から50μｍ以上離れ
た場所では、均一なエピタキシャル成長層が得られる。
が０〜10％のときには、他の条件が同一であれば、電子
素子用のエピタキシャル成長速度が安定している。ま
た、光素子部を被覆した無機絶縁膜から50μｍ以上離れ
た場所では、均一なエピタキシャル成長層が得られる。
第１図は、本発明の一実施例を示す工程断面図であ
る。
る。
InP基板１上に、PIN−PDとなるGaInAs層２のエピタキ
シャル成長を行う。GaInAs層２はｎ−GaInAs層2a、ｉ−
GaInAs層2b、ｐ−GaInAs層2cから成り、ここでのエピタ
キシャル成長はOMVPE法、MBE法のいずれの方法を用いて
も良い（第１図（Ａ）参照）。つぎに、エッチングによ
りメサ形状のPIN−PD領域３を形成する（第１図（Ｂ）
参照）。この際のPIN−PD領域３は100μｍ角とし、1mm
角中に４個配置した。したがって、PIN−PD領域３の占
める面積はウエハ上で４％である。なお、図ではPIN−P
D領域３が１個だけ示してある。
シャル成長を行う。GaInAs層２はｎ−GaInAs層2a、ｉ−
GaInAs層2b、ｐ−GaInAs層2cから成り、ここでのエピタ
キシャル成長はOMVPE法、MBE法のいずれの方法を用いて
も良い（第１図（Ａ）参照）。つぎに、エッチングによ
りメサ形状のPIN−PD領域３を形成する（第１図（Ｂ）
参照）。この際のPIN−PD領域３は100μｍ角とし、1mm
角中に４個配置した。したがって、PIN−PD領域３の占
める面積はウエハ上で４％である。なお、図ではPIN−P
D領域３が１個だけ示してある。
つぎに、このPIN−PD領域３のみをSiN膜４で被覆し
（第１図（Ｃ）参照）、圧力60Torr、温度600℃から650
℃においてHEMTとなるエピタキシャル成長層５の２回目
の成長をOMVPE法を用いて行う（第１図（Ｄ）参照）。
このときの有機金属としては、トリエチルガリウム、ト
リメチルインジウムおよびトリメチルアルミニウムを用
い、Ｖ族ガスとしてはアルシンを用いた。この条件で
は、SiN膜４上には全く多結晶が形成されず、歩留まり
よく次工程に進めることができた。なお、この実施例で
は圧力60Torrでエピタキシャル成長を行っているが、10
0Torr以下であれば、SiN膜４上に多結晶が析出されず、
歩留まりよく次工程に進めることができる。また、本実
施例ではこの工程で形成されるHEMT用のエピタキシャル
成長層５を、InPバッファ層2000Å、GaInAs層1000Å、
ｎ型AlInAs層1000Åとし、ｎ型不純物濃度を4.7×1017c
m-3としているが、これらのエピタキシャル成長層の膜
厚およびドーピング濃度は、必要とするHEMT特性に応じ
て適宜変更してもよい。
（第１図（Ｃ）参照）、圧力60Torr、温度600℃から650
℃においてHEMTとなるエピタキシャル成長層５の２回目
の成長をOMVPE法を用いて行う（第１図（Ｄ）参照）。
このときの有機金属としては、トリエチルガリウム、ト
リメチルインジウムおよびトリメチルアルミニウムを用
い、Ｖ族ガスとしてはアルシンを用いた。この条件で
は、SiN膜４上には全く多結晶が形成されず、歩留まり
よく次工程に進めることができた。なお、この実施例で
は圧力60Torrでエピタキシャル成長を行っているが、10
0Torr以下であれば、SiN膜４上に多結晶が析出されず、
歩留まりよく次工程に進めることができる。また、本実
施例ではこの工程で形成されるHEMT用のエピタキシャル
成長層５を、InPバッファ層2000Å、GaInAs層1000Å、
ｎ型AlInAs層1000Åとし、ｎ型不純物濃度を4.7×1017c
m-3としているが、これらのエピタキシャル成長層の膜
厚およびドーピング濃度は、必要とするHEMT特性に応じ
て適宜変更してもよい。
つぎに、HEMTが形成される領域を残してエッチングに
よりHEMTエピタキシャル層５を除去し、HEMT領域６を形
成する。このとき、HEMT領域６はPIN−PD領域３より50
μｍ以上離して配置する（第１図（Ｅ）参照）。
よりHEMTエピタキシャル層５を除去し、HEMT領域６を形
成する。このとき、HEMT領域６はPIN−PD領域３より50
μｍ以上離して配置する（第１図（Ｅ）参照）。
最後に、ｐ型オーミック電極７、ｎ型オーミック電極
８、ゲート電極９および図示省略した配線を形成しOEIC
とする（第１図（Ｆ）参照）。
８、ゲート電極９および図示省略した配線を形成しOEIC
とする（第１図（Ｆ）参照）。
本実施例では、PIN−PD領域３の占める面積すなわ
ち、SiN膜４の占める面積をウエハ上で４％となるよう
にしたが、この面積比を変化させたときのHEMT用エピタ
キシャル成長層５の成長速度に関する実験結果を第２図
に示す。なお、このときの成長条件は実施例と同様、圧
力が60Torr、温度が650℃である。この図からわかるよ
うに、SiN膜４のウエハ上で占める面積、すなわち、PIN
−PD領域３のウエハ上での面積が10％以下であれば、エ
ピタキシャル成長速度はほぼ一定（実験例では１μm/
h）となる。
ち、SiN膜４の占める面積をウエハ上で４％となるよう
にしたが、この面積比を変化させたときのHEMT用エピタ
キシャル成長層５の成長速度に関する実験結果を第２図
に示す。なお、このときの成長条件は実施例と同様、圧
力が60Torr、温度が650℃である。この図からわかるよ
うに、SiN膜４のウエハ上で占める面積、すなわち、PIN
−PD領域３のウエハ上での面積が10％以下であれば、エ
ピタキシャル成長速度はほぼ一定（実験例では１μm/
h）となる。
また、第１図（Ｄ）に示すHEMT用エピタキシャル成長
層５について、PIN−PD領域３からの距離と膜厚との関
係を測定した結果を第３図に示す。この図から、ウエハ
上においてPIN−PD領域３との距離が50μｍ以上離れた
位置にHEMT領域６を残せば、均一なエピタキシャル層を
持つHEMTとすることができることがわかる。
層５について、PIN−PD領域３からの距離と膜厚との関
係を測定した結果を第３図に示す。この図から、ウエハ
上においてPIN−PD領域３との距離が50μｍ以上離れた
位置にHEMT領域６を残せば、均一なエピタキシャル層を
持つHEMTとすることができることがわかる。
なお、本実施例の製造方法では、電子素子としてHEMT
を用いたOEICを製作しているが、本発明の製造方法は、
通常のMESFETを初めとしてエピタキシャル成長層を利用
するその他の電子素子を用いたOEICにも適用することが
できる。
を用いたOEICを製作しているが、本発明の製造方法は、
通常のMESFETを初めとしてエピタキシャル成長層を利用
するその他の電子素子を用いたOEICにも適用することが
できる。
また、エピタキシャル成長層を選択的に形成させるた
めの膜としてSiN膜を用いているが、その他の無機絶縁
膜でもよい。
めの膜としてSiN膜を用いているが、その他の無機絶縁
膜でもよい。
以上説明したように、本発明のOEICの製造方法によれ
ば、光素子部のウエハに対する面積比を０％から10％の
間とするので、その後、OMVPE法で形成する電子素子用
エピタキシャル成長層の成長速度が安定する。また、電
子素子部を光素子部から50μｍ以上離して形成するの
で、電子素子部を構成するエピタキシャル成長層が均一
となる。したがって、1Gbps以上で動作するOEICを歩留
まり良く製造することができる。
ば、光素子部のウエハに対する面積比を０％から10％の
間とするので、その後、OMVPE法で形成する電子素子用
エピタキシャル成長層の成長速度が安定する。また、電
子素子部を光素子部から50μｍ以上離して形成するの
で、電子素子部を構成するエピタキシャル成長層が均一
となる。したがって、1Gbps以上で動作するOEICを歩留
まり良く製造することができる。
第１図は、本発明の一実施例を示す工程断面図、第２図
は、SiN膜の占める面積比とエピタキシャル成長速度と
の関係を示す図、第３図は、SiN膜からの距離とエピタ
キシャル成長速度との関係を示す図である。 １……InP基板、２……PIN−PD用エピタキシャル成長
層、３……PIN−PD領域、４……SiN膜、５……HEMT用エ
ピタキシャル成長層、６……HEMT領域。
は、SiN膜の占める面積比とエピタキシャル成長速度と
の関係を示す図、第３図は、SiN膜からの距離とエピタ
キシャル成長速度との関係を示す図である。 １……InP基板、２……PIN−PD用エピタキシャル成長
層、３……PIN−PD領域、４……SiN膜、５……HEMT用エ
ピタキシャル成長層、６……HEMT領域。
Claims (2)
- 【請求項１】総面積がウエハの総面積の10％以下となる
ようにウエハ上に光素子部を形成する工程と、 前記光素子部上に無機絶縁膜を選択的に形成する工程
と、 エピタキシャル層を有機金属気相成長法により100Torr
以下の圧力で形成する工程と、 前記エピタキシャル層を選択的にエッチング除去してそ
の一部を電子素子部として残す工程と、 前記無機絶縁膜を除去し、表面に所定の電極および配線
を形成する工程と、 を有する光電子集積回路の製造方法。 - 【請求項２】エピタキシャル層を選択的にエッチング除
去してその一部を電子素子部として残す工程において、
電子素子部を光素子部より50μｍ以上離して配置するこ
とを特徴とする請求項１記載の光電子集積回路の製造方
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63243327A JP2592929B2 (ja) | 1988-09-28 | 1988-09-28 | 光電子集積回路の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63243327A JP2592929B2 (ja) | 1988-09-28 | 1988-09-28 | 光電子集積回路の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0290676A JPH0290676A (ja) | 1990-03-30 |
| JP2592929B2 true JP2592929B2 (ja) | 1997-03-19 |
Family
ID=17102178
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63243327A Expired - Fee Related JP2592929B2 (ja) | 1988-09-28 | 1988-09-28 | 光電子集積回路の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2592929B2 (ja) |
-
1988
- 1988-09-28 JP JP63243327A patent/JP2592929B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0290676A (ja) | 1990-03-30 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |