JPH0644614B2 - 光電子集積回路の製造方法 - Google Patents
光電子集積回路の製造方法Info
- Publication number
- JPH0644614B2 JPH0644614B2 JP63046901A JP4690188A JPH0644614B2 JP H0644614 B2 JPH0644614 B2 JP H0644614B2 JP 63046901 A JP63046901 A JP 63046901A JP 4690188 A JP4690188 A JP 4690188A JP H0644614 B2 JPH0644614 B2 JP H0644614B2
- Authority
- JP
- Japan
- Prior art keywords
- layer
- type
- gainas
- electrode
- type inp
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Landscapes
- Solid State Image Pick-Up Elements (AREA)
- Junction Field-Effect Transistors (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、半導体の光素子と電子素子を一つの基板上に
集積した光電子集積回路（ＯＥＩＣ：Opto-electronic
integrated circuit）に関するものである。
集積した光電子集積回路（ＯＥＩＣ：Opto-electronic
integrated circuit）に関するものである。
光電子集積回路として、 ＩｎＰ基板１上にＶＰＥ法を用いて光素子であるフォ
トダイオード（ＰＤ）を形成した後、このＰＤに隣接し
たＩｎＰ基板１上にＧａＡｓ層を形成し、その上に電子
素子である電界効果トランジスタ（ＦＥＴ）を形成した
もの（昭和６２年電子情報通信学会 半導体材料部門全
国大会、講演番号Ｓ９−１）や、 ＩｎＰ基板１上に凹部を形成し、この凹部にＶＰＥ法
によりフォトダイオード（ＰＤ）を形成した後ＦＥＴ形
成予定領域のＰＤ用成長層を除去し、ついで、ＦＥＴ用
のエピタキシャル層を形成し、このエピタキシャル層上
にＦＥＴを形成したもの（昭和６２年電子情報通信学会
半導体材料部門全国大会、講演番号Ｓ９−３）や、 ＩｎＰ基板１上に接合型電界効果トランジスタ（Ｊ−
ＦＥＴ）用のｎ型ＩｎＰ層、ＰＤ用のエピタキシャル成
長層をそれぞれ形成した後、Ｂｅイオン注入によりｐ領
域を形成してＰＤおよびＪ−ＦＥＴを形成したもの（昭
和６２年電子情報通信学会 半導体材料部門全国大会、
講演番号Ｓ９−２）などがある。
トダイオード（ＰＤ）を形成した後、このＰＤに隣接し
たＩｎＰ基板１上にＧａＡｓ層を形成し、その上に電子
素子である電界効果トランジスタ（ＦＥＴ）を形成した
もの（昭和６２年電子情報通信学会 半導体材料部門全
国大会、講演番号Ｓ９−１）や、 ＩｎＰ基板１上に凹部を形成し、この凹部にＶＰＥ法
によりフォトダイオード（ＰＤ）を形成した後ＦＥＴ形
成予定領域のＰＤ用成長層を除去し、ついで、ＦＥＴ用
のエピタキシャル層を形成し、このエピタキシャル層上
にＦＥＴを形成したもの（昭和６２年電子情報通信学会
半導体材料部門全国大会、講演番号Ｓ９−３）や、 ＩｎＰ基板１上に接合型電界効果トランジスタ（Ｊ−
ＦＥＴ）用のｎ型ＩｎＰ層、ＰＤ用のエピタキシャル成
長層をそれぞれ形成した後、Ｂｅイオン注入によりｐ領
域を形成してＰＤおよびＪ−ＦＥＴを形成したもの（昭
和６２年電子情報通信学会 半導体材料部門全国大会、
講演番号Ｓ９−２）などがある。
しかし、第１および第２の方法では、ＰＤ用のエピタキ
シャル成長を行った後に不用部を除去し、その後ＦＥＴ
用のエピタキシャル層を再成長する必要があり、製作工
程が複雑になることから、再成長において高純度結晶を
得にくく、良好な特性を有するＦＥＴを再現性良く得る
ことが困難であるという問題があった。
シャル成長を行った後に不用部を除去し、その後ＦＥＴ
用のエピタキシャル層を再成長する必要があり、製作工
程が複雑になることから、再成長において高純度結晶を
得にくく、良好な特性を有するＦＥＴを再現性良く得る
ことが困難であるという問題があった。
また、第３の方法では、ｐ領域形成のためにＢｅイオン
注入工程およびアニール工程が必要である点で製作工程
が複雑になる。しかも、アニール工程を経るためウエハ
に反りが生じ、その後の工程で用いられるリソグラフィ
の精度の低下をもたらすという問題があった。しかも、
この第３の方法では、高周波特性があまり良好でないＪ
−ＦＥＴをＦＥＴとして用いざるを得ない。
注入工程およびアニール工程が必要である点で製作工程
が複雑になる。しかも、アニール工程を経るためウエハ
に反りが生じ、その後の工程で用いられるリソグラフィ
の精度の低下をもたらすという問題があった。しかも、
この第３の方法では、高周波特性があまり良好でないＪ
−ＦＥＴをＦＥＴとして用いざるを得ない。
本発明の課題は、このような問題点を解消することにあ
る。
る。
上記課題を解決するために本発明の光電子集積回路の製
造方法は、ＩｎＰ基板上にＧａＩｎＡｓ層、ｎ型ＡｌＩ
ｎＡｓ層、ｎ型ＩｎＰ層、不純物無添加ＧａＩｎＡｓ層
およびｐ型ＧａＩｎＡｓ層若しくはｐ型ＩｎＰ層をエピ
タキシャル成長により順次形成する工程と、フォトダイ
オード形成予定領域内のｐ電極形成予定領域を残してｐ
型ＧａＩｎＡｓ層若しくはｐ型ＩｎＰ層および不純物無
添加ＧａＩｎＡｓ層を除去しｎ型ＩｎＰ層を露出する工
程と、ｐ型ＧａＩｎＡｓ層上に前記フォトダイオードの
アノード電極を形成すると共に前記フォトダイオード形
成領域内のｎ型ＩｎＰ層上にそのカソード電極を形成
し、電界効果トランジスタ形成領域内のｎ型ＩｎＰ層上
にそのソース電極およびドレイン電極を形成する工程
と、前記フォトダイオード形成予定領域と前記電界効果
トランジスタ形成予定領域との間にあるｎ型ＩｎＰ層、
ｎ型ＡｌＩｎＡｓ層、ＧａＩｎＡｓ層をエッチング除去
して両者を電気的に分離する工程と、前記電界効果トラ
ンジスタ形成予定領域の前記ソース電極およびドレイン
電極間のｎ型ＩｎＰ層をエッチング除去してｎ型ＡｌＩ
ｎＡｓ層を露出しこの露出部にゲート電極を形成する工
程とを含むものである。
造方法は、ＩｎＰ基板上にＧａＩｎＡｓ層、ｎ型ＡｌＩ
ｎＡｓ層、ｎ型ＩｎＰ層、不純物無添加ＧａＩｎＡｓ層
およびｐ型ＧａＩｎＡｓ層若しくはｐ型ＩｎＰ層をエピ
タキシャル成長により順次形成する工程と、フォトダイ
オード形成予定領域内のｐ電極形成予定領域を残してｐ
型ＧａＩｎＡｓ層若しくはｐ型ＩｎＰ層および不純物無
添加ＧａＩｎＡｓ層を除去しｎ型ＩｎＰ層を露出する工
程と、ｐ型ＧａＩｎＡｓ層上に前記フォトダイオードの
アノード電極を形成すると共に前記フォトダイオード形
成領域内のｎ型ＩｎＰ層上にそのカソード電極を形成
し、電界効果トランジスタ形成領域内のｎ型ＩｎＰ層上
にそのソース電極およびドレイン電極を形成する工程
と、前記フォトダイオード形成予定領域と前記電界効果
トランジスタ形成予定領域との間にあるｎ型ＩｎＰ層、
ｎ型ＡｌＩｎＡｓ層、ＧａＩｎＡｓ層をエッチング除去
して両者を電気的に分離する工程と、前記電界効果トラ
ンジスタ形成予定領域の前記ソース電極およびドレイン
電極間のｎ型ＩｎＰ層をエッチング除去してｎ型ＡｌＩ
ｎＡｓ層を露出しこの露出部にゲート電極を形成する工
程とを含むものである。
エピタキシャル成長回数が最小回数の一回であり、再成
長を行う必要がない。また、イオン注入およびアニール
工程が無い。さらに、優れた高周波特性が得られるリセ
ス型の高電子移動型トランジスタ（ＨＥＭＴ：High Ele
ctron Mobirity Transistor）を電子素子として搭載し
た光電子集積回路を得ることができる。
長を行う必要がない。また、イオン注入およびアニール
工程が無い。さらに、優れた高周波特性が得られるリセ
ス型の高電子移動型トランジスタ（ＨＥＭＴ：High Ele
ctron Mobirity Transistor）を電子素子として搭載し
た光電子集積回路を得ることができる。
第１図は本発明の一実施例を示す工程断面図である。な
お、図面の寸法比率は、説明とは必ずしも一致していな
い。
お、図面の寸法比率は、説明とは必ずしも一致していな
い。
ＦｅドープＩｎＰ基板１上に、たとえば基板温度６００
℃、圧力６０Torrにおいて、トリメチルインジウム、ト
リエチルガリウム、アルシンおよびフォスフィンを用い
てＧａＩｎＡｓ層２を約０．１μｍ、ｎ型ＡｌＩｎＡｓ
層３を約３００Å、ｎ型ＩｎＰ層４を約２０００Å、不
純物無添加ＧａＩｎＡｓ層５を１〜２μｍ、ｐ型不純物
が添加されたＧａＩｎＡｓ層６を０．２μｍ形成する
（図（Ａ））。
℃、圧力６０Torrにおいて、トリメチルインジウム、ト
リエチルガリウム、アルシンおよびフォスフィンを用い
てＧａＩｎＡｓ層２を約０．１μｍ、ｎ型ＡｌＩｎＡｓ
層３を約３００Å、ｎ型ＩｎＰ層４を約２０００Å、不
純物無添加ＧａＩｎＡｓ層５を１〜２μｍ、ｐ型不純物
が添加されたＧａＩｎＡｓ層６を０．２μｍ形成する
（図（Ａ））。
つぎに、公知のエッチング方法により、フォトダイオー
ド（ＰＤ）部１２のｐ電極形成予定領域をマスクして、
ｐ型ＧａＩｎＡｓ層６および不純物無添加ＧａＩｎＡｓ
層５を表面より順次エッチング除去し、ｎ型ＩｎＰ層４
を露出する。このとき、燐酸を主成分とする選択エッチ
ング液を用いることにより、ｎ型ＩｎＰ層４が露出した
ときに自動的にエッチングを停止させることが可能であ
り、エッチング工程の簡素化を図ることができる。
ド（ＰＤ）部１２のｐ電極形成予定領域をマスクして、
ｐ型ＧａＩｎＡｓ層６および不純物無添加ＧａＩｎＡｓ
層５を表面より順次エッチング除去し、ｎ型ＩｎＰ層４
を露出する。このとき、燐酸を主成分とする選択エッチ
ング液を用いることにより、ｎ型ＩｎＰ層４が露出した
ときに自動的にエッチングを停止させることが可能であ
り、エッチング工程の簡素化を図ることができる。
そして、ＰＤのｐ電極層として残されたｐ型ＧａＩｎＡ
ｓ層６上に、ＡｕＺｎ等からなるｐ型オーミック電極１
０を蒸着し、さらに、露出したｎ型ＩｎＰ層４上にＡｕ
Ｇｅよりなるｎ型オーミック電極７、８、９を蒸着し、
３５０℃で１分間合金化を行う。ｐ型オーミック電極１
０はＰＤ部１２に形成されるＰＤのアノード電極とな
り、ｎ型オーミック電極７はそのカソード電極となる。
また、ｎ型オーミック電極８および９はそれぞれＦＥＴ
部１３に形成されるＦＥＴのソース電極およびドレイン
電極となる（図（Ｂ））。
ｓ層６上に、ＡｕＺｎ等からなるｐ型オーミック電極１
０を蒸着し、さらに、露出したｎ型ＩｎＰ層４上にＡｕ
Ｇｅよりなるｎ型オーミック電極７、８、９を蒸着し、
３５０℃で１分間合金化を行う。ｐ型オーミック電極１
０はＰＤ部１２に形成されるＰＤのアノード電極とな
り、ｎ型オーミック電極７はそのカソード電極となる。
また、ｎ型オーミック電極８および９はそれぞれＦＥＴ
部１３に形成されるＦＥＴのソース電極およびドレイン
電極となる（図（Ｂ））。
つぎに、ＰＤ部１２とＦＥＴ部１３の電気的分離のため
に、ｎ型ＩｎＰ層４、ｎ型ＡｌＩｎＡｓ層３、ＧａＩｎ
Ａｓ層２をエッチング除去し（図（Ｃ））、続いて、Ｆ
ＥＴ部１３のゲート電極形成予定領域のｎ型ＩｎＰ層４
を除去してｎ型ＡｌＩｎＡｓ層３を露出させ、当該露出
部にゲート電極１１として、たとえばＴｉ／Ｐｔ／Ａｕ
を順次蒸着法により形成する（図（Ｄ））。ここで、ｎ
型ＩｎＰ層４のエッチング除去を塩酸を主成分とする選
択エッチング液を用いることにより、ｎ型ＡｌＩｎＡｓ
層３が露出したときに自動的にエッチングを停止させる
ことが可能であり、エッチング工程の簡素化を図ること
ができる。
に、ｎ型ＩｎＰ層４、ｎ型ＡｌＩｎＡｓ層３、ＧａＩｎ
Ａｓ層２をエッチング除去し（図（Ｃ））、続いて、Ｆ
ＥＴ部１３のゲート電極形成予定領域のｎ型ＩｎＰ層４
を除去してｎ型ＡｌＩｎＡｓ層３を露出させ、当該露出
部にゲート電極１１として、たとえばＴｉ／Ｐｔ／Ａｕ
を順次蒸着法により形成する（図（Ｄ））。ここで、ｎ
型ＩｎＰ層４のエッチング除去を塩酸を主成分とする選
択エッチング液を用いることにより、ｎ型ＡｌＩｎＡｓ
層３が露出したときに自動的にエッチングを停止させる
ことが可能であり、エッチング工程の簡素化を図ること
ができる。
以上の工程により、ＰＤ部１２にＰＩＮフォトダイオー
ドが、また、ＦＥＴ部１３にリセス構造のＨＥＭＴがそ
れぞれ形成され、最後に必要な配線を行う。
ドが、また、ＦＥＴ部１３にリセス構造のＨＥＭＴがそ
れぞれ形成され、最後に必要な配線を行う。
以上のように、ＰＤのｐ電極層はエピタキシャル成長時
にｐ型不純物が添加されているため、ｐ電極層形成のた
めの拡散・イオン注入工程が不要となっている。また、
ＨＥＭＴのｎ型ＩｎＰ層とＰＤのｎ型ＩｎＰ層の共通化
が実現されている。
にｐ型不純物が添加されているため、ｐ電極層形成のた
めの拡散・イオン注入工程が不要となっている。また、
ＨＥＭＴのｎ型ＩｎＰ層とＰＤのｎ型ＩｎＰ層の共通化
が実現されている。
リセス構造のＨＥＭＴは、よく知られているようにソー
ス抵抗の低減が容易であり、しかも、遮断周波数ｆＴが
２０ＧＨｚ以上であるような極めて良好な高周波特性を
有する。
ス抵抗の低減が容易であり、しかも、遮断周波数ｆＴが
２０ＧＨｚ以上であるような極めて良好な高周波特性を
有する。
本実施例によれば、たとえば、ＰＤ受光径５０μｍφ、
ＦＥＴゲート長１μｍにおいて、１Ｇｂｐｓの光信号に
対しても良好な応答を示す受光型光電子集積回路を再現
性よく作製できる。
ＦＥＴゲート長１μｍにおいて、１Ｇｂｐｓの光信号に
対しても良好な応答を示す受光型光電子集積回路を再現
性よく作製できる。
なお、本実施例では、ＰＤのｐ領域としてｐ型ＧａＩｎ
Ａｓ層６を用いているが、これに代えてｐ型ＩｎＰ層を
用いても良い。その場合には第１図（Ａ）の段階で、ｐ
型ＧａＩｎＡｓ層６の代わりにｐ型ＩｎＰ層をエピタキ
シャル成長させれば良い。
Ａｓ層６を用いているが、これに代えてｐ型ＩｎＰ層を
用いても良い。その場合には第１図（Ａ）の段階で、ｐ
型ＧａＩｎＡｓ層６の代わりにｐ型ＩｎＰ層をエピタキ
シャル成長させれば良い。
また、ＩｎＰ基板１とＧａＩｎＡｓ層２の間にＩｎＰ，
ＡｌＩｎＡｓ層よりなるバッファ層を設けたり、ＧａＩ
ｎＡｓ層２とｎ型ＡｌＩｎＡｓ層３の間にスペーサ層を
設けたりしてもよい。
ＡｌＩｎＡｓ層よりなるバッファ層を設けたり、ＧａＩ
ｎＡｓ層２とｎ型ＡｌＩｎＡｓ層３の間にスペーサ層を
設けたりしてもよい。
以上説明したように、本発明の光電子集積回路の製造方
法によれば、エピタキシャル成長工程が一回だけであ
り、再成長を行う必要がないので、高純度結晶が再現性
よく得られる。さらに、イオン注入およびアニール工程
が無いので、工程途中でウエハの反りが生じることがな
く、精度のよいリソグラフィ処理を行うことができる。
また、ｎ型ＩｎＰ層の露出およびＦＥＴのゲート電極形
成前のｎ型ＡｌＩｎＡｓ層の露出の際に選択エッチング
を適用することができるので、エッチング工程を簡素化
することができる。さらに、電子素子として、リセス型
の高電子移動度型トランジスタが形成されるので、高周
波特性の優れた光電子集積回路を得ることができる。
法によれば、エピタキシャル成長工程が一回だけであ
り、再成長を行う必要がないので、高純度結晶が再現性
よく得られる。さらに、イオン注入およびアニール工程
が無いので、工程途中でウエハの反りが生じることがな
く、精度のよいリソグラフィ処理を行うことができる。
また、ｎ型ＩｎＰ層の露出およびＦＥＴのゲート電極形
成前のｎ型ＡｌＩｎＡｓ層の露出の際に選択エッチング
を適用することができるので、エッチング工程を簡素化
することができる。さらに、電子素子として、リセス型
の高電子移動度型トランジスタが形成されるので、高周
波特性の優れた光電子集積回路を得ることができる。
第１図は本発明の一実施例を示す工程断面図である。 １……ＩｎＰ基板、２……ＧａＩｎＡｓ層、３……ｎ型
ＡｌＩｎＡｓ層、４……ｎ型ＩｎＰ層、５……不純物無
添加ＧａＩｎＡｓ層、６……ｐ型ＧａＩｎＡｓ層、７…
…カソード電極、８……ソース電極、９……ドレイン電
極、１０……アノード電極、１１……ゲート電極、１２
……ＰＤ部、１３……ＦＥＴ部。
ＡｌＩｎＡｓ層、４……ｎ型ＩｎＰ層、５……不純物無
添加ＧａＩｎＡｓ層、６……ｐ型ＧａＩｎＡｓ層、７…
…カソード電極、８……ソース電極、９……ドレイン電
極、１０……アノード電極、１１……ゲート電極、１２
……ＰＤ部、１３……ＦＥＴ部。
Claims (1)
- 【請求項１】ＩｎＰ基板上にＧａＩｎＡｓ層、ｎ型Ａｌ
ＩｎＡｓ層、ｎ型ＩｎＰ層、不純物無添加ＧａＩｎＡｓ
層およびｐ型ＧａＩｎＡｓ層若しくはｐ型ＩｎＰ層をエ
ピタキシャル成長により順次形成する工程と、 フォトダイオード形成予定領域内のｐ電極形成予定領域
を残してｐ型ＧａＩｎＡｓ層若しくはｐ型ＩｎＰ層およ
び不純物無添加ＧａＩｎＡｓ層を除去しｎ型ＩｎＰ層を
露出する工程と、 ｐ型ＧａＩｎＡｓ層上に前記フォトダイオードのアノー
ド電極を形成すると共に前記フォトダイオード形成領域
内のｎ型ＩｎＰ層上にそのカソード電極を形成し、電界
効果トランジスタ形成領域内のｎ型ＩｎＰ層上にそのソ
ース電極およびドレイン電極を形成する工程と、 前記フォトダイオード形成予定領域と前記電界効果トラ
ンジスタ形成予定領域との間にあるｎ型ＩｎＰ層、ｎ型
ＡｌＩｎＡｓ層、ＧａＩｎＡｓ層をエッチング除去して
両者を電気的に分離する工程と、 前記電界効果トランジスタ形成予定領域の前記ソース電
極およびドレイン電極間のｎ型ＩｎＰ層をエッチング除
去してｎ型ＡｌＩｎＡｓ層を露出しこの露出部にゲート
電極を形成する工程とを含む光電子集積回路の製造方
法。
Priority Applications (7)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63046901A JPH0644614B2 (ja) | 1988-02-29 | 1988-02-29 | 光電子集積回路の製造方法 |
| CA000591787A CA1301897C (en) | 1988-02-29 | 1989-02-22 | Method for producing an opto-electronic integrated circuit |
| US07/313,507 US4996163A (en) | 1988-02-29 | 1989-02-22 | Method for producing an opto-electronic integrated circuit |
| EP89103486A EP0331103B1 (en) | 1988-02-29 | 1989-02-28 | A method for producing an opto-electronic integrated circuit |
| DE68918306T DE68918306T2 (de) | 1988-02-29 | 1989-02-28 | Verfahren zum Herstellen einer integrierten optoelektronischen Schaltung. |
| KR1019890002426A KR920003445B1 (ko) | 1988-02-29 | 1989-02-28 | 광전자집적회로 및 그 제조방법 |
| US07/495,768 US5170228A (en) | 1988-02-29 | 1990-03-19 | Opto-electronic integrated circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63046901A JPH0644614B2 (ja) | 1988-02-29 | 1988-02-29 | 光電子集積回路の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01220860A JPH01220860A (ja) | 1989-09-04 |
| JPH0644614B2 true JPH0644614B2 (ja) | 1994-06-08 |
Family
ID=12760267
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63046901A Expired - Fee Related JPH0644614B2 (ja) | 1988-02-29 | 1988-02-29 | 光電子集積回路の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0644614B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001177060A (ja) | 1999-12-14 | 2001-06-29 | Nec Corp | モノリシック集積回路装置及びその製造方法 |
| KR100695306B1 (ko) * | 2001-06-21 | 2007-03-14 | 삼성전자주식회사 | 피아이엔 다이오드의 제조 방법 |
| KR100698829B1 (ko) * | 2005-03-11 | 2007-03-23 | 한국과학기술원 | 광 수신기 제조 방법 |
-
1988
- 1988-02-29 JP JP63046901A patent/JPH0644614B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH01220860A (ja) | 1989-09-04 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR920003445B1 (ko) | 광전자집적회로 및 그 제조방법 | |
| US5170228A (en) | Opto-electronic integrated circuit | |
| JPH06105781B2 (ja) | 集積回路の製造方法 | |
| JPH07118524B2 (ja) | 光受信集積回路およびその製造方法 | |
| JPH02266514A (ja) | ヘテロ構造の半導体デバイス及びその製造方法 | |
| JPS6058686A (ja) | 光検出器及びその製造方法 | |
| JPH0644614B2 (ja) | 光電子集積回路の製造方法 | |
| JPH0644615B2 (ja) | 光電子集積回路の製造方法 | |
| JPH057019A (ja) | 半導体発光素子の製造方法 | |
| GB2243947A (en) | Transverse junction stripe laser | |
| JPH0793428B2 (ja) | 半導体装置及びその製造方法 | |
| JPS63148624A (ja) | ３〜５族の材料からなる半導体基板中のｐ＋ｎｎ＋ダイオードの製造方法および該ダイオードを含むバイポーラトランジスタの製造方法 | |
| CN114497244B (zh) | 一种红外探测器芯片及其制作方法与应用 | |
| JPH06105780B2 (ja) | 集積回路の製造方法 | |
| JP2589393B2 (ja) | ＧａＡｓホール素子 | |
| JP2694260B2 (ja) | 半導体素子 | |
| JP2592929B2 (ja) | 光電子集積回路の製造方法 | |
| JP2645460B2 (ja) | 受光素子の製造方法 | |
| JPS62190756A (ja) | 光電子集積化素子とその製造方法 | |
| JPS63287058A (ja) | ヘテロ接合バイポ−ラトランジスタの製造方法 | |
| JPH02271569A (ja) | 集積回路の製造方法 | |
| JPS6236857A (ja) | 光集積素子およびその製造方法 | |
| JPS60211972A (ja) | 光集積回路 | |
| JPS60251654A (ja) | 半導体装置の製造方法 | |
| JPH01239879A (ja) | モノリシック光受信器 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |