JPH0644615B2 - 光電子集積回路の製造方法 - Google Patents
光電子集積回路の製造方法Info
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- JPH0644615B2 JPH0644615B2 JP63046902A JP4690288A JPH0644615B2 JP H0644615 B2 JPH0644615 B2 JP H0644615B2 JP 63046902 A JP63046902 A JP 63046902A JP 4690288 A JP4690288 A JP 4690288A JP H0644615 B2 JPH0644615 B2 JP H0644615B2
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- gainas
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、半導体の光素子と電子素子を一つの基板上に
集積した光電子集積回路（ＯＥＩＣ：Opto−electronic
integrated circuit）に関するものである。
集積した光電子集積回路（ＯＥＩＣ：Opto−electronic
integrated circuit）に関するものである。
〔従来の技術〕 光電子集積回路として、 ＩｎＰ基板１上にＶＰＥ法を用いて光素子であるフォ
トダイオード（ＰＤ）を形成した後、このＰＤに隣接し
たＩｎＰ基板１上にＧａＡｓ層を形成し、その上に電子
素子である電界効果トランジスタ（ＦＥＴ）を形成した
もの（昭和６２年電子情報通信学会 半導体材料部門全
国大会、講演番号Ｓ９−１）や、 ＩｎＰ基板１上に凹部を形成し、この凹部にＶＰＥ法
によりフォトダイオード（ＰＤ）を形成した後ＦＥＴ形
成予定領域のＰＤ用成長層を除去し、ついで、ＦＥＴ用
のエピタキシャル層を形成し、このエピタキシャル層上
にＦＥＴを形成したもの（昭和６２年電子情報通信学会
半導体材料部門全国大会、講演番号Ｓ９−３）や、 ＩｎＰ基板１上に接合型電界効果トランジスタ（Ｊ−
ＦＥＴ）用のｎ型ＧａＩｎＡｓ層、ＰＤ用のエピタキシ
ャル成長層をそれぞれ形成した後、Ｂｅイオン注入によ
りｐ領域を形成してＰＤおよびＪ−ＦＥＴを形成したも
の（昭和６２年電子情報通信学会 半導体材料部門全国
大会、講演番号Ｓ９−２）などがある。
トダイオード（ＰＤ）を形成した後、このＰＤに隣接し
たＩｎＰ基板１上にＧａＡｓ層を形成し、その上に電子
素子である電界効果トランジスタ（ＦＥＴ）を形成した
もの（昭和６２年電子情報通信学会 半導体材料部門全
国大会、講演番号Ｓ９−１）や、 ＩｎＰ基板１上に凹部を形成し、この凹部にＶＰＥ法
によりフォトダイオード（ＰＤ）を形成した後ＦＥＴ形
成予定領域のＰＤ用成長層を除去し、ついで、ＦＥＴ用
のエピタキシャル層を形成し、このエピタキシャル層上
にＦＥＴを形成したもの（昭和６２年電子情報通信学会
半導体材料部門全国大会、講演番号Ｓ９−３）や、 ＩｎＰ基板１上に接合型電界効果トランジスタ（Ｊ−
ＦＥＴ）用のｎ型ＧａＩｎＡｓ層、ＰＤ用のエピタキシ
ャル成長層をそれぞれ形成した後、Ｂｅイオン注入によ
りｐ領域を形成してＰＤおよびＪ−ＦＥＴを形成したも
の（昭和６２年電子情報通信学会 半導体材料部門全国
大会、講演番号Ｓ９−２）などがある。
しかし、第１および第２の方法では、ＰＤ用のエピタキ
シャル成長を行った後に不用部を除去し、その後ＦＥＴ
用のエピタキシャル層を再成長する必要があり、製作工
程が複雑になることから、再成長において高純度結晶を
得にくく、良好な特性を有するＦＥＴを再現性良く得る
ことが困難であるという問題があった。
シャル成長を行った後に不用部を除去し、その後ＦＥＴ
用のエピタキシャル層を再成長する必要があり、製作工
程が複雑になることから、再成長において高純度結晶を
得にくく、良好な特性を有するＦＥＴを再現性良く得る
ことが困難であるという問題があった。
また、第３の方法では、ｐ領域形成のためにＢｅイオン
注入工程およびアニール工程が必要である点で製作工程
が複雑になる。しかも、アニール工程を経るためウエハ
に反りが生じ、その後の工程で用いられるリソグラフィ
の精度の低下をもたらすという問題があった。しかも、
この第３の法では、高周波特性があまり良好でないＪ−
ＦＥＴをＦＥＴとして用いざるを得ない。
注入工程およびアニール工程が必要である点で製作工程
が複雑になる。しかも、アニール工程を経るためウエハ
に反りが生じ、その後の工程で用いられるリソグラフィ
の精度の低下をもたらすという問題があった。しかも、
この第３の法では、高周波特性があまり良好でないＪ−
ＦＥＴをＦＥＴとして用いざるを得ない。
本発明の課題は、このような問題点を解消することにあ
る。
る。
上記課題を解決するために本発明の光電子集積回路の製
造方法は、ＩｎＰ基板上にＧａＩｎＡｓ層、ｎ型ＡｌＩ
ｎＡｓ層、ｎ型ＧａＩｎＡｓ層、不純物無添加ＧａＩｎ
Ａｓ層およびｐ型ＧａＩｎＡｓ層若しくはｐ型ＩｎＰ層
をエピタキシャル成長により順次形成する工程と、フォ
トダイオード形成予定領域内のｐ電極形成予定領域を残
してｐ型ＧａＩｎＡｓ層若しくはｐ型ＩｎＰ層および不
純物無添加ＧａＩｎＡｓ層を除去しｎ型ＧａＩｎＡｓ層
を露出る工程と、ｐ型ＧａＩｎＡｓ層上に前記フォトダ
イオードのアノード電極を形成すると共に前記フォトダ
イオード形成領域内のｎ型ＧａＩｎＡｓ層上にそのカソ
ード電極を形成し、電界効果トランジスタ形成領域内の
ｎ型ＧａＩｎＡｓ層上にそのソース電極およびドレイン
電極を形成する工程と、前記フォトダイオード形成予定
領域と前記電界効果トランジスタ形成予定領域との間に
あるｎ型ＧａＩｎＡｓ層、ｎ型ＡｌＩｎＡｓ層、ＧａＩ
ｎＡｓ層をエッチング除去して両者を電気的に分離する
工程と、前記電界効果トランジスタ形成予定領域の前記
ソース電極およびドレイン電極間のｎ型ＧａＩｎＡｓ層
をエッチング除去してｎ型ＡｌＩｎＡｓ層を露出しこの
露出部にゲート電極を形成する工程とを含むものであ
る。
造方法は、ＩｎＰ基板上にＧａＩｎＡｓ層、ｎ型ＡｌＩ
ｎＡｓ層、ｎ型ＧａＩｎＡｓ層、不純物無添加ＧａＩｎ
Ａｓ層およびｐ型ＧａＩｎＡｓ層若しくはｐ型ＩｎＰ層
をエピタキシャル成長により順次形成する工程と、フォ
トダイオード形成予定領域内のｐ電極形成予定領域を残
してｐ型ＧａＩｎＡｓ層若しくはｐ型ＩｎＰ層および不
純物無添加ＧａＩｎＡｓ層を除去しｎ型ＧａＩｎＡｓ層
を露出る工程と、ｐ型ＧａＩｎＡｓ層上に前記フォトダ
イオードのアノード電極を形成すると共に前記フォトダ
イオード形成領域内のｎ型ＧａＩｎＡｓ層上にそのカソ
ード電極を形成し、電界効果トランジスタ形成領域内の
ｎ型ＧａＩｎＡｓ層上にそのソース電極およびドレイン
電極を形成する工程と、前記フォトダイオード形成予定
領域と前記電界効果トランジスタ形成予定領域との間に
あるｎ型ＧａＩｎＡｓ層、ｎ型ＡｌＩｎＡｓ層、ＧａＩ
ｎＡｓ層をエッチング除去して両者を電気的に分離する
工程と、前記電界効果トランジスタ形成予定領域の前記
ソース電極およびドレイン電極間のｎ型ＧａＩｎＡｓ層
をエッチング除去してｎ型ＡｌＩｎＡｓ層を露出しこの
露出部にゲート電極を形成する工程とを含むものであ
る。
エピタキシャル成長回数が最小回数の一回であり、再成
長を行う必要がない、また、イオン注入およびアニール
工程が無い。さらに、優れた高周波特性が得られるリセ
ス型の高電子移動度型トランジスタ（ＨＥＭＴ：High
Electron Mobirity Transistor）を電子素子として搭
載した光電子集積回路を得ることができる。
長を行う必要がない、また、イオン注入およびアニール
工程が無い。さらに、優れた高周波特性が得られるリセ
ス型の高電子移動度型トランジスタ（ＨＥＭＴ：High
Electron Mobirity Transistor）を電子素子として搭
載した光電子集積回路を得ることができる。
第１図は本発明の一実施例を示す工程断面図である。な
お、図面の寸法比率は、説明とは必ずしも一致していな
い。
お、図面の寸法比率は、説明とは必ずしも一致していな
い。
ＦｅドープＩｎＰ基板１上に、たとえば基板温度６００
℃、圧力６０Torrにおいて、トリメチルインジウム、ト
リエチルガリウム、アルシンおよびフォスフィンを用い
てＧａＩｎＡｓ層２を約０．１μｍ、ｎ型ＡｌＩｎＡｓ
層３を約３００Å、ｎ型ＧａＩｎＡｓ層４を約２０００
Å、不純物無添加ＧａＩｎＡｓ層５を１〜２μｍ、ｐ型
不純物が添加されたＧａＩｎＡｓ層６を０．２μｍ形成
する（図（Ａ））。
℃、圧力６０Torrにおいて、トリメチルインジウム、ト
リエチルガリウム、アルシンおよびフォスフィンを用い
てＧａＩｎＡｓ層２を約０．１μｍ、ｎ型ＡｌＩｎＡｓ
層３を約３００Å、ｎ型ＧａＩｎＡｓ層４を約２０００
Å、不純物無添加ＧａＩｎＡｓ層５を１〜２μｍ、ｐ型
不純物が添加されたＧａＩｎＡｓ層６を０．２μｍ形成
する（図（Ａ））。
つぎに、公知のエッチング方法により、フォトダイオー
ド（ＰＤ）部１２のｐ電極形成予定領域をマスクして、
ｐ型ＧａＩｎＡｓ層６および不純物無添加ＧａＩｎＡｓ
層５を表面より順次エッチング除去し、ｎ型ＧａＩｎＡ
ｓ層４を露出する。そして、ＰＤのｎ電極層として残さ
れたｐ型ＧａＩｎＡｓ層６上に、ＡｕＺｎ等からなるｐ
型オーミック電極１０を蒸着し、さらに、露出したｎ型
ＧａＩｎＡｓ層４上にＡｕＧｅよりなるｎ型オーミック
電極７、８、９を蒸着し、３５０℃で１分間合金化を行
う。ｐ型オーミック電極１０はＰＤ部１２に形成される
ＰＤのアノードとなり、ｎ型オーミック電極７はそのカ
ソード電極となる。また、ｎ型オーミック電極８および
９はそれぞれＦＥＴ部１３に形成されるＦＥＴのソース
電極およびドレイン電極となる（図（Ｂ））。
ド（ＰＤ）部１２のｐ電極形成予定領域をマスクして、
ｐ型ＧａＩｎＡｓ層６および不純物無添加ＧａＩｎＡｓ
層５を表面より順次エッチング除去し、ｎ型ＧａＩｎＡ
ｓ層４を露出する。そして、ＰＤのｎ電極層として残さ
れたｐ型ＧａＩｎＡｓ層６上に、ＡｕＺｎ等からなるｐ
型オーミック電極１０を蒸着し、さらに、露出したｎ型
ＧａＩｎＡｓ層４上にＡｕＧｅよりなるｎ型オーミック
電極７、８、９を蒸着し、３５０℃で１分間合金化を行
う。ｐ型オーミック電極１０はＰＤ部１２に形成される
ＰＤのアノードとなり、ｎ型オーミック電極７はそのカ
ソード電極となる。また、ｎ型オーミック電極８および
９はそれぞれＦＥＴ部１３に形成されるＦＥＴのソース
電極およびドレイン電極となる（図（Ｂ））。
つぎに、ＰＤ部１２とＦＥＴ部１３電気的分離のため
に、ｎ型ＧａＩｎＡｓ層４、ｎ型ＡｌＩｎＡｓ層３、Ｇ
ａＩｎＡｓ層２をエッチング除去し（図（Ｃ））、続い
て、ＦＥＴ部１３のゲート電極形成予定領域のｎ型Ｇａ
ＩｎＡｓ層４を除去してｎ型ＡｌＩｎＡｓ層３を露出さ
せ、当該露出部にゲート電極１１として、たとえばＴｉ
／Ｐｔ／Ａｕを順次蒸着法により形成する（図
（Ｄ））。
に、ｎ型ＧａＩｎＡｓ層４、ｎ型ＡｌＩｎＡｓ層３、Ｇ
ａＩｎＡｓ層２をエッチング除去し（図（Ｃ））、続い
て、ＦＥＴ部１３のゲート電極形成予定領域のｎ型Ｇａ
ＩｎＡｓ層４を除去してｎ型ＡｌＩｎＡｓ層３を露出さ
せ、当該露出部にゲート電極１１として、たとえばＴｉ
／Ｐｔ／Ａｕを順次蒸着法により形成する（図
（Ｄ））。
以上の工程により、ＰＤ部１２にＰＩＮフォトダイオー
ドが、また、ＦＥＴ部１３にリセス構造のＨＥＭＴがそ
れぞれ形成され、最後に必要な配線を行う。
ドが、また、ＦＥＴ部１３にリセス構造のＨＥＭＴがそ
れぞれ形成され、最後に必要な配線を行う。
以上のように、ＰＤのｐ電極層はエピタキシャル成長時
にｐ型不純物が添加されているため、ｐ電極層形成のた
めの拡散・イオン注入工程が不要となっている。また、
ＨＥＭＴのｎ型ＧａＩｎＡｓ層とＰＤのｎ型ＧａＩｎＡ
ｓ層の共通化が実現されている。
にｐ型不純物が添加されているため、ｐ電極層形成のた
めの拡散・イオン注入工程が不要となっている。また、
ＨＥＭＴのｎ型ＧａＩｎＡｓ層とＰＤのｎ型ＧａＩｎＡ
ｓ層の共通化が実現されている。
リセス構造のＨＥＭＴは、よく知られているようにソー
ス抵抗の低減が容易であり、しかも、遮断周波数ｆＴが
２０ＧＨz以上であるような極めて良好な高周波特性を
有する。
ス抵抗の低減が容易であり、しかも、遮断周波数ｆＴが
２０ＧＨz以上であるような極めて良好な高周波特性を
有する。
本実施例によれば、たとえば、ＰＤ受光径５０μｍφ、
ＦＥＴゲート長１μｍにおいて、１Ｇｂｐｓの光信号に
対しても良好な応答を示す受光型光電子集積回路を再現
性よく作製できる。
ＦＥＴゲート長１μｍにおいて、１Ｇｂｐｓの光信号に
対しても良好な応答を示す受光型光電子集積回路を再現
性よく作製できる。
なお、本実施例では、ＰＤのｐ領域としてｐ型ＧａＩｎ
Ａｓ層６を用いているが、これに代えてｎ型ＩｎＰ層を
用いても良い。その場合には第１図（Ａ）の段階で、ｐ
型ＧａＩｎＡｓ層６の代わりにｐ型ＩｎＰ層をエピタキ
シャル成長させれば良い。
Ａｓ層６を用いているが、これに代えてｎ型ＩｎＰ層を
用いても良い。その場合には第１図（Ａ）の段階で、ｐ
型ＧａＩｎＡｓ層６の代わりにｐ型ＩｎＰ層をエピタキ
シャル成長させれば良い。
また、ＩｎＰ基板１とＧａＩｎＡｓ層２の間にＩｎＰ、
ＡｌＩｎＡｓ層よりなるバッファ層を設けたり、ＧａＩ
ｎＡｓ層２とｎ型ＡｌＩｎＡｓ層３の間にスペーサ層を
設けたりしてもよい。
ＡｌＩｎＡｓ層よりなるバッファ層を設けたり、ＧａＩ
ｎＡｓ層２とｎ型ＡｌＩｎＡｓ層３の間にスペーサ層を
設けたりしてもよい。
以上説明したように、本発明の光電子集積回路の製造方
法によれば、エピタキシャル成長工程が一回だけであ
り、再成長を行う必要がないので、高純度結晶が再現性
よく得られる。さらに、イオン注入およびアニール工程
が無いので、工程途中でウエハの反りが生じることがな
く、精度のよいリソグラフィ処理を行うことができる。
また、電子素子として、リセス型の高電子移動度型トラ
ンジスタが形成されるので、高周波特性の優れた光電子
集積回路を得ることができる。
法によれば、エピタキシャル成長工程が一回だけであ
り、再成長を行う必要がないので、高純度結晶が再現性
よく得られる。さらに、イオン注入およびアニール工程
が無いので、工程途中でウエハの反りが生じることがな
く、精度のよいリソグラフィ処理を行うことができる。
また、電子素子として、リセス型の高電子移動度型トラ
ンジスタが形成されるので、高周波特性の優れた光電子
集積回路を得ることができる。
第１図は本発明の一実施例を示す工程断面図である。 １……ＩｎＰ基板、２……ＧａＩｎＡｓ層、３……ｎ型
ＡｌＩｎＡｓ層、４……ｎ型ＧａＩｎＡｓ層、５……不
純物無添加ＧａＩｎＡｓ層、６……ｐ型ＧａＩｎＡｓ
層、７……カソード電極、８……ソース電極、９……ド
レイン電極、１０……アノード電極、１１……ゲート電
極、１２……ＰＤ部、１３……ＦＥＴ部。
ＡｌＩｎＡｓ層、４……ｎ型ＧａＩｎＡｓ層、５……不
純物無添加ＧａＩｎＡｓ層、６……ｐ型ＧａＩｎＡｓ
層、７……カソード電極、８……ソース電極、９……ド
レイン電極、１０……アノード電極、１１……ゲート電
極、１２……ＰＤ部、１３……ＦＥＴ部。
Claims (1)
- 【請求項１】ＩｎＰ基板上にＧａＩｎＡｓ層、ｎ型Ａｌ
ＩｎＡｓ層、ｎ型ＧａＩｎＡｓ層、不純物無添加ＧａＩ
ｎＡｓ層およびｐ型ＧａＩｎＡｓ層若しくはｐ型ＩｎＰ
層をエピタキシャル成長により順次形成する工程と、 フォトダイオード形成予定領域内のｐ電極形成予定領域
を残してｐ型ＧａＩｎＡｓ層若しくはｐ型ＩｎＰ層およ
び不純物無添加ＧａＩｎＡｓ層を除去しｎ型ＧａＩｎＡ
ｓ層を露出する工程と、 ｐ型ＧａＩｎＡｓ層上に前記フォトダイオードのアノー
ド電極を形成すると共に前記フォトダイオード形成領域
内のｎ型ＧａＩｎＡｓ層上にそのカソード電極を形成
し、電界効果トランジスタ形成領域内のｎ型ＧａＩｎＡ
ｓ層上にそのソース電極およびドレイン電極を形成する
工程と、 前記フォトダイオード形成予定領域と前記電界効果トラ
ンジスタ形成予定領域との間にあるｎ型ＧａＩｎＡｓ
層、ｎ型ＡｌＩｎＡｓ層、ＧａＩｎＡｓ層をエッチング
除去して両者を電気的に分離する工程と、 前記電界効果トランジスタ形成予定領域の前記ソース電
極およびドレイン電極間のｎ型ＧａＩｎＡｓ層をエッチ
ング除去してｎ型ＡｌＩｎＡｓ層を露出しこの露出部に
ゲート電極を形成する工程とを含む光電子集積回路の製
造方法。
Priority Applications (7)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63046902A JPH0644615B2 (ja) | 1988-02-29 | 1988-02-29 | 光電子集積回路の製造方法 |
| CA000591787A CA1301897C (en) | 1988-02-29 | 1989-02-22 | Method for producing an opto-electronic integrated circuit |
| US07/313,507 US4996163A (en) | 1988-02-29 | 1989-02-22 | Method for producing an opto-electronic integrated circuit |
| KR1019890002426A KR920003445B1 (ko) | 1988-02-29 | 1989-02-28 | 광전자집적회로 및 그 제조방법 |
| EP89103486A EP0331103B1 (en) | 1988-02-29 | 1989-02-28 | A method for producing an opto-electronic integrated circuit |
| DE68918306T DE68918306T2 (de) | 1988-02-29 | 1989-02-28 | Verfahren zum Herstellen einer integrierten optoelektronischen Schaltung. |
| US07/495,768 US5170228A (en) | 1988-02-29 | 1990-03-19 | Opto-electronic integrated circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63046902A JPH0644615B2 (ja) | 1988-02-29 | 1988-02-29 | 光電子集積回路の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01220861A JPH01220861A (ja) | 1989-09-04 |
| JPH0644615B2 true JPH0644615B2 (ja) | 1994-06-08 |
Family
ID=12760292
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63046902A Expired - Fee Related JPH0644615B2 (ja) | 1988-02-29 | 1988-02-29 | 光電子集積回路の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0644615B2 (ja) |
-
1988
- 1988-02-29 JP JP63046902A patent/JPH0644615B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH01220861A (ja) | 1989-09-04 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |