DE68918306T2

DE68918306T2 - Verfahren zum Herstellen einer integrierten optoelektronischen Schaltung.

Info

Publication number: DE68918306T2
Application number: DE68918306T
Authority: DE
Inventors: Goro C O Yokohama Works Sasaki
Original assignee: Sumitomo Electric Industries Ltd
Current assignee: Sumitomo Electric Industries Ltd
Priority date: 1988-02-29
Filing date: 1989-02-28
Publication date: 1995-05-18
Anticipated expiration: 2009-03-01
Also published as: EP0331103A3; US4996163A; EP0331103B1; CA1301897C; EP0331103A2; DE68918306D1; KR890013782A; KR920003445B1

Description

Die vorliegende Erfindung betrifft eine integrierte optoelektronische Schaltung (OEIC) mit einer optischen Halbleitereinrichtung und einer elektronischen Einrichtung, die monolithisch auf einem Substrat integriert ist.
Die folgenden Verfahren sind als ein Verfahren zum Herstellen der integrierten optoelektronischen Schaltung bekannt.
Das erste Verfahren besteht, so wie es in der Präsentation Nr. S9-1, 1987 National Conference of Semiconductor Materials Section, Associtation of Electronic Information Communication beschrieben ist, besteht aus den Schritten des Ausbildens einer Photodiode (PD) als einer optischen Einrichtung auf einem Indiumphosphid- (InP) Substrat mittels der Dampfphasenepitaxie (VPE), des Ausbildens einer Galliumarsenid- (GaAs) Schicht neben der PD auf dem InP-Substrat und des Ausbildens eines Feldeffekttransistors (FET) darauf als einer elektronischen Einrichtung.
Das zweite Verfahren, wie es in der Präsentation Nr. 59-3, 1987 National Conference of Semiconductor Materials Section, Associtation of Electronic Information Communication beschrieben ist, besteht aus den Schritten des Ausbildens einer Ausnehmung auf einem InP-Substrat, des Ausbildens einer PD mittels der VPE in der Ausnehmung, des Entfernens der Schicht für die PD in einem FET-Bereich, des Ausbildens einer Epitaxialschicht für den FET und des Ausbildens des FET auf der Epitaxialschicht.
Ein drittes Verfahren, wie es in der Präsentation Nr. 59-2, 1987 National Conference of Semiconductor Materials Section, Associtation of Electronic Information Communication beschrieben ist, besteht aus den Schritten des: Ausbildens einer n-GalnAs-Schicht für einen Sperrschicht-Feldeffekttransistor (J-FET) und einer Epitaxialschicht für eine PD entsprechend auf einem InP-Substrat und des Durchführens einer Beryllium- (Be) Ionenimplantation zum Ausbilden eines p-Bereichs, um so die PD und den J-FET auszubilden.
Jedoch ist es bei dem ersten und dem zweiten Verfahren erforderlich, eine Epitaxialschicht für eine PD aufwachsen zu lassen und davon den nicht erforderlichen Teil zu entfernen, um erneut eine Epitaxialschicht für einen FET aufwachsen zu lassen. Die Herstellungsschritte sind dementsprechend kompliziert. Dies resultiert in den Problemen, daß es schwierig ist, hochgradig reine Kristalle bei einem erneutem Aufwachsen der Epitaxialschicht zu erzeugen, was zur Folge hat, daß ein FET mit guten Kennwerten nicht mühelos reproduziert werden kann.
Das dritte Verfahren macht einen Be-Ionenimplantationsschritt und einen Temperschritt erforderlich. Dies hat das Problem zur Folge, daß das Verfahren dementsprechend kompliziert ist. Ein anderes Problem besteht darin, daß Halbleiterscheiben bei dem Temperschritt gebogen werden und dies zur Folge hat, daß die Lithographie bei einem nachfolgenden Schritt eine geringe Genauigkeit aufweist. Weiter besteht ein anderes Problem darin, daß das Verfahren für die dritte Schaltung als einen FET einen J-FET verwenden muß, dessen Hochfrequenzkennwerte nicht gut sind.
EP-A-0 133 709 und EP-A-0 235 029 offenbaren auch ähnliche Strukturen und ihre entsprechenden Herstellungsverfahren.
Eine erste Aufgabe der vorliegenden Erfindung besteht darin, ein Verfahren zum Herstellen einer integrierten optoelektronischen Schaltung vorzusehen, die es ermöglicht, eine Vielzahl von Epitaxialschichten, die entsprechend für eine optische Einrichtung und eine elektronische Einrichtung erforderlich sind, gleichzeitig auszubilden und die dementsprechend vereinfachte Verarbeitungsschritte umfaßt.
Eine zweite Aufgabe der vorliegenden Erfindung besteht darin, ein Verfahren zum Herstellen einer integrierten optoelektronischen Schaltung vorzusehen, die einen Schritt der Ionenimplantation ausschließt und demzufolge keinen Temperschritt erforderlich macht, der eine Ursache für eine geringe Genauigkeit der Lithographie war.
Eine dritte Aufgabe der vorliegenden Erfindung besteht darin, eine integrierte optoelektronische Schaltung vorzusehen, die einen Feldeffekttransistor aufweist, der ein Transistor mit einer hohen Ladungsträgerbeweglichkeit (HEMT) mit hohen Frequenzkennwerten ist oder der ein HEMT mit vertieftem Aufbau mit ausgezeichnet hohen Frequenzkennwerten ist.
Entsprechend sieht Anspruch 1 der vorliegenden Erfindung ein Verfahren zum Herstellen einer integrierten optoelektronischen Schaltung mit einem Feldeffekttransistor als einer elektronischen Einrichtung und einer Photodiode als einer optischen Einrichtung, die beide auf einem InP-Substrat ausgebildet sind, vor, das aufweist:
einen ersten Schritt zum Ausbilden einer ersten Epitaxialschicht aus Gallium-Indium-Arsenit (GaInAs), einer zweiten Epitaxialschicht aus n-Aluminium-Indium-Arsenit (n-AlInAs), einer dritten Epitaxialschicht aus n-Indium-Phosphit (n-InP), einer vierten Epitaxialschicht aus undotiertem GaInAs und einer fünften Epitaxialschicht aus p-Gallium-Indium-Arsenit (p-GaInAs), die auf dem InP-Substrat in der angegebenen Reihenfolge ausgebildet werden;
einen zweiten Schritt zum Entfernen der fünften und der vierten Epitaxialschicht, so daß die dritte Epitaxialschicht freigelegt wird, wobei ein p-Elektroden-Bereich in einem Photodiodenbereich belassen wird;
einen dritten Schritt zum Ausbilden einer Anode der Photodiode auf der fünften Epitaxialschicht und deren Kathode auf der dritten Epitaxialschicht in dem Photodiodenbereich und zum Ausbilden einer Sourceelektrode und einer Drainelektrode des Feldeffekttransistors auf der dritten Epitaxialschicht in einem Feldeffekttransistor- Bereich;
einen vierten Schritt zum Entfernen der dritten, der zweiten und der ersten Epitaxialschicht zwischen der Photodiode und dem Feldeffekttransistor, so daß die beiden Bereiche elektrisch isoliert werden;
einen fünften Schritt zum Ätzen der dritten Epitaxialschicht zwischen der Sourceelektrode und der Drainelektrode in dem Feldeffekttransistor-Bereich zum Freilegen der zweiten Epitaxialschicht, so daß eine Gateelektrode auf der freigelegten zweiten Epitaxialschicht ausgebildet wird; und
einen sechsten Schritt zum Ausbilden einer Verdrahtung für eine elektrische Verbindung der Photodiode und des Feldeffekttransistors, die so ausgebildet wurden.
Gemäß einem anderen Aspekt der vorliegenden Erfindung sieht Anspruch 4 eine integrierte optoelektronische Schaltung mit einem Feldeffekttransistor als einer elektronischen Einrichtung und einer Photodiode als einer optischen Einrichtung, die beide auf einem InP-Substrat ausgebildet sind, vor, wobei der Feldeffekttransistor aus einem Transistor mit hoher Ladungsträgerbeweglichkeit und die Photodiode aus einer PIN-Photodiode besteht,
wobei der HEMT aufweist: eine GaInAs-Schicht, die auf dem InP-Substrat in einem auf diesem vorgegebenen Bereich epitaxial aufgewachsen ist, eine n-AlInAs-Schicht, die epitaxial auf der GaInAs-Schicht aufgewachsen ist, eine Gateelektrode, die auf der AlInAs-Schicht ausgebildet ist, und eine Sourceelektrode und eine Drainelektrode, die auf der AlInAs-Schicht mit der dazwischen liegenden Gateelektrode ausgebildet sind, und
wobei die PIN-Photodiode aufweist:
die GaInAs-Schicht, die auf dem InP-Substrat in der Nähe des Bereichs des Feldeffekttransistors gleichzeitig mit dem Wachstum der des Feldeffekttransistors epitaxial aufgewachsen ist, die n-AlInAs-Schicht, die auf der GaInAs- Schicht gleichzeitig mit dem Wachstum der des Feldeffekttransistors epitaxial aufgewachsen ist, eine n-InP-Schicht, die epitaxial auf der n-AlInAs-Schicht aufgewachsen ist, eine undotierte GaInAs-Schicht, die auf der n-InP-Schicht in einem darauf vorgegebenen Bereich epitaxial aufgewachsen ist, eine p-GaInAs-Schicht, die auf der undotierten GaInAs- Schicht epitaxial aufgewachsen ist, eine Anode, die auf der p-GaInAs-Schicht ausgebildet ist, und eine Kathode, die auf der n-InP-Schicht in der Nähe der undotierten GaInAs- Schicht ausgebildet ist.
Die vorliegende Erfindung wird aus der detaillierten Beschreibung, die nachfolgend gegeben wird, und den beiliegenden Zeichnungen, die nur zur Verdeutlichung gegeben sind, und die so nicht als eine Beschränkung der vorliegenden Erfindung zu betrachten sind, besser verständlich.
Fig. 1A, 1B, 1C, 1D, 1E, 1F, 1G, 1H, 1I, 1J, 1K, 1L und 1M sind Schnittansichten entsprechender Schritte des Verfahrens zum Herstellen einer integrierten optoelektronischen Schaltung gemäß einem Ausführungsbeispiel der Erfindung;
Fig. 2 ist eine Schnittansicht der integrierten optoelektronischen Schaltung gemäß einem Ausführungsbeispiel der Erfindung, die eine Pufferschicht 34 aufweist;
Fig. 3 ist eine Schnittansicht der integrierten optoelektronischen Schaltung gemäß einem weiteren anderen Ausführungsbeispiel dieser Erfindung mit einer Abstandsschicht 35; und
Fig. 4 ist eine Schnittansicht der integrierten optoelektronischen Schaltung gemäß einem anderen Ausführungsbeispiel dieser Erfindung, die die Sourceelektrode bzw. die Drainelektrode eines HEMT als eine Einrichtung aufweist, die direkt auf einer n-AlInAs-Schicht 3 ausgebildet ist.
Wie in Fig. 1A dargestellt, sind Epitaxialschichten 2-6 auf einem mit Eisen (Fe) dotierten InP-Substrat 1 aufeinanderliegend mittels der OMVPE (Organometallische Dampfphasenepitaxie) ausgebildet. Bei diesem Ausführungsbeispiel liegt die Substrattemperatur bei 600ºC, der Druck bei 60 Torr (1 Torr = 133 Nm&supmin;²) und das Zuführverhältnis zwischen einem Element in Gruppe V und einem Element in Gruppe III (V/III-Verhältnis) bei 180.
Die Schicht 2 aus GaInAs ist mittels einer Reaktion unter drei Gasarten aus Triethylgallium (TEG), Trimethylindium (TMI) und Arsin (AsH&sub3;) ausgebildet. Die Gasflußraten von TEG und TMI werden so eingestellt, daß das Zusammensetzungsverhältnis zwischen dem Gallium (Ga) und dem Indium (In) der GaInAs-Schicht 2 eingestellt ist, um eine Gitterkonformität mit InP zu erhalten, d. h., Ga:In beträgt im wesentlichen 0,47 : 0,53 und die Reaktionszeit ist so eingestellt, daß die GaInAs-Schicht 2 eine Dicke von etwa 0,1 um (Mikrometern) aufweist.
Die Schicht 3 aus n-AlInAs wird durch die Reaktion unter drei Gasarten aus TMI, Trimethylaluminium (TMA) und Arsin ausgebildet. Die Gasflußraten von TMA und TMI werden so eingestellt, daß das Zusammensetzungsverhältnis zwischen dem Aluminium (Al) und dem In der AlInAs-Schicht 3 eingestellt ist, um eine Gitterkonformität mit dem InP zu erhalten, d. h., Al:In beträgt im wesentlichen 0,48 : 0,52, und die Reaktionszeit ist so eingestellt, daß die AlInAs- Schicht 2 eine Dicke von etwa 300 Å (10 Å = 1 nm) aufweist. Beim Ausbilden der Schicht 3 wird der Partialdruck des Arsins in dem undotierten Fall stärker erhöht. Falls der Partialdruck des Arsins erhöht wird, mangelt es relativ an Al und die Kohlenstoffatome (C), die bei der Reaktion erzeugt werden, ersetzten die Aluminiumatome. Die Kohlenstoffatome wirken als Donatoren und letztendlich wird die Schicht zu einer Schicht vom n-Typ.
Die Schicht 4 aus n-InP wird durch die Reaktion zwischen TMI und Phosphin (PH&sub3;) ausgebildet. Die Reaktionszeit ist so eingestellt, daß die Schicht eine Dicke von 2000 Å aufweist.
Die Schicht 5 aus undotiertem GaInAs wird in der gleichen Weise wie die GaInAs-Schicht 2 ausgebildet. Die Reaktionszeit ist jedoch so eingestellt, daß die Schicht 5 eine Dicke von etwa 1 bis 2 um aufweist.
Die Schicht 6 aus p-GaInAs ist im wesentlichen in der gleichen Weise wie die GaInAs-Schicht 2 ausgebildet. Der Partialdruck des Arsins ist jedoch geringer als dann, wenn die GaInAs-Schicht 2 ausgebildet wird. Wenn der Partialdruck des Arsins verringert wird, mangelt es relativ an Ga- und In-Atomen in Gruppe III. Die bei der Reaktion erzeugten C- Atome ersetzen Ga- und In-Atome und die C-Atome wirken als Akzeptoren. Daraus resultiert, daß die Schicht eine Schicht vom p-Typ wird.
Als nächstes wird eine Siliziumnitrid- (SiN) Schicht 20 mit einer Dicke von etwa 1000 Å auf der p-GaInAs-Schicht 6 mittels der chemischen, elektronischen Zyklotron-Resonanzplasma-Abscheidung aus der Dampfphase (ECR Plasma CVD) ausgebildet. Ferner wird eine Photolackschicht auf die SiN- Schicht 20 aufgetragen und dann wird eine Photolackstruktur nur in einem Photodioden- (PD) Bereich 12 belassen, in dem eine PIN-Photodiode (PIN PD) ausgebildet wird (Fig. 1B).
Danach wird die SiN-Schicht 20 mittels Flußsäure (FH) unter Verwendung der Photolackstruktur 21 als Maske entfernt, um eine Maskenstruktur 22 aus der SiN-Schicht auszubilden.
Nachfolgend werden die p-GaInAs-Schicht 6 und die undotierte GaInAs-Schicht 5 aufeinanderfolgend mittels einer flüssigen Mischung aus Phosphorsäure, Hydrogenperoxid und Wasser unter Verwendung der Maskenstruktur 22 der SiN-Schicht und der Photolackstruktur 21 geätzt. Die Ätzflüssigkeit, die Phosphorsäure als Hauptbestandteil enthält, ätzt selektiv GaInAs und InP, d. h. ätzt erstgenanntes aber nicht letztgenanntes. Das Ätzen wird automatisch beendet, wenn die n-InP-Schicht 4 freigelegt ist (Fig. 1C).
Als nächstes wird ein Photolack 23 auf der p-GaInAs-Schicht 6 ausgebildet, die als p-Elektrodenschicht einer PD belassen wird. Der Photolack 23 weist eine negative Struktur der p-Elektrode auf, die auf der p-GaInAs-Schicht 6 ausgebildet wird. Dann wird auf die Oberfläche eine p-ohmsche Metallschicht 24 aus Goldzink (AuZn) oder anderem ausgebildet (Fig. 1D).
Die p-ohmsche Metallschicht 24 wird unter Verwendung des Photolacks 23 abgehoben, um eine p-ohmsche Elektrode 10 auszubilden. Dann wird ein Photolack 25 auf der Fläche ausgebildet. Der Photolack 25 weist negative Strukturen einer n-Elektrode der PD und ohmscher Elektroden eines HEMT auf, der in einem FET-Bereich 13 auszubilden ist. Ferner ist auf der Oberfläche eine n-ohmsche Metallschicht 26 aus Goldgermanium (AuGe) oder anderem ausgebildet (Fig. 1E).
Dann wird die n-ohmsche Metallschicht 26 unter Verwendung des Photolacks 25 abgehoben, um n-ohmsche Elektroden 7, 8, 9 auszubilden. Nachdem die Elektroden 7, 8, 9 ausgebildet wurden, werden sie 1 Minute lang einer Legierungsbehandlung bei 350ºC unterworfen. Die p-ohmsche Elektrode 10 sieht die Anode der PD vor, die in einem PD-Bereich 12 auszubilden ist, und die n-ohmsche Elektrode 7 sieht die Kathode vor. Die n-ohmschen Elektroden 8, 9 sehen eine Sourceelektrode und eine Drainelektrode des HEMT vor, der in dem FET-Bereich 13 auszubilden ist (Fig. 1F).
Danach wird ein Ätzverfahren durchgeführt, um den PD-Bereich 12 und den FET-Bereich 13 elektrisch zu trennen. Als erstes wird eine Siliziumnitrid- (SiN) Schicht 27 mit einer Dicke von etwa 1000 Ä auf der gesamten Fläche mittels ECR-Plasma-CVD ausgebildet. Dann wird auf der Schicht 27 eine Photolackschicht 28 mit einer negativen Struktur eines Trennungsbereichs ausgebildet. Die SiN-Schicht 27 wird mittels Flußsäure (FH) unter Verwendung der Photolackschicht 28 als Maske entfernt (Fig. 1G).
Nachfolgend wird die n-InP-Schicht 4 mittels einer wäßrigen Lösung der Salzsäure als Ätzflüssigkeit unter Verwendung der Photolackschicht 28 und der SiN-Schicht 27 als Masken geätzt. Die wäßrige Lösung der Salzsäure ätzt InP aber nicht AlInAs. Dann werden die n-AlInAs-Schicht 3 und die GaInAs-Schicht 2 mittels eines Flüssigkeitsgemischs aus Phosphorsäure und Hydrogenperoxid und Wasser geätzt. Da diese Ätzflüssigkeit InP nicht ätzt, wird das Ätzen automatisch unterbrochen, wenn das InP-Substrat 1 freigelegt ist. (Fig. 1H).
Nachfolgend wird die n-AlInAs-Schicht 3 in einem Bereich einer Gateelektrode des HEMT freigelegt, der in dem FET-Bereich 13 auszubilden ist. Zu diesen Zweck wird auf der gesamten Oberfläche eine SiN-Schicht 29 mit einer Dicke von etwa 1000 Å mittels des ECR-Plasma-CVD ausgebildet. Dann wird auf der SiN-Schicht 29 eine Photolackschicht 30 mit einer negativen Struktur des Gateelektrodenbereichs ausgebildet. Dann wird die SiN-Schicht 29 mittels FH unter Verwendung der Photolackschicht 30 als Maske entfernt (Fig. 1I). Als nächstes wird die n-InP-Schicht 4 mittels einer wäßrigen Lösung der Salzsäure als Ätzflüssigkeit unter Verwendung der Photolackschicht 30 und der SiN-Schicht 29 als Masken geätzt. Wie dies vorstehend beschrieben ist, wird das Ätzen, da diese Ätzflüssigkeit AlInAs nicht ätzt, automatisch unterbrochen, wenn die n-AlInAs-Schicht 3 freigelegt ist. Dann werden die Photolackschicht 30 und die SiN-Schicht 29 entfernt (Fig. 1J).
Nachfolgend wird auf der Oberfläche eine Photolackschicht 31 mit einer negativen Struktur der Gateelektrode ausgebildet, die in dem FET-Bereich 13 auf der freigelegten n- AlInAs-Schicht 3 auszubilden ist. Dann wird auf die Oberfläche eine Gatemetallschicht 32 aus z. B. Titan/ Platin/Gold (Ti/Pt/Au) aufgedampft (Fig. 1K). Danach wird die Gatemetallschicht 32 unter Verwendung der Photolackschicht 31 abgehoben, um die Gateelektrode 11 auszubilden (Fig. 1L).
Den vorstehend beschriebenen Schritten folgend, werden die PIN-Photodiode und der HEMT mit vertieftem Aufbau entsprechend in dem PD-Bereich 12 und dem FET-Bereich 13 ausgebildet.
Letztendlich wird eine Photolackschicht mit einer negativen Struktur einer Verdrahtung ausgebildet, und eine Verdrahtungsmetallschicht wird darauf aufgedampft. Dann wird die Verdrahtungsmetallschicht abgehoben und eine Verdrahtung 33 ausgebildet (Fig. 1M).
Wie dies vorstehend beschrieben ist, sind, da die p-Elektrodenschicht 6 bei dem epitaxialen Aufwachsen p-dotiert wird, die Diffusions- oder die Ionenimplantationsschritte zum Ausbilden der p-Elektrode nicht erforderlich. Die n-InP-Schicht 4 wird gemeinsam verwendet, wenn der HEMT und die PD ausgebildet werden.
Der HEMT mit vertieftem Aufbau weist einen Vorteil insofern auf, als daß der Sourcewiderstand leicht verringert werden kann und er ausgezeichnete Hochfrequenzkennwerte aufweist, beispielsweise eine Sperrfrequenz fT von über 20 Gigahertz (GHz).
Gemäß diesem Ausführungsbeispiel kann eine integrierte, lichtempfangende, optoelektronische Schaltung gut reproduziert werden, die bei einem Lichtaufnahmedurchmesser der PD von 50 um und einer Gatelänge von 1 um auf ein optisches Signal von 1 Gigabit pro Sekunde (Gbps) gut anspricht.
Bei dem Ausführungsbeispiel wird die p-GaInAs-Schicht 6 als p-Elektrodenschicht der PD verwendet, aber anstelle davon kann eine p-InP-Schicht verwendet werden. In diesem Fall wird bei dem Schritt der Fig. 1A eine p-InP-Schicht anstelle der p-GaInAs-Schicht 6 epitaxial aufgewachsen. Jedoch muß bei dem Schritt der Fig. 1C die Ätzflüssigkeit für die Epitaxialschicht 6 gegen eine wäßrige Lösung der Salzsäure oder anderem ausgetauscht werden.
Bei dem Ausführungsbeispiel wird die n-InP-Schicht 4 mit vertieftem Aufbau auf der n-AlInAs-Schicht 3 so ausgebildet, daß die Kontaktwiderstände der Source- und der Drainelektrode des HEMT verringert werden. Jedoch kann die n-InP-Schicht durch eine n-GaInAs-Schicht ersetzt werden. In diesem Fall muß bei dem Schritt des Ausbildens der Epitaxialschichten der Fig. 1A eine n-GaInAs-Schicht anstelle der n-InP-Schicht 4 ausgebildet werden. Ferner ist es bei dem Schritt der Fig. 1C erforderlich, daß die Zeitdauer des Ätzens der undotierten GaInAs-Schicht 5 so gesteuert wird, daß die n-GaInAs-Schicht nicht entfernt wird. Da das Flüssigkeitsgemisch aus Phosphorsäure, Hydrogenperoxid und Wasser, die vorstehend beispielsweise die Ätzflüssigkeit für GaInAs sind, nachteilhafterweise AlInAs ätzt, ist es außerdem erforderlich, daß beim Schritt der Fig. 1J die Zeitdauer des Ätzens der n-GaInAs-Schicht 4 auch so gesteuert wird, daß die n-AllnAs-Schicht 3 nicht entfernt wird. Mit der als Epitaxialschicht 4 verwendeten n-GaInAs-Schicht werden die Kontaktwiderstände der Source- und der Drainelektrode weiter verringert, als es mit der n-InP-Schicht der Fall wäre, die als Epitaxialschicht 4 verwendet wird.
Fig. 2 stellt eine anderes Ausführungsbeispiel dar. Bei dieser Variation ist eine Pufferschicht 34 aus InP oder AlInAs mit einer Dicke von etwa 2000 Å zwischen dem InP- Substrat 1 und der GaInAs-Schicht 2 ausgebildet. Diese Pufferschicht 34 kann zusammen mit den anderen Epitaxialschichten in dem Schritt des Ausbildens der Epitaxialschichten der Fig. 1A ausgebildet werden. Die Pufferschicht 34 verhindert das Eindringen von Störstellen, die sich im InP-Substrat befinden, in die GaInAs-Schicht.
Fig. 3 stellt ein anderes Ausführungsbeispiel dar. Bei diesem Ausführungsbeispiel ist eine undotierte AlInAs-Schicht 35 als Abstandsschicht zwischen die GaInAs-Schicht 2 und die n-AlInAs-Schicht 3 zwischengelegt. Diese Abstandsschicht 35 kann zusammen mit den Epitaxialschichten in dem Schritt der Fig. 1A ausgebildet werden. Die Abstandsschicht 35 hält die n-AlInAs-Schicht 3 von dem zweidimensionalen Elektronengas des HEMT entfernt, um so die Schicht 3 außerhalb des Einflusses der ionisierenden Störstellen der n-AlInAs-Schicht 3 anzuordnen. Es wird verhindert, daß sich die Ladungsträgerbeweglichkeit verringert.
Fig. 4 stellt noch ein anderes Ausführungsbeispiel dar, bei dem die Epitaxialschicht 4 aus n-InP oder n-GaInAs von dem HEMT der vorstehend beschriebenen Ausführungsbeispiele entfernt wird. Die integrierte optoelektronische Schaltung gemäß diesem Ausführungsbeispiel kann durch Hinzufügen eines Schrittes des Ätzens der Epitaxialschicht 4 nach dem Ätzschritt der Fig. 1C ausgebildet werden. Die integrierte optoelektronische Schaltung gemäß dem Ausführungsbeispiel kann außerdem die Pufferschicht 34 zwischen dem InP-Substrat 1 und der GaInAs-Schicht 2 und/oder die Abstandsschicht 35 zwischen der GaInAs-Schicht 2 und der n-AlInAs- Schicht 3 umfassen. Es werden die gleichen Wirkungen wie bei den Ausführungsbeispielen der Fig. 2 und 3 hervorgerufen.

Claims

1. Ein Verfahren zum Herstellen einer integrierten optoelektronischen Schaltung mit einem Feldeffekttransistor als einer elektronischen Einrichtung und einer Photodiode als einer optischen Einrichtung, die beide auf einem InP- Substrat ausgebildet sind, gekennzeichnet durch:

einen ersten Schritt zum Ausbilden einer ersten Epitaxialschicht aus GaInAs, einer zweiten Epitaxialschicht aus n-AlInAs, einer dritten Epitaxialschicht aus n-InP, einer vierten Epitaxialschicht aus undotiertem GaInAs und einer fünften Epitaxialschicht aus p-GaInAs, wobei alle Schichten auf dem InP-Substrat in der angegebenen Reihenfolge ausgebildet werden;

einen zweiten Schritt zum teilweisen Entfernen der fünften und der vierten Epitaxialschicht, so daß die dritte Epitaxialschicht freigelegt wird, wobei ein Teil der fünften und der vierten Schicht belassen wird, wodurch ein p-Elektrodenbereich in einem Photodiodenbereich ausgebildet wird;

einen dritten Schritt zum Ausbilden der Anode der Photodiode auf der fünften Epitaxialschicht und deren Kathode auf der dritten Epitaxialschicht in dem Photodiodenbereich und zum Ausbilden der Sourceelektrode und der Drainelektrode des Feldeffekttransistors auf der dritten Epitaxialschicht in einem Feldeffekttransistor- Bereich;

einen vierten Schritt zum Entfernen der dritten, der zweiten und der ersten Epitaxialschicht zwischen der Photodiode und dem Feldeffekttransistor, so daß die beiden Bereiche elektrisch isoliert werden;

einen fünften Schritt zum Ätzen der dritten Epitaxialschicht zwischen der Sourceelektrode und der Drainelektrode in dem Feldeffekttransistor-Bereich zum Freilegen der zweiten Epitaxialschicht, so daß eine Gateelektrode auf der freigelegten zweiten Epitaxialschicht ausgebildet wird; und

einen sechsten Schritt zum Ausbilden einer Verdrahtung für eine elektrische Verbindung der Photodiode und des Feldeffekttransistors, die so ausgebildet wurden.

2. Ein Verfahren zum Herstellen einer integrierten optoelektronischen Schaltung nach Anspruch 1, dadurch gekennzeichnet, daß die fünfte Epitaxialschicht p-InP anstelle von p-GaInAs aufweist.

3. Ein Verfahren zum Herstellen einer integrierten optoelektronischen Schaltung nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß die dritte Epitaxialschicht n-GaInAs anstelle von n-InP aufweist.

4. Eine integrierte optoelektronische Schaltung mit einem Feldeffekttransistor als einer elektronischen Einrichtung und einer Photodiode als einer optischen Einrichtung, die beide auf einem InP-Substrat ausgebildet sind,

wobei der Feldeffekttransistor aus einem Transistor mit hoher Ladungsträgerbeweglichkeit und die Photodiode aus einer PIN-Photodiode besteht, dadurch gekennzeichnet, daß der Transistor mit hoher Ladungsträgerbeweglichkeit aufweist:

eine GaInAs-Schicht, die auf dem InP-Substrat in einem auf diesem vorgegebenen Bereich epitaxial aufgewachsen ist, eine n-AlInAs-Schicht, die epitaxial auf der GaInAs-Schicht aufgewachsen ist, die Gateelektrode, die auf der AlInAs-Schicht ausgebildet ist, und die Sourceelektrode und die Drainelektrode, die auf der AlInAs- Schicht mit der dazwischenliegenden Gateelektrode ausgebildet sind, und

daß die PIN-Photodiode aufweist:

die GaInAs-Schicht, die auf dem InP-Substrat in der Nähe des Bereichs des Feldeffekttransistors gleichzeitig mit dem Wachstum der des Feldeffekttransistors epitaxial aufgewachsen ist, die n-AlInAs-Schicht, die auf der GaInAs-Schicht gleichzeitig mit dem Wachstum der des Feldeffekttransistors epitaxial aufgewachsen ist, eine n-InP-Schicht, die epitaxial auf der n-AlInAs-Schicht aufgewachsen ist, eine undotierte GaInAs-Schicht, die auf der n-InP-Schicht in einem darauf vorgegebenen Bereich epitaxial aufgewachsen ist, eine p-GaInAs-Schicht, die auf der undotierten GaInAs-Schicht epitaxial aufgewachsen ist, eine Anodenelektrode, die auf der p-GaInAs-Schicht ausgebildet ist, und eine Kathodenelektrode, die auf der n-InP-Schicht in der Nähe der undotierten GaInAs-Schicht ausgebildet ist.

5. Eine integrierte optoelektronische Schaltung nach Anspruch 4, dadurch gekennzeichnet, daß die n-InP-Schicht, die gleichzeitig mit dem Wachstum der der Photodiode ausgebildet wurde, zwischen der Sourceelektrode des Feldeffekttransistors und der AlInAs-Schicht sowie zwischen der Drainelektrode des Feldeffekttransistors und der n-AlInAs-Schicht vorliegt.

6. Eine integrierte optoelektronische Schaltung nach Anspruch 4 oder 5, dadurch gekennzeichnet, daß die Photodiode eine p-InP-Schicht anstelle der p-GaInAs-Schicht aufweist.

7. Eine integrierte optoelektronische Schaltung nach Anspruch 5 oder 6, dadurch gekennzeichnet, daß die Photodiode und der Feldeffekttransistor jeweils eine n-GaInAs-Schicht anstelle der jeweiligen n-InP-Schicht aufweisen.