JPH057019A - 半導体発光素子の製造方法 - Google Patents

Abstract

(57)【要約】 【目的】 メサ型の半導体発光素子の製造方法におい
て、ショートを減らし歩留りを上げる。 【構成】 ＩｎＧａＡｓＰを活性層３とするメサ型の半
導体発光素子において、ドライエッチング技術を用いて
ｐ型電極を形成することにより、ｐ型オーミック電極７
を目合わせ露光なしに形成できる。これにより、ショー
トがなくなり、歩留りが向上する。特にアレイ素子の歩
留りが２倍に改善できる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は光通信、光情報処理で用
いられる半導体発光素子及びアレイ、マトリックス素子
に関する。特に半導体発光素子の製造工程におけるリソ
グラフィの工程を少なくし、歩留りが向上することが可
能な半導体発光素子の製造方法に関するものである。

【０００２】

【従来の技術】光並列伝送系においてアレイ発光素子
は、交換機やコンピュータ等での並列インターフェイス
への応用が期待されている。特に発光ダイオードアレイ
は、温度安定性に優れていることや駆動回路が簡単なこ
とから需要が多くなると予想される。

【０００３】しかし、アレイ化に伴いその製造工程にお
ける歩留り向上は困難になる。つまり、単体での歩留り
が９割であるなら、１５チャンネルのアレイでは約２１
％の歩留りにしかならない。従って、製造工程の十分な
検討が課題となってくる。

【０００４】図８には、従来構造の発光ダイオードの断
面図を示す。結晶ウェハは、ｎ⁺ −ＩｎＰ基板１上に液
相成長法（ＬＰＥ）によりｎ⁺ −ＩｎＰバッファ層２を
成長した後、ｐ⁺ −ＩｎＧａＡｓＰ活性層３、ｐ−Ｉｎ
Ｐ層４、ｐ⁺ −ＩｎＧａＡｓＰキャップ層５（この層
は、拡散工程を含む）を順次成長した構造である。選択
的メサエッチングによりメサ型に発光部分とｎ型電極部
を作製し、パッシベーション膜としてＳｉ₃ Ｎ₄ ／Ｓｉ
Ｏ₂ ６の二層膜をつけ、ｐ型オーミック電極７にはＴｉ
／Ｐｔをつけ、ｎ型オーミック電極８にはＡｕＧｅＮｉ
／ＡｕＮｉをつけ、パッド電極９を形成した。裏面には
反射防止膜１０をつけ、発光効率を上げている。さらに
ｐ型及びｎ型オーミック電極、それぞれ７と８には、Ａ
ｕバンプ１１をつけ、フリップチップ実装をも可能にし
ている。

【０００５】上記の発光ダイオードの製造工程の概略図
を図９から図１３に示す。以下に製造工程の説明をす
る。

【０００６】工程１．拡散（全面）、図９（Ａ） 石英アンプル中に９９．９９９９％のＺｎＡｓ₂ とノン
ドープＩｎＰとＩｎＰ基板１上に結晶成長によりダブル
ヘテロ構造を形成したウェハ１５を真空封じし、４５０
〜５５０℃の任意の温度で熱処理をしｐ⁺ −Ｚｎ拡散領
域１２を作製する。

【０００７】工程２．ＳｉＯ₂ 成膜、図９（Ｂ） ｎ⁺ −ＩｎＰ基板１の成長層側に熱ＣＶＤによりＳｉＯ
₂ １３を０．２５μｍ成膜する。

【０００８】工程３．パターニング、図９（Ｃ） 成長層側にレジストを塗布し、フォトレジスト法により
マスクパターンを転写し、ＳｉＯ₂ １３を選択除去す
る。

【０００９】工程４．パターニング、図９（Ｄ） 成長層側にレジスト１４を塗布し、フォトレジスト法に
よりマスクパターンを転写する。

【００１０】工程５．メサエッチング、図１０（Ａ） 臭素メチルアルコールエッチング液により選択エッチン
グを行う。その後、レジスト１４とＳｉＯ₂ １３を除去
する。

【００１１】 工程６．Ｓｉ₃ Ｎ₄ ／ＳｉＯ₂ 成膜、図１０（Ｂ） 成長層側にプラズマＣＶＤと熱ＣＶＤによりＳｉ₃ Ｎ₄
／ＳｉＯ₂ ６を成膜する。

【００１２】工程７．パターニング、図１０（ｃ） 成長層側にレジスト１４を塗布し、フォトレジスト法に
よりマスクパターンを転写する。その後Ｓｉ₃ Ｎ₄ ／Ｓ
ｉＯ₂ ６をウエットエッチングで選択除去する。

【００１３】工程８．パターニング、図１１（Ａ） 成長層側にレジスト１４を塗布し、フォトレジスト法に
よりマスクパターンを転写する。

【００１４】 工程９．ｐ型電極形成とアロイ、図１１（Ｂ） 成長層側に真空蒸着法により、１０^{- 6} ｔｏｒｒ以下の
真空度のもとでＴｉ／Ｐｔを蒸着し、レジスト１４を除
去しリフトオフしｐ型オーミック電極７を形成する。そ
の後、熱処理炉で所定のアロイ温度で熱処理を施す。

【００１５】 工程１０．パターニングとエッチング、図１１（Ｃ） ｎ⁺ −ＩｎＰ基板１の成長層側にレジスト１４を塗布
し、フォトレジスト法によりマスクパターンを転写す
る。その後、パッシベーション膜としてＳｉ₃ Ｎ₄ ／Ｓ
ｉＯ₂ 膜６を選択除去し、レジスト１４を除去する。メ
サ部分は簡略のため図示していない。以下の図も同様。

【００１６】工程１１．パターニング、図１１（Ｄ） ｎ⁺ −ＩｎＰ基板１の成長層側にレジスト１４を塗布
し、フォトレジスト法によりマスクパターンを転写す
る。

【００１７】工程１２．ｎ型電極形成、図１２（Ａ） ｎ⁺ −ＩｎＰ基板１の成長層側に真空蒸着法により、１
０^-6 ｔｏｒｒ以下の真空度のもとでＡｕＧｅＮｉ／Ａ
ｕＮｉを蒸着しｎ型オーミック電極８を形成する。蒸着
後、レジスト１４を除去しリフトオフする。その後、熱
処理炉で所定のアロイ温度で熱処理を施す。

【００１８】工程１３．パターニング、図１２（Ｂ） ｎ⁺ −ＩｎＰ基板１の成長層側にレジスト１４を塗布
し、フォトレジスト法によりマスクパターンを転写す
る。

【００１９】工程１４．パッド電極形成、図１２（Ｃ） ｎ⁺ −ＩｎＰ基板１の成長層側に真空蒸着法により、１
０^-6 ｔｏｒｒ以下の真空度のもとでＴｉ／Ａｕを蒸着
しパッド電極９を形成する。蒸着後、レジスト１４を除
去しリフトオフを行う。

【００２０】工程１５．パターニング、図１３（Ａ） ｎ⁺ −ＩｎＰ基板１の成長層側にレジスト１４を塗布
し、フォトレジスト法によりマスクパターンを転写す
る。

【００２１】工程１６．Ａｕメッキ、図１３（Ｂ） Ａｕメッキを行い、Ａｕバンプ１１を形成する。その
後、レジスト１４を除去する。

【００２２】工程１７．裏面研磨、図１３（Ｃ） ｎ⁺ −ＩｎＰ基板１の裏側を鏡面研磨し、試料の厚さを
１００〜２００μｍの任意の厚さにする。オーミック電
極を簡略のため図示していない。以下の図も同様。

【００２３】 工程１８．ＡＲコーティング、図１３（Ｄ） ｎ⁺ −ＩｎＰ基板１の裏側に反射防止膜１０をプラズマ
ＣＶＤにより成膜する。

【００２４】以上の製造工程で、図８の発光ダイオード
が作製される。

【００２５】

【発明が解決しようとする課題】図１４に上述した従来
の製造工程における発光ダイオードのアレイ化した場合
のチャンネル数に対するアレイ素子の完動品（全て正常
に動作するもの）の歩留り率を示す。単体では、９０％
程度の歩留りであるのに対し、アレイ化を行うと１５チ
ャンネルの場合２０％程度しかならない。この原因は、
ｐ型オーミック電極７のショートが大きく占める。前記
工程７でウェットエッチングを行っているために、メサ
径のウェハ面内のばらつきが大きく、更にｐ型電極形成
のためのパターニング（工程７）での目合わせの許容度
が２ミクロン（μｍ）程度しかないため、露光機ではズ
レが大きくなり易い。従って素子特性の劣化があり、ま
た面内均一性も悪くなっていた。

【００２６】こうした問題は、発光ダイオードのアレイ
化を行う場合、歩留りの低下となりコストが上がり需要
にあわない。

【００２７】本発明は、上記の課題を克服し、製造工程
が簡単で歩留り向上が可能な半導体発光素子の製造方法
を提供することを目的とする。

【００２８】

【課題を解決するための手段】本発明の半導体発光素子
の製造方法は、基板上に活性層を含む半導体層を形成す
る工程と、ｐ⁺ 領域を拡散によって作製する拡散工程
と、メサ形状に選択エッチングを行いメサ型の発光領域
をつくるエッチング工程と、パッシベーション膜を成膜
する成膜工程と、メサ上部にｐ型電極を形成するための
パッシベーション膜のパターニングをドライエッチング
により行う工程と、ｐ型及びｎ型のオーミック電極とア
ロイをそれぞれ行う工程と、金バンプを形成する工程
と、半導体基板を薄くする研磨工程とを含むことを特徴
とする。

【００２９】

【作用】本発明は、半導体発光素子の製造工程におい
て、ｐ型電極形成のためにドライエッチング技術を用い
るこによりリソグラフィ工程において工数を減らすこと
ができ、しかも目あわせなしで、電極形成部を正確に形
成できる。従って素子のショートがなくなり歩留りが向
上する。またエッチング工程での面内のばらつきも小さ
くなるので、素子特性の面内均一性も向上する。

【００３０】

【実施例】本発明の実施例をＩｎＰ／ＩｎＧａＡｓＰ発
光ダイオードを例にとって説明する。

【００３１】図１は、本発明の実施例によるメサ型発光
ダイオードの断面図である。結晶ウェハー１５は、ｎ⁺
−ＩｎＰ基板１上に液相成長法（ＬＰＥ）によりｎ⁺ −
ＩｎＰバッファ層２を成長した後、ｐ⁺−ＩｎＧａＡｓ
Ｐ活性層３、ｐ−ＩｎＰ層４、ｐ⁺ −ＩｎＧａＡｓＰキ
ャップ層５を順次成長した構造である。選択的メサエッ
チングによりメサ型に発光部分を作製し、パッシベーシ
ョン膜としてＳｉ₃ Ｎ₄ ／ＳｉＯ₂ ６の二層膜をつけ、
ｐ型オーミック電極７にはＴｉ／Ｐｔ、パッド電極９を
つけ、ｎ型オーミック電極８にはＡｕＧｅＮｉ／ＡｕＮ
ｉ、パッド電極９を同一面上につけた。裏面には反射防
止膜１０をつけ、発光効率を上げている。さらにｐ、ｎ
側には、Ａｕバンプ１１をつけ、フリップチップ実装を
も可能にした。

【００３２】上記の発光ダイオードの製造工程の概略図
を図２から図６に示し、以下に製造工程の説明を行う。

【００３３】工程１．拡散、図２（Ａ） 石英アンプル中で９９．９９９９％のＺｎＡｓ₂ とノン
ドープＩｎＰとウェハを真空封じし、４５０〜５５０℃
の任意の温度で熱処理をしｐ⁺Ｚｎ拡散領域１２を作製
する。

【００３４】工程２．ＳｉＯ₂ 成膜、図２（Ｂ） ｎ⁺ −ＩｎＰ基板１の成長層側に熱ＣＶＤによりＳｉＯ
₂ １３を０．２５μｍ成膜する。

【００３５】工程３．パターニング図２（Ｃ） ＳｉＯ₂ １３上にレジストを塗布し、フォトレジスト法
によりマスクパターンを転写し、ＳｉＯ₂ １３を選択除
去する。

【００３６】工程４．パターニング、図２（Ｄ） 成長層側にレジスト１４を塗布し、フォトレジスト法に
よりマスクパターンを転写する。

【００３７】工程５．メサエッチング、図３（Ａ） 臭素メチルアルコールエッチング液により選択エッチン
グを行う。その後、レジスト１４とＳｉＯ₂ １３を除去
する。これにより、発光領域となるメサ部分が形成され
る。またここでは同時に、ｎ型オーミック電極形成部分
も形成している。

【００３８】 工程６．Ｓｉ₃ Ｎ₄ ／ＳｉＯ₂ 成膜、図３（Ｂ） 成長層側にプラズマＣＶＤと熱ＣＶＤによりそれぞれＳ
ｉ₃ Ｎ₄／ＳｉＯ₂ 膜６を成膜する。この膜がパッシベ
ーション膜である。

【００３９】工程７．パターニング、図３（Ｃ） 成長層側にレジスト１４を塗布し、フォトレジスト法に
より第１のマスクパターンを転写する。これによりメサ
の上部のみレジストを除去する。

【００４０】工程８．パターニング、図３（Ｄ） 成長層側にレジスト１４を塗布し、第２のマスクパター
ンを形成する。このマスクには難しい目合せのパターニ
ングは不要である。

【００４１】工程９．エッチング、図４（Ａ） ドライエッチング装置により、レジスト１４とＳｉ₃ Ｎ
₄ ／ＳｉＯ₂ ６をメサ部分の頂上のＩｎＧａＡｓＰキャ
ップ層５（拡散領域１２）があらわれるまでエッチング
する。その後、レジスト１４を除去する。この工程にお
いてドライエッチングでレジスト１４及びＳｉ₃ Ｎ₄ ／
ＳｉＯ₂ 膜６をエッチングすると、メサ上部はレジスト
が１層なので回りより早く表面が露出する。このときサ
イドエッチングがないので、良好なｐ型電極形成部分
を、面内均一性良く作製できる。

【００４２】工程１０．パターニング、図４（Ｂ） 成長層側にレジスト１４を塗布し、フォトレジスト法に
よりマスクパターンを転写する。

【００４３】 工程１１．ｐ型電極形成とアロイ、図４（Ｃ） 成長層側に真空蒸着法により、１０^{- 6} ｔｏｒｒ以下の
真空度のもとでＴｉ／Ｐｔを蒸着し、リフトオフでｐ型
オーミック電極７を形成する。その後、熱処理炉で所定
のアロイ温度で熱処理を施す。

【００４４】 工程１２．パターニングとエッチング、図４（Ｄ） ｎ⁺ −ＩｎＰ基板１の成長層側にレジスト１４を塗布
し、フォトレジスト法によりマスクパターンを転写す
る。その後、Ｓｉ₃ Ｎ₄／ＳｉＯ₂ ６を選択除去する。
メサ部分は簡略のため図示していない。以下同じ。

【００４５】工程１３．パターニング、図５（Ａ） ｎ⁺ −ＩｎＰ基板１の成長層側にレジスト１４を塗布
し、フォトレジスト法によりマスクパターンを転写す
る。

【００４６】工程１４．ｎ型電極形成、図５（Ｂ） ｎ⁺ −ＩｎＰ基板１の成長層側に真空蒸着法により、１
０^-6 ｔｏｒｒ以下の真空度のもとでＡｕＧｅＮｉ／Ａ
ｕＮｉを蒸着しｎ型オーミック電極８を形成する。蒸着
後、リフトオフする。その後熱処理炉でアロイを行な
う。

【００４７】工程１５．パターニング、図５（Ｃ） ｎ⁺ −ＩｎＰ基板１の成長層側にレジスト１４を塗布
し、フォトレジスト法によりマスクパターンを転写す
る。

【００４８】工程１６．パッド電極形成、図５（Ｄ） ｎ⁺ −ＩｎＰ基板１の成長層側に真空蒸着法により、１
０^-6 ｔｏｒｒ以下の真空度のもとでＴｉ／Ａｕを蒸着
しパッド電極９を形成する。蒸着後、リフトオフを行
う。

【００４９】工程１７．パターニング、図６（Ａ） ｎ⁺ −ＩｎＰ基板１の成長層側にレジスト１４を塗布
し、フォトレジスト法によりマスクパターンを転写す
る。

【００５０】工程１８．Ａｕメッキ、図６（Ｂ） Ａｕメッキを行い、Ａｕバンプ１１を形成する。その
後、レジスト１４を除去する。

【００５１】工程１９．裏面研磨、図６（Ｃ） ｎ⁺ −ＩｎＰ基板１の裏側を鏡面研磨し、試料の厚さを
１００〜２００μｍの任意の厚さにする。オーミック電
極部は簡略にするため、図示していない。以下同じ。

【００５２】工程２０．ＡＲコーティング、図６（Ｄ） ｎ⁺ −ＩｎＰ基板１の裏側に反射防止膜１０をプラズマ
ＣＶＤにより成膜する。以上で本実施例の発光ダイオー
ドが完成する。

【００５３】この様にｐ型電極の作製工程にドライエッ
チング技術を取り入れることで、目合わせ露光がなくな
り、素子のショートがなくなり歩留りが向上できる半導
体発光素子の製造が可能となる。

【００５４】得られた発光ダイオードをアレイ化し、そ
のアレイ素子の完動品（全て正常に動作するもの）の歩
留り率とチャンネル数の関係を図７に示す。歩留りは従
来例に対して、チャンネル数が多くなると２倍程度高く
なっていることが解る。これは本発明の製造方法によ
り、半導体発光素子において、ｐ型電極を目合わせ露光
する事なく作製することができるからである。

【００５５】本実施例では発光ダイオードを例にとった
が、面発光レーザや、面発光型ｐｎｐｎ素子等にも適用
できる。また材料もＡｌＧａＡｓやＡｌＧａＩｎＰ系の
材料にも適用できる。

【００５６】

【発明の効果】本発明による半導体発光素子の製造方法
によればショートがなくなりかつ面内均一性もよく、歩
留りが向上する。特に、アレイ素子やマトリクス素子に
用いると、飛躍的に歩留りを改善できる。

【図面の簡単な説明】

【図１】本発明によるメサ型発光素子の断面概略図であ
る。

【図２】本発明による発光素子の製造工程を説明するた
めの図である。

【図３】本発明による発光素子の製造工程を説明するた
めの図である。

【図４】本発明による発光素子の製造工程を説明するた
めの図である。

【図５】本発明による発光素子の製造工程を説明するた
めの図である。

【図６】本発明による発光素子の製造工程を説明するた
めの図である。

【図７】本発明の実施例による発光素子のチャンネル数
と歩留り率の関係を示す図である。

【図８】従来例の発光素子の断面概略図である。

【図９】従来例の発光素子の製造工程を説明するための
図である。

【図１０】従来例の発光素子の製造工程を説明するため
の図である。

【図１１】従来例の発光素子の製造工程を説明するため
の図である。

【図１２】従来例の発光素子の製造工程を説明するため
の図である。

【図１３】従来例の発光素子の製造工程を説明するため
の図である。

【図１４】従来例の発光素子のチャンネル数と歩留り率
の関係を示す図である。

【符号の説明】

１ ｎ⁺ −ＩｎＰ基板 ２ ｎ⁺ −ＩｎＰバッファ層 ３ ｐ⁺ −ＩｎＧａＡｓＰ活性層 ４ ｐ−ＩｎＰ層 ５ ｐ⁺ −ＩｎＧａＡｓＰキャップ層 ６ Ｓｉ₃ Ｎ₄ ／ＳｉＯ₂ 膜 ７ ｐ型オーミック電極 ８ ｎ型オーミック電極 ９ パッド電極 １０ 反射防止膜 １１ Ａｕバンブ １２ ｐ⁺ −Ｚｎ拡散領域 １３ ＳｉＯ₂ １４ レジスト １５ ウェハ

Claims (1)

1. 【特許請求の範囲】 【請求項１】 メサ型の発光領域を有する半導体発光素
   子の製造方法において、基板上に活性層を含む半導体層
   を形成する工程とＰ⁺ 領域を拡散によって作製する拡散
   工程と、発光領域をメサ形状に選択エッチングを行うエ
   ッチング工程と、パッシベーション膜を成膜する成膜工
   程と、メサ上部にｐ型電極を形成するための、パッシベ
   ーション膜のパターニングをドライエッチングにより行
   なう工程と、ｐ型及びｎ型のオーミック電極とアロイを
   それぞれ行う工程と、金バンプを形成する工程と、半導
   体基板を薄くする研磨工程とを有することを特徴とする
   半導体発光素子の製造方法。