JPH06104480A - 半導体光素子の製造方法 - Google Patents
半導体光素子の製造方法Info
- Publication number
- JPH06104480A JPH06104480A JP25033092A JP25033092A JPH06104480A JP H06104480 A JPH06104480 A JP H06104480A JP 25033092 A JP25033092 A JP 25033092A JP 25033092 A JP25033092 A JP 25033092A JP H06104480 A JPH06104480 A JP H06104480A
- Authority
- JP
- Japan
- Prior art keywords
- lens
- forming
- semiconductor optical
- optical device
- manufacturing
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Abstract
(57)【要約】
【目的】 モノリシックレンズ付きの半導体光素子の製
造方法において、工数を減らし、歩留りを上げる。 【構成】 レンズ部の周囲をレンズ頂点より高くするこ
とを特徴とし、レンズ周囲に２層レジストあるいは酸化
膜や窒化膜マスクを付け、ドライエッチングによりレン
ズを形成する。これにより、精密な高さ調整を行うこと
ができ、更にレンズ部の傷を防ぎ、かつ外観不良等をな
くす。
造方法において、工数を減らし、歩留りを上げる。 【構成】 レンズ部の周囲をレンズ頂点より高くするこ
とを特徴とし、レンズ周囲に２層レジストあるいは酸化
膜や窒化膜マスクを付け、ドライエッチングによりレン
ズを形成する。これにより、精密な高さ調整を行うこと
ができ、更にレンズ部の傷を防ぎ、かつ外観不良等をな
くす。
Description
【０００１】
【産業上の利用分野】本発明は、半導体発光素子、半導
体受光素子または半導体集積素子の製造方法に関し、特
に、素子のレンズ部の傷を防ぐことが可能で、さらに光
ファイバーとの直接結合において光ファイバー先端がレ
ンズ部に当たっても傷が付かなくなることが可能な半導
体光素子の製造方法に関するものである。
体受光素子または半導体集積素子の製造方法に関し、特
に、素子のレンズ部の傷を防ぐことが可能で、さらに光
ファイバーとの直接結合において光ファイバー先端がレ
ンズ部に当たっても傷が付かなくなることが可能な半導
体光素子の製造方法に関するものである。
【０００２】
【従来の技術】光並列伝送系において、アレイ発光素子
あるいは受光素子は、交換機やコンピュータ等での並列
インターフェイスへの応用が期待されている。特に発光
ダイオードアレイは、温度安定性に優れていることや駆
動回路が簡単なことから需要が多くなると予想される。
あるいは受光素子は、交換機やコンピュータ等での並列
インターフェイスへの応用が期待されている。特に発光
ダイオードアレイは、温度安定性に優れていることや駆
動回路が簡単なことから需要が多くなると予想される。
【０００３】しかし、アレイ化に伴い、その製造工程に
おける歩留り向上は困難になる。つまり、単体での歩留
りが９割であるなら、論理上は１５チャンネルのアレイ
では約２１％の歩留りにしかならない。従って、製造工
程の十分な検討が課題となってくる。
おける歩留り向上は困難になる。つまり、単体での歩留
りが９割であるなら、論理上は１５チャンネルのアレイ
では約２１％の歩留りにしかならない。従って、製造工
程の十分な検討が課題となってくる。
【０００４】以下に、代表的な半導体光素子である発光
ダイオードの断面図と製造工程について説明する。図９
は、従来構造の発光ダイオードの断面図である。結晶
は、ｎ+ −ＩｎＰ基板１上に液相成長法（ＬＰＥ）によ
りバッファ層を成長した後、ＩｎＧａＡｓＰ活性層２、
ＩｎＰ層３、ＩｎＧａＡｓＰキャップ層４を順次成長し
た構造である。パッシベーション膜としてＳｉ3 Ｎ4 膜
５を付け、ｐ型オーミック電極６にはＴｉ／Ｐｔのパッ
ド電極７を付け、ｎ型オーミック電極８にはＡｕＧｅＮ
ｉ／ＡｕＮｉのパッド電極７を付けた。ｐ側の電極部分
と相対するｎ側の部分には、曲率半径８０〜１５０μｍ
程度の凸状のレンズ部をウェットエッチングにより作製
し、レンズ部分には反射防止膜９を付け、発光効率を上
げている。さらに、ｐ側にはＡｕバンプ１０を付け、フ
リップチップ実装をも可能にしている。
ダイオードの断面図と製造工程について説明する。図９
は、従来構造の発光ダイオードの断面図である。結晶
は、ｎ+ −ＩｎＰ基板１上に液相成長法（ＬＰＥ）によ
りバッファ層を成長した後、ＩｎＧａＡｓＰ活性層２、
ＩｎＰ層３、ＩｎＧａＡｓＰキャップ層４を順次成長し
た構造である。パッシベーション膜としてＳｉ3 Ｎ4 膜
５を付け、ｐ型オーミック電極６にはＴｉ／Ｐｔのパッ
ド電極７を付け、ｎ型オーミック電極８にはＡｕＧｅＮ
ｉ／ＡｕＮｉのパッド電極７を付けた。ｐ側の電極部分
と相対するｎ側の部分には、曲率半径８０〜１５０μｍ
程度の凸状のレンズ部をウェットエッチングにより作製
し、レンズ部分には反射防止膜９を付け、発光効率を上
げている。さらに、ｐ側にはＡｕバンプ１０を付け、フ
リップチップ実装をも可能にしている。
【０００５】上記の発光ダイオードの製造工程の概略を
図１０〜１５に示し、以下に製造工程の説明を行う。
図１０〜１５に示し、以下に製造工程の説明を行う。
【０００６】工程１．拡散（図１０（ａ）） 石英アンプル中で９９．９９９％のＺｎＡｓ2 とノンド
ープＩｎＰとウエハを真空封じし、４５０〜５５０℃の
任意の温度で熱処理をし、ｐ+ Ｚｎ拡散領域１１を作製
する。
ープＩｎＰとウエハを真空封じし、４５０〜５５０℃の
任意の温度で熱処理をし、ｐ+ Ｚｎ拡散領域１１を作製
する。
【０００７】工程２．Ｓｉ3 Ｎ4 デポ（図１０（ｂ）） ｎ+ −ＩｎＰ基板１の成長層側にプラズマＣＶＤにより
Ｓｉ3 Ｎ4 膜５を０．２５μｍ成膜する。
Ｓｉ3 Ｎ4 膜５を０．２５μｍ成膜する。
【０００８】工程３．パターニング（図１０（ｃ）） 成長層側にポジレジスト１２を塗布し、フォトレジスト
法によりマスクパターンを転写する。
法によりマスクパターンを転写する。
【０００９】工程４．エッチング（図１０（ｄ）） Ｓｉ3 Ｎ4 膜５をバッファード弗酸エッチング液で選択
除去する。
除去する。
【００１０】工程５．ｐ型電極形成とアロイ（図１１
（ｅ）） ポジレジスト１２を除去した後、真空蒸着法により、１
０-6ｔｏｒｒ以下の真空度のもとでＴｉ／Ｐｔを蒸着
し、ｐ型オーミック電極６を形成する。蒸着後、熱処理
炉において任意のアロイ温度で熱処理を施す。
（ｅ）） ポジレジスト１２を除去した後、真空蒸着法により、１
０-6ｔｏｒｒ以下の真空度のもとでＴｉ／Ｐｔを蒸着
し、ｐ型オーミック電極６を形成する。蒸着後、熱処理
炉において任意のアロイ温度で熱処理を施す。
【００１１】工程６．パッド電極形成（図１１（ｆ）） 成長層側に真空蒸着法により、１０-6ｔｏｒｒ以下の真
空度のもとでＴｉ／Ａｕを蒸着し、パッド電極７を形成
する。
空度のもとでＴｉ／Ａｕを蒸着し、パッド電極７を形成
する。
【００１２】工程７．パターニング（図１１（ｇ）） 成長層側にポジレジスト１２を塗布し、フォトレジスト
法によりマスクパターンを転写する。
法によりマスクパターンを転写する。
【００１３】工程８．Ａｕメッキ（図１１（ｈ）） Ａｕメッキを行い、Ａｕバンプ１０を形成する。その
後、ポジレジスト１２を除去する。
後、ポジレジスト１２を除去する。
【００１４】工程９．裏面研磨（図１２（ｉ）） ｎ+ −ＩｎＰ基板１の裏面側を鏡面研磨し、試料の厚さ
を１００〜２００μｍの任意の厚さにする。
を１００〜２００μｍの任意の厚さにする。
【００１５】工程１０．パターニング（図１２（ｊ）） ｎ+ −ＩｎＰ基板１の裏面側にポジレジスト１２を塗布
し、フォトレジスト法によりマスクパターンを転写す
る。
し、フォトレジスト法によりマスクパターンを転写す
る。
【００１６】工程１１．エッチング（図１２（ｋ）） 臭素メチルアルコールエッチング液により選択エッチン
グを行い、その後、ポジレジスト１２を除去する。
グを行い、その後、ポジレジスト１２を除去する。
【００１７】工程１２．ｎ型電極形成（図１２（ｌ）） ｎ+ −ＩｎＰ基板１の裏面側に真空蒸着法により、１０
-6ｔｏｒｒ以下の真空度のもとでＡｕＧｅＮｉ／ＡｕＮ
ｉを蒸着し、ｎ型オーミック電極８を形成する。
-6ｔｏｒｒ以下の真空度のもとでＡｕＧｅＮｉ／ＡｕＮ
ｉを蒸着し、ｎ型オーミック電極８を形成する。
【００１８】工程１３．パターニング（図１３（ｍ）） ｎ+ −ＩｎＰ基板１の裏面側にポジレジスト１２を塗布
し、フォトレジスト法によりマスクパターンを転写す
る。
し、フォトレジスト法によりマスクパターンを転写す
る。
【００１９】工程１４．エッチングとｎ型電極アロイ
（図１３（ｎ）） Ａｕエッチング液によりｎ型オーミック電極８を選択エ
ッチングし、ポジレジスト１２を除去する。その後、熱
処理炉において任意のアロイ温度で熱処理を施す。
（図１３（ｎ）） Ａｕエッチング液によりｎ型オーミック電極８を選択エ
ッチングし、ポジレジスト１２を除去する。その後、熱
処理炉において任意のアロイ温度で熱処理を施す。
【００２０】工程１５．パッド電極形成（図１３
（ｏ）） ｎ+ −ＩｎＰ基板１の裏面側に真空蒸着法により、１０
-6ｔｏｒｒ以下の真空度のもとでＴｉ／Ａｕを蒸着し、
パッド電極７を形成する。
（ｏ）） ｎ+ −ＩｎＰ基板１の裏面側に真空蒸着法により、１０
-6ｔｏｒｒ以下の真空度のもとでＴｉ／Ａｕを蒸着し、
パッド電極７を形成する。
【００２１】工程１６．パターニング（図１３（ｐ）） ｎ+ −ＩｎＰ基板１の裏面側にポジレジスト１２を塗布
し、フォトレジスト法によりマスクパターンを転写す
る。
し、フォトレジスト法によりマスクパターンを転写す
る。
【００２２】工程１７．エッチング（図１４（ｑ）） Ａｕエッチング液とＴｉエッチング液によりＴｉ／Ａｕ
のパッド電極７を選択エッチングし、ポジレジスト１２
を除去する。
のパッド電極７を選択エッチングし、ポジレジスト１２
を除去する。
【００２３】工程１８．ＡＲコーティング（図１４
（ｒ）） ｎ+ −ＩｎＰ基板１の裏面側に反射防止膜９をプラズマ
ＣＶＤにより成膜する。
（ｒ）） ｎ+ −ＩｎＰ基板１の裏面側に反射防止膜９をプラズマ
ＣＶＤにより成膜する。
【００２４】工程１９．パターニング（図１４（ｓ）） ｎ+ −ＩｎＰ基板１の裏面側にポジレジスト１２を塗布
し、フォトレジスト法によりマスクパターンを転写す
る。
し、フォトレジスト法によりマスクパターンを転写す
る。
【００２５】工程２０．エッチング（図１４（ｔ）） 反射防止膜９を選択エッチングし、その後ポジレジスト
１２を除去する。
１２を除去する。
【００２６】工程２１．ドライエッチング（図１５
（ｕ）） ｐ型オーミック電極６およびパッド電極７を選択的にド
ライエッチングする。
（ｕ）） ｐ型オーミック電極６およびパッド電極７を選択的にド
ライエッチングする。
【００２７】以上の製造工程で、レンズ付きの発光ダイ
オードを作製することができる。
オードを作製することができる。
【００２８】
【発明が解決しようとする課題】図１６に、上述した従
来の製造工程により発光ダイオードをアレイ化した場合
のチャンネル数に対する歩留り率を示す。単体では、８
５％程度の歩留りであるのに対し、アレイ化を行うと、
１５チャンネルの場合、１５％程度にしかならない。こ
の原因としては、搬送や持ち運びなどの外的要因により
レンズ部に傷が発生し、外観不良等により歩留りが低下
するためである。
来の製造工程により発光ダイオードをアレイ化した場合
のチャンネル数に対する歩留り率を示す。単体では、８
５％程度の歩留りであるのに対し、アレイ化を行うと、
１５チャンネルの場合、１５％程度にしかならない。こ
の原因としては、搬送や持ち運びなどの外的要因により
レンズ部に傷が発生し、外観不良等により歩留りが低下
するためである。
【００２９】また、レンズ部が外的要因で簡単に傷が付
く構造になっているため、光ファイバーとの結合におい
てレンズ部にぶつかるなどで、レンズ部や光ファイバー
端に傷を付け易い。
く構造になっているため、光ファイバーとの結合におい
てレンズ部にぶつかるなどで、レンズ部や光ファイバー
端に傷を付け易い。
【００３０】さらに、レンズ面に傷を付けず光ファイバ
ー入力のトレランスをとるためには、レンズ頂点と周り
のメサ部分との高さの調整を素子製造時にできるような
工程を踏まえなければならない。また、発光素子ばかり
でなく、同様なレンズ付きのｐｉｎフォトダイオードや
アバランシェフォトダイオード、更には、光電子集積回
路（ＯＥＩＣ）なども、同様な問題を含んでいる。
ー入力のトレランスをとるためには、レンズ頂点と周り
のメサ部分との高さの調整を素子製造時にできるような
工程を踏まえなければならない。また、発光素子ばかり
でなく、同様なレンズ付きのｐｉｎフォトダイオードや
アバランシェフォトダイオード、更には、光電子集積回
路（ＯＥＩＣ）なども、同様な問題を含んでいる。
【００３１】本発明の目的は、上記の課題を克服し、半
導体光素子において、歩留り向上が可能な半導体光素子
の製造方法を提供することにある。
導体光素子において、歩留り向上が可能な半導体光素子
の製造方法を提供することにある。
【００３２】
【課題を解決するための手段】本発明は、ｐ+ 領域を拡
散によって作成する拡散工程と、メサ形状に選択エッチ
ングを行うエッチング工程と、パッシベーション膜を成
膜する成膜工程と、ｐ型およびｎ型のオーミック電極と
アロイを行う工程と、金バンプを形成する工程と、半導
体基板を薄くする研磨工程と、裏面にレンズを形成する
エッチング工程と、反射防止膜を形成する成膜工程とを
含む半導体光素子の製造方法において、前記レンズを形
成するときに、ドライエッチング技術によりレンズの周
りにレンズの頂点より高いメサ部分を形成することを特
徴としている。
散によって作成する拡散工程と、メサ形状に選択エッチ
ングを行うエッチング工程と、パッシベーション膜を成
膜する成膜工程と、ｐ型およびｎ型のオーミック電極と
アロイを行う工程と、金バンプを形成する工程と、半導
体基板を薄くする研磨工程と、裏面にレンズを形成する
エッチング工程と、反射防止膜を形成する成膜工程とを
含む半導体光素子の製造方法において、前記レンズを形
成するときに、ドライエッチング技術によりレンズの周
りにレンズの頂点より高いメサ部分を形成することを特
徴としている。
【００３３】また、本発明によれば、レンズをドライエ
ッチング技術により形成するときに、レンズの周りに保
護マスクとしてレジストを付け、レンズの頂点より高い
メサ部分を形成するのが望ましい。
ッチング技術により形成するときに、レンズの周りに保
護マスクとしてレジストを付け、レンズの頂点より高い
メサ部分を形成するのが望ましい。
【００３４】また、本発明によれば、保護マスクに酸化
膜また窒化膜を用いるのが望ましい。
膜また窒化膜を用いるのが望ましい。
【００３５】さらに、本発明によれば、半導体光素子
が、半導体発光素子、半導体受光素子または半導体集積
素子であるのが好適である。
が、半導体発光素子、半導体受光素子または半導体集積
素子であるのが好適である。
【００３６】
【実施例】次に、本発明の実施例について図面を参照し
て説明する。
て説明する。
【００３７】図１は、本発明の実施例により得られたメ
サ型発光ダイオードの断面図である。結晶は、ｎ+ −Ｉ
ｎＰ基板１上に液相成長法（ＬＰＥ）によりバッファ層
を成長した後、ＩｎＧａＡｓＰ活性層２、ＩｎＰ層３、
ＩｎＧａＡｓＰキャップ層４を順次成長した構造であ
る。パッシベーション膜としてＳｉ3 Ｎ4 ／ＳｉＯ2 膜
５を付け、ｐ型オーミック電極６にはＴｉ／Ｐｔのパッ
ド電極７を付け、ｎ型オーミック電極８にはＡｕＧｅＮ
ｉ／ＡｕＮｉのパッド電極７を付けた。ｐ側電極部分と
相対する裏面側には曲率半径８０〜１５０μｍ程度の凸
状のレンズを作製し、レンズ部分には反射防止膜９を付
け、発光効率を上げている。さらに、ｐ側には、Ａｕバ
ンプ１０を付け、フリップチップ実装をも可能にした。
また、レンズの周りはレンズ頂点より高いメサ部分を形
成し、レンズの破損や傷を防止している。
サ型発光ダイオードの断面図である。結晶は、ｎ+ −Ｉ
ｎＰ基板１上に液相成長法（ＬＰＥ）によりバッファ層
を成長した後、ＩｎＧａＡｓＰ活性層２、ＩｎＰ層３、
ＩｎＧａＡｓＰキャップ層４を順次成長した構造であ
る。パッシベーション膜としてＳｉ3 Ｎ4 ／ＳｉＯ2 膜
５を付け、ｐ型オーミック電極６にはＴｉ／Ｐｔのパッ
ド電極７を付け、ｎ型オーミック電極８にはＡｕＧｅＮ
ｉ／ＡｕＮｉのパッド電極７を付けた。ｐ側電極部分と
相対する裏面側には曲率半径８０〜１５０μｍ程度の凸
状のレンズを作製し、レンズ部分には反射防止膜９を付
け、発光効率を上げている。さらに、ｐ側には、Ａｕバ
ンプ１０を付け、フリップチップ実装をも可能にした。
また、レンズの周りはレンズ頂点より高いメサ部分を形
成し、レンズの破損や傷を防止している。
【００３８】上記の発光ダイオードの製造工程の概略を
図２〜７に示し、以下に製造工程の説明を行う。
図２〜７に示し、以下に製造工程の説明を行う。
【００３９】工程１．拡散（図２（ａ）） 石英アンプル中で９９．９９９９％のＺｎＡｓ2 とノン
ドープＩｎＰとウエハを真空封じし、４５０〜５５０℃
の任意の温度で熱処理をし、ｐ+ Ｚｎ拡散領域１１を作
製する。
ドープＩｎＰとウエハを真空封じし、４５０〜５５０℃
の任意の温度で熱処理をし、ｐ+ Ｚｎ拡散領域１１を作
製する。
【００４０】工程２．Ｓｉ3 Ｎ4 デポ（図２（ｂ）） 成長層側にプラズマＣＶＤによりＳｉ3 Ｎ4 膜５を成膜
する。
する。
【００４１】工程３．パターニング（図２（ｃ）） 成長層側にポジレジスト１２を塗布し、フォトレジスト
法によりマスクパターンを転写する。
法によりマスクパターンを転写する。
【００４２】工程４．エッチング（図２（ｄ）） Ｓｉ3 Ｎ4 膜５をバッファード弗酸により選択除去す
る。
る。
【００４３】工程５．ｐ型電極形成とアロイ（図３
（ｅ）） ポジレジスト１２を除去した後、成長層側に真空蒸着法
により、１０-6ｔｏｒｒ以下の真空度のもとでＴｉ／Ｐ
ｔを蒸着し、ｐ型オーミック電極６を形成する。その
後、熱処理炉において任意のアロイ温度で熱処理を施
す。
（ｅ）） ポジレジスト１２を除去した後、成長層側に真空蒸着法
により、１０-6ｔｏｒｒ以下の真空度のもとでＴｉ／Ｐ
ｔを蒸着し、ｐ型オーミック電極６を形成する。その
後、熱処理炉において任意のアロイ温度で熱処理を施
す。
【００４４】工程６．パッド電極形成（図３（ｆ）） ｎ+ −ＩｎＰ基板１の成長層側に真空蒸着法により、１
０-6ｔｏｒｒ以下の真空度のもとでＴｉ／ Ａｕを蒸着
し、パッド電極７を形成する。
０-6ｔｏｒｒ以下の真空度のもとでＴｉ／ Ａｕを蒸着
し、パッド電極７を形成する。
【００４５】工程７．パターニング（図３（ｇ）） ｎ+ −ＩｎＰ基板１の成長層側にポジレジスト１２を塗
布し、フォトレジスト法によりマスクパターンを転写す
る。
布し、フォトレジスト法によりマスクパターンを転写す
る。
【００４６】工程８．Ａｕメッキ（図３（ｈ）） Ａｕメッキを行い、Ａｕバンプ１０を形成する。その
後、ポジレジスト１２を除去する。
後、ポジレジスト１２を除去する。
【００４７】工程９．裏面研磨（図４（ｉ）） ｎ+ −ＩｎＰ基板１の裏面側を鏡面研磨し、１００〜２
００μｍの任意の厚さにする。
００μｍの任意の厚さにする。
【００４８】工程１０．パターニング（図４（ｊ）） ｎ+ −ＩｎＰ基板１の裏面側にネガレジスト１３を塗布
し、フォトレジスト法によりマスクパターンを転写す
る。
し、フォトレジスト法によりマスクパターンを転写す
る。
【００４９】工程１１．パターニング（図４（ｋ）） ｎ+ −ＩｎＰ基板１の裏面側にポジレジスト１２を塗布
し、フォトレジスト法によりマスクパターンを転写し、
１００〜１７０℃の任意の温度でベークして、表面をス
ムーズなおわん型に形成する。
し、フォトレジスト法によりマスクパターンを転写し、
１００〜１７０℃の任意の温度でベークして、表面をス
ムーズなおわん型に形成する。
【００５０】工程１２．ドライエッチング（図４
（ｌ）） アルゴン・塩素混合ガスを導入した１ｍｔｏｒｒの真空
チャンバー内で、プラズマを発生させ、ドライエッチン
グを行う。ポジレジスト１２とＩｎＰの選択比が約１
で、ネガレジスト１３では選択比が３とすると、おわん
型の頂点より周囲部分の方が高くなる。
（ｌ）） アルゴン・塩素混合ガスを導入した１ｍｔｏｒｒの真空
チャンバー内で、プラズマを発生させ、ドライエッチン
グを行う。ポジレジスト１２とＩｎＰの選択比が約１
で、ネガレジスト１３では選択比が３とすると、おわん
型の頂点より周囲部分の方が高くなる。
【００５１】工程１３．ｎ型電極形成（図５（ｍ）） ｎ+ −ＩｎＰ基板１の裏面側に真空蒸着法により、１０
-6ｔｏｒｒ以下の真空度のもとでＡｕＧｅＮｉ／ＡｕＮ
ｉを蒸着し、ｎ型オーミック電極８を形成する。
-6ｔｏｒｒ以下の真空度のもとでＡｕＧｅＮｉ／ＡｕＮ
ｉを蒸着し、ｎ型オーミック電極８を形成する。
【００５２】工程１４．パターニング（図５（ｎ）） ｎ+ −ＩｎＰ基板１の裏面側にポジレジスト１２を塗布
し、フォトレジスト法によりマスクパターンを転写す
る。
し、フォトレジスト法によりマスクパターンを転写す
る。
【００５３】工程１５．エッチングとアロイ（図５
（ｏ）） Ａｕエッチング液により、ＡｕＧｅＮｉ／ＡｕＮｉを選
択的にエッチングを行う。更に、ポジレジスト１２を除
去し、その後熱処理炉で任意のアロイ温度で熱処理を施
す。
（ｏ）） Ａｕエッチング液により、ＡｕＧｅＮｉ／ＡｕＮｉを選
択的にエッチングを行う。更に、ポジレジスト１２を除
去し、その後熱処理炉で任意のアロイ温度で熱処理を施
す。
【００５４】工程１６．パッド電極形成（図５（ｐ）） ｎ+ −ＩｎＰ基板１の裏面側に真空蒸着法により、１０
-6ｔｏｒｒ以下の真空度のもとでＴｉ／Ａｕを蒸着し、
パッド電極７を形成する。
-6ｔｏｒｒ以下の真空度のもとでＴｉ／Ａｕを蒸着し、
パッド電極７を形成する。
【００５５】工程１７．パターニング（図６（ｑ）） ｎ+ −ＩｎＰ基板１の裏面側にポジレジスト１２を塗布
し、フォトレジスト法によりマスクパターンを転写す
る。
し、フォトレジスト法によりマスクパターンを転写す
る。
【００５６】工程１８．エッチング（図６（ｒ）） エッチング液によりパッド電極７を選択的にエッチング
する。
する。
【００５７】工程１９．ＡＲコーティング（図６
（ｓ）） ｎ+ −ＩｎＰ基板１の裏面側に反射防止膜９をプラズマ
ＣＶＤにより成膜する。
（ｓ）） ｎ+ −ＩｎＰ基板１の裏面側に反射防止膜９をプラズマ
ＣＶＤにより成膜する。
【００５８】工程２０．パターニング（図６（ｔ）） ｎ+ −ＩｎＰ基板１の裏面側にポジレジスト１２を塗布
し、フォトレジスト法によりマスクパターンを転写す
る。
し、フォトレジスト法によりマスクパターンを転写す
る。
【００５９】工程２１．エッチング（図７（ｕ）） 選択的に、バッファード弗酸により、エッチングを行
い、その後に、ポジレジスト１２を除去する。
い、その後に、ポジレジスト１２を除去する。
【００６０】工程２２．ドライエッチング（図７
（ｖ）） ドライエッチングにより選択的にｐ型オーミック電極６
とパッド電極７をエッチングする。
（ｖ）） ドライエッチングにより選択的にｐ型オーミック電極６
とパッド電極７をエッチングする。
【００６１】以上のように、レンズを作成する時に、Ｉ
ｎＰとの選択比が１を越えるようなネガレジストをレン
ズマスクパターンの周囲に設けてドライエッチングを行
うことによって、レンズ頂点が周囲より低くなり、かつ
精度良く高さ調整を行え、素子の破損や外観不良等を防
いで歩留りを向上させることのできる半導体光素子の製
造が可能となる。また、第２の実施例として酸化膜、あ
るいは窒化膜等をレンズマスクパターンの周囲に設けて
ドライエッチングを行うことによって、レンズ頂点が周
囲より低くなり、前述の実施例よりも更に精度良く高さ
調整を行え、素子の破損や外観不良等を防ぎ、歩留りを
向上できる半導体光素子の製造が可能となる。
ｎＰとの選択比が１を越えるようなネガレジストをレン
ズマスクパターンの周囲に設けてドライエッチングを行
うことによって、レンズ頂点が周囲より低くなり、かつ
精度良く高さ調整を行え、素子の破損や外観不良等を防
いで歩留りを向上させることのできる半導体光素子の製
造が可能となる。また、第２の実施例として酸化膜、あ
るいは窒化膜等をレンズマスクパターンの周囲に設けて
ドライエッチングを行うことによって、レンズ頂点が周
囲より低くなり、前述の実施例よりも更に精度良く高さ
調整を行え、素子の破損や外観不良等を防ぎ、歩留りを
向上できる半導体光素子の製造が可能となる。
【００６２】得られた、発光ダイオードをアレイ化した
場合のチャンネル数に対する歩留り率を図８に示す。多
チャンネルの歩留りは、従来の実施例に対して、倍以上
高くなっていることがわかる。これは、上記の、レンズ
周囲部分をレンズ頂点より高くする構造の半導体光素子
の製造方法によるものである。
場合のチャンネル数に対する歩留り率を図８に示す。多
チャンネルの歩留りは、従来の実施例に対して、倍以上
高くなっていることがわかる。これは、上記の、レンズ
周囲部分をレンズ頂点より高くする構造の半導体光素子
の製造方法によるものである。
【００６３】
【発明の効果】以上説明したように本発明の半導体光素
子の製造方法は、半導体光素子の裏面のレンズ部の頂点
に対して、周りに高い部分を設けることによって、レン
ズ部の破損や傷付きをなくし、歩留りを向上させ、レン
ズ面を傷つけずに光ファイバー結合を行うことができる
という効果を有する。
子の製造方法は、半導体光素子の裏面のレンズ部の頂点
に対して、周りに高い部分を設けることによって、レン
ズ部の破損や傷付きをなくし、歩留りを向上させ、レン
ズ面を傷つけずに光ファイバー結合を行うことができる
という効果を有する。
【図１】本発明の実施例により得られた発光ダイオード
の概略断面図である。
の概略断面図である。
【図２】本発明の一実施例を示す発光ダイオードの製造
工程の概略図である。
工程の概略図である。
【図３】本発明の一実施例を示す発光ダイオードの製造
工程の概略図である。
工程の概略図である。
【図４】本発明の一実施例を示す発光ダイオードの製造
工程の概略図である。
工程の概略図である。
【図５】本発明の一実施例を示す発光ダイオードの製造
工程の概略図である。
工程の概略図である。
【図６】本発明の一実施例を示す発光ダイオードの製造
工程の概略図である。
工程の概略図である。
【図７】本発明の一実施例を示す発光ダイオードの製造
工程の概略図である。
工程の概略図である。
【図８】本発明の実施例により得られた発光ダイオード
とｐｉｎフォトダイオードの歩留り率を示す図である。
とｐｉｎフォトダイオードの歩留り率を示す図である。
【図９】従来例により得られた発光ダイオードの概略断
面図である。
面図である。
【図１０】従来例を示す発光ダイオードの製造工程の概
略図である。
略図である。
【図１１】従来例を示す発光ダイオードの製造工程の概
略図である。
略図である。
【図１２】従来例を示す発光ダイオードの製造工程の概
略図である。
略図である。
【図１３】従来例を示す発光ダイオードの製造工程の概
略図である。
略図である。
【図１４】従来例を示す発光ダイオードの製造工程の概
略図である。
略図である。
【図１５】従来例を示す発光ダイオードの製造工程の概
略図である。
略図である。
【図１６】従来例により得られた発光ダイオードとｐｉ
ｎフォトダイオードの歩留り率を示す図である。
ｎフォトダイオードの歩留り率を示す図である。
１ ｎ+ −ＩｎＰ基板 ２ ＩｎＧａＡｓＰ活性層 ３ ＩｎＰ層 ４ ＩｎＧａＡｓＰキャップ層 ５ Ｓｉ3 Ｎ4 膜 ６ ｐ型オーミック電極 ７ パッド電極 ８ ｎ型オーミック電極 ９ 反射防止膜 １０ Ａｕバンプ １１ Ｐ+ Ｚｎ拡散領域 １２ ポジレジスト １３ ネガレジスト
Claims (4)
- 【請求項１】ｐ+ 領域を拡散によって作成する拡散工程
と、メサ形状に選択エッチングを行うエッチング工程
と、パッシベーション膜を成膜する成膜工程と、ｐ型お
よびｎ型のオーミック電極とアロイを行う工程と、金バ
ンプを形成する工程と、半導体基板を薄くする研磨工程
と、裏面にレンズを形成するエッチング工程と、反射防
止膜を形成する成膜工程とを含む半導体光素子の製造方
法において、 前記レンズを形成するときに、ドライエッチング技術に
よりレンズの周りにレンズの頂点より高いメサ部分を形
成することを特徴とする半導体光素子の製造方法。 - 【請求項２】請求項１記載の半導体光素子の製造方法に
おいて、レンズをドライエッチング技術により形成する
ときに、レンズの周りに保護マスクとしてレジストを付
け、レンズの頂点より高いメサ部分を形成することを特
徴とする半導体光素子の製造方法。 - 【請求項３】請求項２記載の半導体光素子の製造方法に
おいて、保護マスクに酸化膜また窒化膜を用いることを
特徴とする半導体光素子の製造方法。 - 【請求項４】請求項１〜３記載の半導体光素子の製造方
法において、半導体光素子が、半導体発光素子、半導体
受光素子または半導体集積素子であることを特徴とする
半導体光素子の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25033092A JPH06104480A (ja) | 1992-09-21 | 1992-09-21 | 半導体光素子の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25033092A JPH06104480A (ja) | 1992-09-21 | 1992-09-21 | 半導体光素子の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06104480A true JPH06104480A (ja) | 1994-04-15 |
Family
ID=17206311
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP25033092A Pending JPH06104480A (ja) | 1992-09-21 | 1992-09-21 | 半導体光素子の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06104480A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006049657A (ja) * | 2004-08-06 | 2006-02-16 | Citizen Electronics Co Ltd | Ｌｅｄランプ |
| JP2006114594A (ja) * | 2004-10-13 | 2006-04-27 | Oki Electric Ind Co Ltd | マイクロレンズの製造方法 |
| US20100032782A1 (en) * | 2008-08-06 | 2010-02-11 | Young Je Yun | Image sensor and method for manufacturing the same |
| JP2010541218A (ja) * | 2007-09-28 | 2010-12-24 | オスラム オプト セミコンダクターズ ゲゼルシャフト ミット ベシュレンクテル ハフツング | ミラー層を有する薄膜ｌｅｄおよびその製造方法 |
| US8969208B2 (en) | 2012-03-30 | 2015-03-03 | Sumitomo Electric Device Innovations, Inc. | Method to form convex structure on surface of semiconductor material |
-
1992
- 1992-09-21 JP JP25033092A patent/JPH06104480A/ja active Pending
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006049657A (ja) * | 2004-08-06 | 2006-02-16 | Citizen Electronics Co Ltd | Ｌｅｄランプ |
| JP2006114594A (ja) * | 2004-10-13 | 2006-04-27 | Oki Electric Ind Co Ltd | マイクロレンズの製造方法 |
| US7169712B2 (en) | 2004-10-13 | 2007-01-30 | Oki Electric Industry Co., Ltd. | Method for manufacturing a microlens |
| JP4568076B2 (ja) * | 2004-10-13 | 2010-10-27 | Ｏｋｉセミコンダクタ株式会社 | マイクロレンズの製造方法 |
| JP2010541218A (ja) * | 2007-09-28 | 2010-12-24 | オスラム オプト セミコンダクターズ ゲゼルシャフト ミット ベシュレンクテル ハフツング | ミラー層を有する薄膜ｌｅｄおよびその製造方法 |
| US9252331B2 (en) | 2007-09-28 | 2016-02-02 | Osram Opto Semiconductors Gmbh | Thin-film LED having a mirror layer and method for the production thereof |
| US20100032782A1 (en) * | 2008-08-06 | 2010-02-11 | Young Je Yun | Image sensor and method for manufacturing the same |
| US8163590B2 (en) * | 2008-08-06 | 2012-04-24 | Dongbu Hitek Co., Ltd. | Image sensor and method for manufacturing the same |
| US8969208B2 (en) | 2012-03-30 | 2015-03-03 | Sumitomo Electric Device Innovations, Inc. | Method to form convex structure on surface of semiconductor material |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6730990B2 (en) | Mountable microstructure and optical transmission apparatus | |
| WO2006125396A1 (fr) | Dispositif electroluminescent a gain et son procede de fabrication | |
| JPH09116196A (ja) | 半導体デバイス及びその製造方法 | |
| JP2009218569A (ja) | Ｉｉｉ族窒化物半導体からなる発光素子とその製造方法 | |
| US7135713B2 (en) | Light emitting diode and method for manufacturing the same | |
| CN108054182B (zh) | 一种化合物半导体硅基混合器件及其制备方法 | |
| JPH06104480A (ja) | 半導体光素子の製造方法 | |
| JP3586594B2 (ja) | 半導体発光素子およびその製造方法 | |
| JP2720635B2 (ja) | 半導体発光素子の製造方法 | |
| KR100576317B1 (ko) | 질화물계 반도체 발광다이오드 및 그의 제조방법 | |
| JPH0582829A (ja) | 半導体受光素子 | |
| JPH09116191A (ja) | 発光ダイオードの製造方法 | |
| JPH06334218A (ja) | 発光ダイオード素子 | |
| JP6927924B2 (ja) | 裏面入射型受光素子の製造方法 | |
| CN113484941B (zh) | 微透镜阵列耦合反射层结构制备方法 | |
| JPH01161782A (ja) | 発光ダイオード | |
| JPH02105585A (ja) | 半導体受光素子 | |
| JP3668979B2 (ja) | 光電子集積回路装置の製造方法 | |
| JPH0645646A (ja) | ｐ−ｎヘテロ接合を有する赤外発光ダイオード及びその製造方法 | |
| JPH0770758B2 (ja) | 発光半導体装置 | |
| JPH04315480A (ja) | 半導体発光素子の製造方法 | |
| KR890004429B1 (ko) | 반도체 발광다이오우드의 제조방법 | |
| KR890003418B1 (ko) | 반도체 발광다이오우드의 제조방법 | |
| JP2728097B2 (ja) | 半導体基板およびその製造方法 | |
| JPH0621516A (ja) | 光集積デバイス |