JPH02285693A - モノリシック集積オプトエレクトロニックモジュールの製造方法 - Google Patents
モノリシック集積オプトエレクトロニックモジュールの製造方法Info
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- JPH02285693A JPH02285693A JP2078559A JP7855990A JPH02285693A JP H02285693 A JPH02285693 A JP H02285693A JP 2078559 A JP2078559 A JP 2078559A JP 7855990 A JP7855990 A JP 7855990A JP H02285693 A JPH02285693 A JP H02285693A
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
- H01L27/144—Devices controlled by radiation
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-
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- H01L21/7605—Making of isolation regions between components between components manufactured in an active substrate comprising AIII BV compounds
-
- H—ELECTRICITY
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- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/8252—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using III-V technology
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野コ
本発明は、集積オプトエレクトロニックモジュールの製
造方法に関し、特にｍ／Ｖ族複合半導体に基づいたモジ
ュールに関する。
造方法に関し、特にｍ／Ｖ族複合半導体に基づいたモジ
ュールに関する。
［従来の技術］
光通信は、ＩＯ乃至２０ギガビット／秒程度の非常に高
いデータの伝達速度を可能にする。この程度のデータ伝
達速度は、送信および受信端部で使用されるオプトエレ
クトロニックおよび電子部品に正確さを要求する。デー
タ伝達速度は、とりわけ送信および受信端部で所望しな
い容量によって、および駆動電子部品とオプトエレクト
ロニック部品の間の長い接続路によって限定される。不
所望な容量および長い接続路の影響を減少する１つの方
法は、オプトエレクトロニック部品、例えばレーザダイ
オードまたは検出器、および関連された電子装置を半導
体基体のモノリシック集積回路内に結合することである
。
いデータの伝達速度を可能にする。この程度のデータ伝
達速度は、送信および受信端部で使用されるオプトエレ
クトロニックおよび電子部品に正確さを要求する。デー
タ伝達速度は、とりわけ送信および受信端部で所望しな
い容量によって、および駆動電子部品とオプトエレクト
ロニック部品の間の長い接続路によって限定される。不
所望な容量および長い接続路の影響を減少する１つの方
法は、オプトエレクトロニック部品、例えばレーザダイ
オードまたは検出器、および関連された電子装置を半導
体基体のモノリシック集積回路内に結合することである
。
［発明の解決すべき課題］
そのようなモジュールの製造は、各種の半導体層の堆積
や、パッシベーション、および個々の電子およびオプト
エレクトロニック部品の電気絶縁のような多数の処理段
階を必要とする。ある種のエピタキシ処理は、平坦でな
いウェハ表面となる。
や、パッシベーション、および個々の電子およびオプト
エレクトロニック部品の電気絶縁のような多数の処理段
階を必要とする。ある種のエピタキシ処理は、平坦でな
いウェハ表面となる。
そのような表面で、フォトリソグラフ技術を使用するマ
イクロパターンを形成することは困難である。本発明の
目的は、マイクロリソグラフパターン処理の使用を可能
にし、個々の部品間に確実な電気絶縁を与える集積オプ
トエレクトロニックモジュールの数個の段階の低費用な
製造方法を提供することである。
イクロパターンを形成することは困難である。本発明の
目的は、マイクロリソグラフパターン処理の使用を可能
にし、個々の部品間に確実な電気絶縁を与える集積オプ
トエレクトロニックモジュールの数個の段階の低費用な
製造方法を提供することである。
［課題解決のための手段］
この目的は、第１および第２の部品を具備するモノリシ
ック集積モジュール特にオプトエレクトロニックモジュ
ールの製造方法において、第１の部品が形成された後、
半絶縁性燐化インジンム層がエピタキシ処理によって選
択的に堆積され、バターニングおよびエツチング段階の
後、連続層が前記半絶縁性燐化インジウム層上に第２の
部品を形成するためにエピタキシ堆積される方法によっ
て達成される。
ック集積モジュール特にオプトエレクトロニックモジュ
ールの製造方法において、第１の部品が形成された後、
半絶縁性燐化インジンム層がエピタキシ処理によって選
択的に堆積され、バターニングおよびエツチング段階の
後、連続層が前記半絶縁性燐化インジウム層上に第２の
部品を形成するためにエピタキシ堆積される方法によっ
て達成される。
本発明に従った方法は、エピタキシ層の選択的堆積がマ
イクロパターン処理め制御を簡単にする・川なウェハ表
面を生゛成する利点を有する。別の利点１：）、半絶縁
性燐化インジウム材料の使用によって、一方で個々の部
品の良好なパッシベーションを行い、他方で部品間の良
好な電気絶縁が達成されることにある。さらに本発明の
別の利点は、ドープされたｎ型ＩｎＰ基体拐料が半絶縁
性基体の代りとして使用される場合に生じる。そのよう
な基体上に堆積されたエピタキシ層は、半絶縁性燐化イ
ンジウム基体上に堆積されたそれよりも良好な結晶特性
を有する。オプトエレクトロニック部品と電子回路間の
電気絶縁は、エピタキシ堆積された半絶縁性燐化インジ
ウムによって与えられる。
イクロパターン処理め制御を簡単にする・川なウェハ表
面を生゛成する利点を有する。別の利点１：）、半絶縁
性燐化インジウム材料の使用によって、一方で個々の部
品の良好なパッシベーションを行い、他方で部品間の良
好な電気絶縁が達成されることにある。さらに本発明の
別の利点は、ドープされたｎ型ＩｎＰ基体拐料が半絶縁
性基体の代りとして使用される場合に生じる。そのよう
な基体上に堆積されたエピタキシ層は、半絶縁性燐化イ
ンジウム基体上に堆積されたそれよりも良好な結晶特性
を有する。オプトエレクトロニック部品と電子回路間の
電気絶縁は、エピタキシ堆積された半絶縁性燐化インジ
ウムによって与えられる。
さらに本発明に従った方法の利点はまた、モノリシック
集積回路の設計の概念化における高い適応性にある。
集積回路の設計の概念化における高い適応性にある。
［実施例］
第１図は、半導体ウェハの一部を示す。異なった半導体
の連続層は、半導体基体１０上にエピタキシアル成長さ
れる。１１はｎ型ＩｎＰ層、１２は活性層として働＜’
ＩｎＧ’ａＡｓＰ層、１３はｐ型ＩｎＰ層、そして１
４はｐ型１ ｎＧａＡｓ層を示す。例えば２酸化シリコ
ンのような絶縁性エツチングマスクは参照番号１５て示
されている。それは連続層を被覆する。エッチングマス
ク１５の下で、オプトエレクトロニック部品は形成され
る。各種半導体層は、金属有機気相エピタキシ（ＮＯＶ
ＰＥ ）または液相エピタキシ（ＬＰＥ）によって堆積
される。半導体基体】０の代りに、ｎ型ＩｎＰ基体が使
用可能である。この理由は以下に示される。
の連続層は、半導体基体１０上にエピタキシアル成長さ
れる。１１はｎ型ＩｎＰ層、１２は活性層として働＜’
ＩｎＧ’ａＡｓＰ層、１３はｐ型ＩｎＰ層、そして１
４はｐ型１ ｎＧａＡｓ層を示す。例えば２酸化シリコ
ンのような絶縁性エツチングマスクは参照番号１５て示
されている。それは連続層を被覆する。エッチングマス
ク１５の下で、オプトエレクトロニック部品は形成され
る。各種半導体層は、金属有機気相エピタキシ（ＮＯＶ
ＰＥ ）または液相エピタキシ（ＬＰＥ）によって堆積
される。半導体基体】０の代りに、ｎ型ＩｎＰ基体が使
用可能である。この理由は以下に示される。
エツチングマスク１５によって被覆されない半導体層の
部分は、適当なエッチ液によってエツチングで除去され
る。第２図に示されているように個々の半導体層１１乃
至１４を有するメサ形状の層構造が得られる。半導体材
料の上に張出す絶縁マスクの部分は２１および２２で表
示されている。これらの張出し部分を通して、他の半導
体層のその後のエピタキシ堆積の間エツジにおける増加
された成長は回避される。この結果リソグラフによって
マイクロパターンを形成するのに必要とされるような非
常に平坦なウェハ表面が得られる。
部分は、適当なエッチ液によってエツチングで除去され
る。第２図に示されているように個々の半導体層１１乃
至１４を有するメサ形状の層構造が得られる。半導体材
料の上に張出す絶縁マスクの部分は２１および２２で表
示されている。これらの張出し部分を通して、他の半導
体層のその後のエピタキシ堆積の間エツジにおける増加
された成長は回避される。この結果リソグラフによって
マイクロパターンを形成するのに必要とされるような非
常に平坦なウェハ表面が得られる。
第３図において、第２図のメサ形状の層構造は参照番号
２０で示されている。メサ形状の層構造は、エツチング
マスク１５によって被覆される。それは、半絶縁性Ｉｎ
Ｐの領域３０によって囲まれている。張出し部分２１お
よび２２において、成長は増加されない。半絶縁性半導
体材料３０は、オプトエレクトロニック部品２０をパッ
シベーションし、後に付着される電子回路からオプトエ
レクトロニック部品を絶縁するように作用する。この理
由のために、連続層２０は半絶縁性ＩｎＰ材料によって
回りを囲まれなければならない。したがって、絶縁性エ
ツチングマスク１５は多少幅の広いマスクによって取替
えられる。エツチング処理の結果は第４図に示されてい
る。連続層２０は、半絶縁性ＩｎＰによって回りを囲ま
れる。ＩｎＰのストライプは４０および４１で示される
。４２．４３は、絶縁性エツチングマスクの張出し部分
を示す。選択的エピタキシによって、さらに電子部品を
形成するのに必要とされる半導体層は、第４図の構造上
に付着される。張出し部分４２、４３は、成長がエツジ
で増加されないことを保証する。堆積された半導体層の
種類は、実現されるべき電子部品に依存する。第５図は
、ｎ型層５Ｊ、ｐ型層５２およびｎ型層５３から成るヘ
テロバイポーラトランジスタの層構造を示す。その他の
層構造、例えば電界効果トランジスタ用に必要である構
造も可能である。半絶縁性ＩｎＰのストライプ４０．４
１は、一方で連続層２０っまりオプトエレクトロニック
部品をパッシベーションし、他方でオプトエレクトロニ
ック部品と電子部品の間に電気絶縁を与える。したがっ
て、基体ＩＯは互いから個々の部品を電気的に絶縁する
働きはない。この理由のために、ｎ型ＩｎＰ基体が半絶
縁性基体の代りに使用されることかできる。ｎ型ＩｎＰ
基体の使用は、それに付着された半導体層が半絶縁性基
体上に付着されたそれより良好な結晶構造を有するとい
う利点がある。
２０で示されている。メサ形状の層構造は、エツチング
マスク１５によって被覆される。それは、半絶縁性Ｉｎ
Ｐの領域３０によって囲まれている。張出し部分２１お
よび２２において、成長は増加されない。半絶縁性半導
体材料３０は、オプトエレクトロニック部品２０をパッ
シベーションし、後に付着される電子回路からオプトエ
レクトロニック部品を絶縁するように作用する。この理
由のために、連続層２０は半絶縁性ＩｎＰ材料によって
回りを囲まれなければならない。したがって、絶縁性エ
ツチングマスク１５は多少幅の広いマスクによって取替
えられる。エツチング処理の結果は第４図に示されてい
る。連続層２０は、半絶縁性ＩｎＰによって回りを囲ま
れる。ＩｎＰのストライプは４０および４１で示される
。４２．４３は、絶縁性エツチングマスクの張出し部分
を示す。選択的エピタキシによって、さらに電子部品を
形成するのに必要とされる半導体層は、第４図の構造上
に付着される。張出し部分４２、４３は、成長がエツジ
で増加されないことを保証する。堆積された半導体層の
種類は、実現されるべき電子部品に依存する。第５図は
、ｎ型層５Ｊ、ｐ型層５２およびｎ型層５３から成るヘ
テロバイポーラトランジスタの層構造を示す。その他の
層構造、例えば電界効果トランジスタ用に必要である構
造も可能である。半絶縁性ＩｎＰのストライプ４０．４
１は、一方で連続層２０っまりオプトエレクトロニック
部品をパッシベーションし、他方でオプトエレクトロニ
ック部品と電子部品の間に電気絶縁を与える。したがっ
て、基体ＩＯは互いから個々の部品を電気的に絶縁する
働きはない。この理由のために、ｎ型ＩｎＰ基体が半絶
縁性基体の代りに使用されることかできる。ｎ型ＩｎＰ
基体の使用は、それに付着された半導体層が半絶縁性基
体上に付着されたそれより良好な結晶構造を有するとい
う利点がある。
第６図は、最終段階のオプトエレクトロニックモジュー
ルを示す。参照番号６０は、オプトエレクトロニック部
品、レーザダイオードまたは検出器のどちらかを含む領
域を示す。この領域６０は半絶縁性ＩｎＰ層４０．４１
によって取囲まれている。ストライプ４１上で、電子部
品を表す半導体構造６１が堆積される。レーザ６０およ
び電子部品６１は、半絶縁性材料４１によって互いに絶
縁されている。
ルを示す。参照番号６０は、オプトエレクトロニック部
品、レーザダイオードまたは検出器のどちらかを含む領
域を示す。この領域６０は半絶縁性ＩｎＰ層４０．４１
によって取囲まれている。ストライプ４１上で、電子部
品を表す半導体構造６１が堆積される。レーザ６０およ
び電子部品６１は、半絶縁性材料４１によって互いに絶
縁されている。
電子部品そのものの製造方法は、本発明とは関係ないの
で詳しくはここに開示しない。個々の処理は当業者によ
く知られている。
で詳しくはここに開示しない。個々の処理は当業者によ
く知られている。
第１図は、半導体基体またはｎｍ燐化インジウム上の第
１の連続層を示す。 第２図は、絶縁性エツチングマスクを有する第１図のエ
ツチングされた層の構造を示す。 第３図は、半絶縁性半導体材料の選択的エピタキシを示
す。 第４図は、オプトエレクトロニック部品、半絶縁性半導
体材料、および第２のエツチングマスクを示す。 第５図は、電子部品を形成するための選択的エピタキシ
によって堆積される連続層を示す。 第６図は、半絶縁性基体材料上のヘテロバイポーラトラ
ンジスタを示す。 １０・・・半導体基体、１５・・・エツチングマスク。
１の連続層を示す。 第２図は、絶縁性エツチングマスクを有する第１図のエ
ツチングされた層の構造を示す。 第３図は、半絶縁性半導体材料の選択的エピタキシを示
す。 第４図は、オプトエレクトロニック部品、半絶縁性半導
体材料、および第２のエツチングマスクを示す。 第５図は、電子部品を形成するための選択的エピタキシ
によって堆積される連続層を示す。 第６図は、半絶縁性基体材料上のヘテロバイポーラトラ
ンジスタを示す。 １０・・・半導体基体、１５・・・エツチングマスク。
Claims (8)
- （１）第１および第２の部品を具備するモノリシック集
積モジュール特にオプトエレクトロニックモジュールの
製造方法において、第１の部品が形成された後、半絶縁
性燐化インジンム層がエピタキシ処理によって選択的に
堆積され、パターニングおよびエッチング段階の後、連
続層が前記半絶縁性燐化インジウム層上に第２の部品を
形成するためにエピタキシ堆積されることを特徴とする
製造方法。 - （２）（ａ）半絶縁性基体または導電性ＩｎＰ基体の表
面に第１の連続層をエピタキシ堆積し、（ｂ）第１の連
続層の一部分を第１の絶縁層によって被覆し、 （ｃ）第１の連続層の被覆されていない部分をエッチン
グして除去し、 （ｄ）第１の絶縁層がマスクとして作用することによっ
て、ＩｎＰ層および第１の連続層の部分の層構造が平坦
な表面を形成するまで半絶縁性ＩｎＰ層を選択的エピタ
キシ堆積し、 （ｅ）所定の量だけ全ての側縁で前記部分を越えて延在
する第２の絶縁層によって第１の連続層の前記部分を被
覆し、 （ｆ）半絶縁性ＩｎＰ層の被覆されていない部分をエッ
チングして除去し、 （ｇ）第２の部品を形成するために、第２の連続層を選
択的にエピタキシ堆積し、 （ｈ）リソグラフおよびエッチング処理によって第２の
部品を形成する工程を含む請求項１記載の方法。 - （３）第１の連続層が、気相エピタキシ（ＶＰＥ）、液
相エピタキシ（ＬＰＥ）、分子ビームエピタキシ（ＭＢ
Ｅ）の３つのエピタキシ処理の任意の１つによって形成
される請求項２記載の方法。 - （４）半絶縁性ＩｎＰ層が、気相エピタキシ（ＶＰＥ）
、液相エピタキシ（ＬＰＥ）、分子ビームエピタキシ（
ＭＢＥ）の３つのエピタキシ処理の任意の１つによって
形成される請求項２記載の方法。 - （５）第１の部品が２重ヘテロ構造レーザである請求項
１記載の方法。 - （６）第１の部品がＰＩＮフォトダイオードである請求
項１記載の方法。 - （７）第２の部品がヘテロバイポーラトランジスタ（Ｈ
ＢＴｓ）である請求項１記載の方法。 - （８）第２の部品が電界効果トランジスタである請求項
１記載の方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| DE3910288A DE3910288A1 (de) | 1989-03-30 | 1989-03-30 | Verfahren zur herstellung monolithisch integrierter optoelektronischer module |
| DE3910288.2 | 1989-03-30 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02285693A true JPH02285693A (ja) | 1990-11-22 |
| JPH0744315B2 JPH0744315B2 (ja) | 1995-05-15 |
Family
ID=6377468
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2078559A Expired - Fee Related JPH0744315B2 (ja) | 1989-03-30 | 1990-03-27 | モノリシック集積オプトエレクトロニックモジュールの製造方法 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5075239A (ja) |
| EP (1) | EP0390061B1 (ja) |
| JP (1) | JPH0744315B2 (ja) |
| DE (2) | DE3910288A1 (ja) |
Families Citing this family (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5227015A (en) * | 1990-07-30 | 1993-07-13 | Matsushita Electric Industrial Co., Ltd. | Method of fabricating semiconductor laser |
| US5213987A (en) * | 1991-03-28 | 1993-05-25 | Texas Instruments Incorporated | Method of integrating heterojunction bipolar transistors with PIN diodes |
| US5166083A (en) * | 1991-03-28 | 1992-11-24 | Texas Instruments Incorporated | Method of integrating heterojunction bipolar transistors with heterojunction FETs and PIN diodes |
| KR930015139A (ko) * | 1991-12-18 | 1993-07-23 | 이헌조 | 빛세기 변화 가능용 발광다이오드의 제조방법 |
| DE69522075T2 (de) | 1994-11-02 | 2002-01-03 | Trw Inc | Verfahren zum Herstellen von multifunktionellen, monolithisch-integrierten Schaltungsanordnungen |
| US5535231A (en) * | 1994-11-08 | 1996-07-09 | Samsung Electronics Co., Ltd. | Optoelectronic circuit including heterojunction bipolar transistor laser and photodetector |
| US7878905B2 (en) | 2000-02-22 | 2011-02-01 | Creative Kingdoms, Llc | Multi-layered interactive play experience |
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