JPS62134965A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS62134965A JPS62134965A JP27537585A JP27537585A JPS62134965A JP S62134965 A JPS62134965 A JP S62134965A JP 27537585 A JP27537585 A JP 27537585A JP 27537585 A JP27537585 A JP 27537585A JP S62134965 A JPS62134965 A JP S62134965A
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- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/8252—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using III-V technology
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概要〕
この発明は、目的に応じて選択した基板上に、他の基板
上にエピタキシャル成長した半導体層を金属層を介して
接着し、成長基板を除去して半導体装置を形成すること
により、 半導体装置の特性の改善、異種の素子の集積化、経済性
の向上などを可能とするものである。
上にエピタキシャル成長した半導体層を金属層を介して
接着し、成長基板を除去して半導体装置を形成すること
により、 半導体装置の特性の改善、異種の素子の集積化、経済性
の向上などを可能とするものである。
本発明は半導体装置の製造方法、特に半導体装置に用い
るウェーハの製造方法に関する。
るウェーハの製造方法に関する。
半導体集積回路装置のトランジスタ素子等は、通常バル
ク単結晶半導体基板もしくはこれにエピタキシャル成長
した半導体層に形成されているが、支持体としての基板
が選択できれば装置特性の改善、製造プロセス上の利便
などが得られるためにその実現が要望されている。
ク単結晶半導体基板もしくはこれにエピタキシャル成長
した半導体層に形成されているが、支持体としての基板
が選択できれば装置特性の改善、製造プロセス上の利便
などが得られるためにその実現が要望されている。
例えばシリコン（Ｓｔ） ＭＯＳ半導体装置等ではその
半導体材料として通常バルク単結晶半導体基板のみが用
いられているが、Ｓｉバイポーラ装置等ではそのトラン
ジスタ素子がバルク単結晶半導体基板とこれにエピタキ
シャル成長した単結晶層とに跨がって形成されることが
多い。
半導体材料として通常バルク単結晶半導体基板のみが用
いられているが、Ｓｉバイポーラ装置等ではそのトラン
ジスタ素子がバルク単結晶半導体基板とこれにエピタキ
シャル成長した単結晶層とに跨がって形成されることが
多い。
これに対して、例えばヘテロ接合電界効果トランジスタ
、ヘテロ接合バイポーラトランジスタ、ホットエレクト
ロントランジスタ等の化合物半導体装置では、バルク単
結晶基板上にエピタキシャル成長した半導体層にそのト
ランジスタ素子の活性領域が形成されることが多い。そ
の−例として従来のへテロ接合電界効果トランジスタの
模式側断面図を第２図に示す。
、ヘテロ接合バイポーラトランジスタ、ホットエレクト
ロントランジスタ等の化合物半導体装置では、バルク単
結晶基板上にエピタキシャル成長した半導体層にそのト
ランジスタ素子の活性領域が形成されることが多い。そ
の−例として従来のへテロ接合電界効果トランジスタの
模式側断面図を第２図に示す。
本従来例では例えば分子線エピタキシャル成長（ＭＢＥ
）法によって、半絶縁性砒化ガリウム（ＧａＡｓ）基板
３１の（１００）面上に、例えばノンドープのｉ型Ｇａ
Ａｓ層３２（厚さ０．５〜ｌ踊程度）、これより電子親
和力が小ざいが型砒化アルミニウムガリウム（Ａ ｌ
ｘＧａｌ−ＸＡ５）電子供給層３３（厚さ数１０ｎｍ程
度）、に型ＧａＡｓキャップ層３４（厚ざ数１０ｎｍ程
度）を順次エピタキシャル成長している。
）法によって、半絶縁性砒化ガリウム（ＧａＡｓ）基板
３１の（１００）面上に、例えばノンドープのｉ型Ｇａ
Ａｓ層３２（厚さ０．５〜ｌ踊程度）、これより電子親
和力が小ざいが型砒化アルミニウムガリウム（Ａ ｌ
ｘＧａｌ−ＸＡ５）電子供給層３３（厚さ数１０ｎｍ程
度）、に型ＧａＡｓキャップ層３４（厚ざ数１０ｎｍ程
度）を順次エピタキシャル成長している。
イ型ＡｌＧａＡｓ層３３には例えば濃度Ｉ Ｘ Ｉ Ｑ
’ Ｂ ｃｍ−ｘ程度にドナー不純物をドープし、こ
の層からｉ型ＧａＡｓＪｉｉ３２へ遷移した電子によっ
てヘテロ接合界面近傍に２次元電子ガス３２ｅが形成さ
れる。なおｉ型ＧａＡｓ層３２と１型ＡｌＧａＡｓ層３
３との間には厚ざ数ｎｍ程度のノンドープのＡｌＧａＡ
ｓ層が設けられることもある。
’ Ｂ ｃｍ−ｘ程度にドナー不純物をドープし、こ
の層からｉ型ＧａＡｓＪｉｉ３２へ遷移した電子によっ
てヘテロ接合界面近傍に２次元電子ガス３２ｅが形成さ
れる。なおｉ型ＧａＡｓ層３２と１型ＡｌＧａＡｓ層３
３との間には厚ざ数ｎｍ程度のノンドープのＡｌＧａＡ
ｓ層が設けられることもある。
前記２次元電子ガス３２ｅの面濃度をゲート電極３９で
制御することによりトランジスタ動作が得られる。ｉ型
ＧａＡｓ層３２はこの様にチャネル層となるのみならず
、バッファ層として機能する上述の如（、半導体集積回
路装置のトランジスタ素子等がバルク単結晶半導体基板
もしくはこれにエピタキシャル成長した半導体層に形成
されている例が多いが、これとは異なる構造も既に多く
知られている。
制御することによりトランジスタ動作が得られる。ｉ型
ＧａＡｓ層３２はこの様にチャネル層となるのみならず
、バッファ層として機能する上述の如（、半導体集積回
路装置のトランジスタ素子等がバルク単結晶半導体基板
もしくはこれにエピタキシャル成長した半導体層に形成
されている例が多いが、これとは異なる構造も既に多く
知られている。
例えば基板を誘電体として寄生効果を除去するために、
サファイアもしくはスピネル基板上に気相成長したＳｉ
結晶層を用いるＳＯＳ又はＳＩＳ構造がよく知られてお
り、またＳｉ基板上に二酸化シリコン（Ｓｉｎｇ）等の
誘電体層を介して多結晶Ｓｔを堆積し、これを融解、再
結晶化して半導体素子を形成するＳＯ■構造の研究が推
進されている。しかしながら従来得られているＳｉ結晶
層の結晶性は未だ不十分で、バイポーラトランジスタの
実現は特に困難である。
サファイアもしくはスピネル基板上に気相成長したＳｉ
結晶層を用いるＳＯＳ又はＳＩＳ構造がよく知られてお
り、またＳｉ基板上に二酸化シリコン（Ｓｉｎｇ）等の
誘電体層を介して多結晶Ｓｔを堆積し、これを融解、再
結晶化して半導体素子を形成するＳＯ■構造の研究が推
進されている。しかしながら従来得られているＳｉ結晶
層の結晶性は未だ不十分で、バイポーラトランジスタの
実現は特に困難である。
この結晶性の不十分さを解決するために、Ｓｔバルク単
結晶基板上に誘電体層を介して多結晶Ｓｉ層を形成した
後に、多結晶Ｓｉ層を支持体としバルク単結晶基板を研
磨、エツチング等で処理して、これに半導体素子を形成
する構造も提供されている。
結晶基板上に誘電体層を介して多結晶Ｓｉ層を形成した
後に、多結晶Ｓｉ層を支持体としバルク単結晶基板を研
磨、エツチング等で処理して、これに半導体素子を形成
する構造も提供されている。
例えば前記へテロ接合電界効果トランジスタ等を素子と
する化合物半導体集積回路装置についても、その基板を
選択する自由度が得られるならば、基板を誘電体として
寄生効果を除去すること、基板の熱抵抗を低減して出力
、集積度を向上すること、製造プロセス工種々の利便を
得ることなどが可能となる。
する化合物半導体集積回路装置についても、その基板を
選択する自由度が得られるならば、基板を誘電体として
寄生効果を除去すること、基板の熱抵抗を低減して出力
、集積度を向上すること、製造プロセス工種々の利便を
得ることなどが可能となる。
半導体装置に用いるウェーハについて上述の如く既に種
々の構造が知られているが、ヘテロ接合を含む半導体積
層構造がそれぞれ用いられることが多い化合物半導体装
置についてはその適用が極めて困難であり、化合物半導
体装置の基板を選択する自由度が得られる製造方法が強
く要望されている。
々の構造が知られているが、ヘテロ接合を含む半導体積
層構造がそれぞれ用いられることが多い化合物半導体装
置についてはその適用が極めて困難であり、化合物半導
体装置の基板を選択する自由度が得られる製造方法が強
く要望されている。
前記問題点は、第１の基板上に所要の半導体層をエピタ
キシャル成長して該半導体層の表面に第１の金属層を形
成し、かつ第２の基板上に第２の金属層を形成して、 該第１の金属層と該第２の金属層とを接着し、該第１の
基板を除去して、該半導体層を用いて半導体装置を形成
する本発明による半導体装置の製造方法により解決され
る。
キシャル成長して該半導体層の表面に第１の金属層を形
成し、かつ第２の基板上に第２の金属層を形成して、 該第１の金属層と該第２の金属層とを接着し、該第１の
基板を除去して、該半導体層を用いて半導体装置を形成
する本発明による半導体装置の製造方法により解決され
る。
本発明の製造方法では、第１の基板は所要の半導体層を
エピタキシャル成長し得る単結晶を備えればよく、また
第２の基板は目的に応じて誘電体、半導体、或いは金属
等を選択して、寄生効果の除去、熱抵抗の低減などを実
現することが可能となる。
エピタキシャル成長し得る単結晶を備えればよく、また
第２の基板は目的に応じて誘電体、半導体、或いは金属
等を選択して、寄生効果の除去、熱抵抗の低減などを実
現することが可能となる。
また第１の基板と第２の基板とを１：１に対応させるこ
とは必ずしも必要ではなく、同一の第２の基板に複数の
第１の基板を接着してもよい。これによって例えば基板
面積を拡大して製造プロセスを合理化することができ、
また特に構成の異なる半導体層をモザイク状に配設すれ
ば、従来困難であった特性、機能の異なる素子の集積化
を容易に実現することができる。
とは必ずしも必要ではなく、同一の第２の基板に複数の
第１の基板を接着してもよい。これによって例えば基板
面積を拡大して製造プロセスを合理化することができ、
また特に構成の異なる半導体層をモザイク状に配設すれ
ば、従来困難であった特性、機能の異なる素子の集積化
を容易に実現することができる。
以下本発明を実施例により具体的に説明する。
第１図（ａ）乃至（ｆ）は本発明によって、論理回路等
をヘテロ接合電界効果トランジスタ素子、入出力回路等
をヘテロ接合バイポーラトランジスタ素子によって構成
した集積回路装置にかかる実施例を示す工程順模式側断
面図である。
をヘテロ接合電界効果トランジスタ素子、入出力回路等
をヘテロ接合バイポーラトランジスタ素子によって構成
した集積回路装置にかかる実施例を示す工程順模式側断
面図である。
第１図（ａｌ参照： ヘテロ接合電界効果トランジスタ
に用いる各半導体層をＭＢＥ法等によって、例えば下記
の様にＧａＡｓ１板１上に成長する。但しＧａＡｓ基板
ｌ基板銀的特性は拘束されず、また各半導体層の成長順
序は前記従来例を反転する。なおＧａＡｓ基板ｌ基板銀
てまずエツチング停止層とするＡｌＧａＡｓ層５を設け
ることが望ましい。ただし図中２８は２次元電子ガスを
示す。
に用いる各半導体層をＭＢＥ法等によって、例えば下記
の様にＧａＡｓ１板１上に成長する。但しＧａＡｓ基板
ｌ基板銀的特性は拘束されず、また各半導体層の成長順
序は前記従来例を反転する。なおＧａＡｓ基板ｌ基板銀
てまずエツチング停止層とするＡｌＧａＡｓ層５を設け
ることが望ましい。ただし図中２８は２次元電子ガスを
示す。
符号 組成 不純物濃度 厚さｃａ−
’ ’ｌ ＧａＡｓ ノンドープ １
４３ Ａｌｏ、＊Ｇａｏ、Ｊｓ ｎ−ｌＸｌ０
” ３０ｎｍ４ ＧａＡｓ
ｎ−ｌＸｌ０” １０ｎｍ５ Ａｌａ、 ｉ
Ｇａ＠、 ７Ａｓ ｎ −Ｉ Ｘ ＩＱ’ ”
約１唾第１図（ｂｌ参照： 前記ＧａＡｓ層２上に、例
えばチタン（Ｔｉ）を厚さ３０ｎｍ程度、金（Ａｕ）を
厚さ３００ｎｍ程度に順次蒸着して金属層７を形成する
。
’ ’ｌ ＧａＡｓ ノンドープ １
４３ Ａｌｏ、＊Ｇａｏ、Ｊｓ ｎ−ｌＸｌ０
” ３０ｎｍ４ ＧａＡｓ
ｎ−ｌＸｌ０” １０ｎｍ５ Ａｌａ、 ｉ
Ｇａ＠、 ７Ａｓ ｎ −Ｉ Ｘ ＩＱ’ ”
約１唾第１図（ｂｌ参照： 前記ＧａＡｓ層２上に、例
えばチタン（Ｔｉ）を厚さ３０ｎｍ程度、金（Ａｕ）を
厚さ３００ｎｍ程度に順次蒸着して金属層７を形成する
。
次いでこの金属層７及び全半導体層２〜５を選択的に除
去して、目的とする集積回路装置に使用する領域のみを
残置する。
去して、目的とする集積回路装置に使用する領域のみを
残置する。
第１図ｆｃ）参照： ヘテロ接合バイポーラトランジス
タに用いる各半導体層を例えば下記の様に、分子線エピ
タキシャル成長法等によってＧａＡｓ１板ｌｌ上に成長
する。但し１２はコレクタ層、１３はベース層、１４は
エミツタ層、１５はエミッタコンタクト層、１６はエツ
チング停止層であり、コレクタ層１２は表面近傍で不純
物濃度を高くしている。
タに用いる各半導体層を例えば下記の様に、分子線エピ
タキシャル成長法等によってＧａＡｓ１板ｌｌ上に成長
する。但し１２はコレクタ層、１３はベース層、１４は
エミツタ層、１５はエミッタコンタクト層、１６はエツ
チング停止層であり、コレクタ層１２は表面近傍で不純
物濃度を高くしている。
符号 組成 不純物濃度 厚さｃｓ＋
−” １３ ＧａＡｓ ｐ −Ｉ Ｘ １０
′９１００ｎｍ１４ Ａ１．６． ＊Ｇａｏ、 、
Ａｓ ｎ −５Ｘ １０” １５０ｎｍ１５
ＧａＡｓ ｎ −５Ｘ １０’″
４００ｎｍ１６ ＾１＠、 ＝Ｇａ、、、 ？＾
３ ｎ−５Ｘ１０” 約１ｗｎ次いで前記へテロ
接合電界効果トランジスタの場合と同様に金属層１７を
形成するが、本実施例ではこの金属層１７をコレクタ電
極にも利用するために、その構成を例えば金ゲルマニウ
ム（ＡｕＧｅ）を厚さ３０ｎｙｎ程度、金（Ａｕ）を厚
ざ３００ｒｒｍ程度としている。
−” １３ ＧａＡｓ ｐ −Ｉ Ｘ １０
′９１００ｎｍ１４ Ａ１．６． ＊Ｇａｏ、 、
Ａｓ ｎ −５Ｘ １０” １５０ｎｍ１５
ＧａＡｓ ｎ −５Ｘ １０’″
４００ｎｍ１６ ＾１＠、 ＝Ｇａ、、、 ？＾
３ ｎ−５Ｘ１０” 約１ｗｎ次いで前記へテロ
接合電界効果トランジスタの場合と同様に金属層１７を
形成するが、本実施例ではこの金属層１７をコレクタ電
極にも利用するために、その構成を例えば金ゲルマニウ
ム（ＡｕＧｅ）を厚さ３０ｎｙｎ程度、金（Ａｕ）を厚
ざ３００ｒｒｍ程度としている。
前記と同様に、この金属層１７及び全半導体層１２〜１
６を選択的に除去して、目的とする集積回路装置に使用
する領域のみを残置する。なお本実施例ではこの金属層
１７をコレクタ電極に利用するためのパターニングも行
う。
６を選択的に除去して、目的とする集積回路装置に使用
する領域のみを残置する。なお本実施例ではこの金属層
１７をコレクタ電極に利用するためのパターニングも行
う。
第１図（ｄ）参照二 本実施例では集積回路装置の基板
に例えばサファイアを使用する。このサファイア基板２
１上にも前記と同様に、例えばＴｉを厚さ３０ｎｍ程度
、Ａｕを厚さ３００ｎｍ程度に順次蒸着して金属層２７
を形成する。
に例えばサファイアを使用する。このサファイア基板２
１上にも前記と同様に、例えばＴｉを厚さ３０ｎｍ程度
、Ａｕを厚さ３００ｎｍ程度に順次蒸着して金属層２７
を形成する。
なお本実施例ではこの金属層２７の一部をヘテロ接合バ
イポーラトランジスタ素子のコレクタ配線、人品力配線
等にも利用するために、所要のバターニングを例えばア
ルゴンイオン（八ｒつ収束ビームによって行う。
イポーラトランジスタ素子のコレクタ配線、人品力配線
等にも利用するために、所要のバターニングを例えばア
ルゴンイオン（八ｒつ収束ビームによって行う。
このサファイア基板２１上に例えば前記ＧａＡｓ基板１
を反転して重ね、位置合わせを行って、例えば温度２０
０℃で金属層２７と金属層７とを圧着する。
を反転して重ね、位置合わせを行って、例えば温度２０
０℃で金属層２７と金属層７とを圧着する。
ついでＧａＡｓ１板１を例えばジクロロジフルオロメタ
ン（ＣＣｈＦｔ）を用いたプラズマエツチングによって
除去し、半導体層２〜５を残置する。
ン（ＣＣｈＦｔ）を用いたプラズマエツチングによって
除去し、半導体層２〜５を残置する。
第１図（ａｌ参照： 更に前記ＧａＡｓ基板１１を同様
に反転して重ね、位置合わせを行い、金属層２７と金属
層１７とを圧着してＧａＡｓ基板１１を除去し、半導体
層１２〜１６を残置する。
に反転して重ね、位置合わせを行い、金属層２７と金属
層１７とを圧着してＧａＡｓ基板１１を除去し、半導体
層１２〜１６を残置する。
第１図（ｆ）参照； 各トランジスタ素子を完成する。
すなわちヘテロ接合電界効果トランジスタ素子について
は、素子間分離のメサエッチング、ゲート部分のｎ型Ａ
ｌＧａＡｓ電子供給層３を表出し闇値電圧を決定するエ
ツチング、ソース・ドレイン電橋８、及びゲート電極９
の形成を行う。
は、素子間分離のメサエッチング、ゲート部分のｎ型Ａ
ｌＧａＡｓ電子供給層３を表出し闇値電圧を決定するエ
ツチング、ソース・ドレイン電橋８、及びゲート電極９
の形成を行う。
またへテロ接合バイポーラトランジスタ素子については
、エミッタ電極を画定しベースコンタクト領域を表出す
るエツチング、素子間のエツチングによる分離、ベース
電８ｉ１８、エミッタ電極１９の形成を行う。
、エミッタ電極を画定しベースコンタクト領域を表出す
るエツチング、素子間のエツチングによる分離、ベース
電８ｉ１８、エミッタ電極１９の形成を行う。
素子間配線には先にバターニングした金属層２７、或い
は不要の半導体層を除去してバターニングした金属層２
７と７．２７と１７を用いることができ、更に絶縁層を
介してトランジスタ素子上及びその他の基板２１上に任
意の配線を形成することができる。
は不要の半導体層を除去してバターニングした金属層２
７と７．２７と１７を用いることができ、更に絶縁層を
介してトランジスタ素子上及びその他の基板２１上に任
意の配線を形成することができる。
本実施例では２種のトランジスタ素子を集積しているが
、例えば半導体受光素子とへテロ接合電界効果トランジ
スタ素子、或いは半導体発光素子とへテロ接合バイポー
ラトランジスタ素子とを含む集積回路装置など、エピタ
キシャル成長した半導体層の格子定数が異なる組み合わ
せ、更に結晶面、結晶系が異なる組み合わせも本発明の
製造方法によって同様に実現することができる。
、例えば半導体受光素子とへテロ接合電界効果トランジ
スタ素子、或いは半導体発光素子とへテロ接合バイポー
ラトランジスタ素子とを含む集積回路装置など、エピタ
キシャル成長した半導体層の格子定数が異なる組み合わ
せ、更に結晶面、結晶系が異なる組み合わせも本発明の
製造方法によって同様に実現することができる。
なお以上説明した実施例では構成の異なる半導体層を混
用するために、支持基板２１に接着するに先立ってこれ
をエツチングしているが、単一の半導体層を用いる場合
にはこのエツチング及び位置合わせは通常不必要である
。
用するために、支持基板２１に接着するに先立ってこれ
をエツチングしているが、単一の半導体層を用いる場合
にはこのエツチング及び位置合わせは通常不必要である
。
また前記実施例では支持基板２１に低誘電率のサファイ
アを用いて寄生容量を低減し、高速化を進めているが、
例えば金属、セラミックを支持基板に用いて熱抵抗を低
減し、高出力、高集積化を進めることも可能である。
アを用いて寄生容量を低減し、高速化を進めているが、
例えば金属、セラミックを支持基板に用いて熱抵抗を低
減し、高出力、高集積化を進めることも可能である。
更にＳｉ基恢は入手が最も容易で、その１枚に数枚のＧ
ａＡｓ基機上の半導体層を接着することができ、更に現
在主流となっているＳｔ半導体装置の製造設備に適合す
ることが容易となる。しかもＳｉ基板は軽量で機械的破
損に強い。これらの点から支持基板にＳｉ基板を用いれ
ば製造プロセス上大きい効果が得られる。
ａＡｓ基機上の半導体層を接着することができ、更に現
在主流となっているＳｔ半導体装置の製造設備に適合す
ることが容易となる。しかもＳｉ基板は軽量で機械的破
損に強い。これらの点から支持基板にＳｉ基板を用いれ
ば製造プロセス上大きい効果が得られる。
以上説明した如く本発明によれば、半導体装置の基板を
選択する大きい自由度が得られ、任意の単−或いは異種
の半導体層構造を有する半導体装置を、優れた特性と経
済性とをも９て容易に実現することが可能となる。
選択する大きい自由度が得られ、任意の単−或いは異種
の半導体層構造を有する半導体装置を、優れた特性と経
済性とをも９て容易に実現することが可能となる。
第１図は本発明の実施例を示す工程順模式側断面図、
第２図はへテロ接合電界効果トランジスタの従来例の模
式側断面図である。 図において、 １及び１１はＧａＡＳＳ板、 ２１はサファイア基板、 ２はノンドープのＧａＡｓ層、 ４．１２．１５はｎ型ＧａＡｓ層、 １３はｐ型ＧａＡｓ層、 ３．５．１４．１６はｎ型へ１ＧａＡｓ層、７．１７．
２７は金属層、 ８．９．１８．１９は１橿を示す。 第 １ 図 卒 １ 国 第 ２ 圀
式側断面図である。 図において、 １及び１１はＧａＡＳＳ板、 ２１はサファイア基板、 ２はノンドープのＧａＡｓ層、 ４．１２．１５はｎ型ＧａＡｓ層、 １３はｐ型ＧａＡｓ層、 ３．５．１４．１６はｎ型へ１ＧａＡｓ層、７．１７．
２７は金属層、 ８．９．１８．１９は１橿を示す。 第 １ 図 卒 １ 国 第 ２ 圀
Claims (1)
- 【特許請求の範囲】 １）第１の基板上に所要の半導体層をエピタキシャル成
長して該半導体層の表面に第１の金属層を形成し、かつ
第２の基板上に第２の金属層を形成して、 該第１の金属層と該第２の金属層とを接着し、該第１の
基板を除去して、該半導体層を用いて半導体装置を形成
することを特徴とする半導体装置の製造方法。 ２）同一の前記第２の基板上の前記第２の金属層に対し
て、複数の前記第１の基板上の前記第２の金属層を接着
することを特徴とする特許請求の範囲第１項記載の半導
体装置の製造方法。 ３）前記複数の第１の基板にエピタキシャル成長した半
導体層に、相互に異なる半導体層が含まれることを特徴
とする特許請求の範囲第２項記載の半導体装置の製造方
法。 ４）前記第１及び第２の金属層の少なくとも一部を用い
て配線を形成することを特徴とする特許請求の範囲第１
項記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27537585A JPH0746718B2 (ja) | 1985-12-06 | 1985-12-06 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27537585A JPH0746718B2 (ja) | 1985-12-06 | 1985-12-06 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62134965A true JPS62134965A (ja) | 1987-06-18 |
| JPH0746718B2 JPH0746718B2 (ja) | 1995-05-17 |
Family
ID=17554605
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP27537585A Expired - Lifetime JPH0746718B2 (ja) | 1985-12-06 | 1985-12-06 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0746718B2 (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0774341A (ja) * | 1993-08-31 | 1995-03-17 | Sony Corp | 光電子集積回路装置の製造方法 |
| JPH07202162A (ja) * | 1993-12-28 | 1995-08-04 | Nec Corp | 光集積回路およびその製造方法 |
| KR100847848B1 (ko) | 2007-02-26 | 2008-07-23 | 삼성전기주식회사 | 이종접합 바이폴라 트랜지스터 및 그 제조방법 |
| US9082748B2 (en) | 2012-10-05 | 2015-07-14 | Micron Technology, Inc. | Devices, systems, and methods related to removing parasitic conduction in semiconductor devices |
| JP2015141961A (ja) * | 2014-01-28 | 2015-08-03 | 日本電信電話株式会社 | 半導体装置の製造方法、および半導体装置 |
-
1985
- 1985-12-06 JP JP27537585A patent/JPH0746718B2/ja not_active Expired - Lifetime
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0774341A (ja) * | 1993-08-31 | 1995-03-17 | Sony Corp | 光電子集積回路装置の製造方法 |
| JPH07202162A (ja) * | 1993-12-28 | 1995-08-04 | Nec Corp | 光集積回路およびその製造方法 |
| KR100847848B1 (ko) | 2007-02-26 | 2008-07-23 | 삼성전기주식회사 | 이종접합 바이폴라 트랜지스터 및 그 제조방법 |
| US9082748B2 (en) | 2012-10-05 | 2015-07-14 | Micron Technology, Inc. | Devices, systems, and methods related to removing parasitic conduction in semiconductor devices |
| US9577058B2 (en) | 2012-10-05 | 2017-02-21 | Micron Technology, Inc. | Devices, systems, and methods related to removing parasitic conduction in semiconductor devices |
| JP2015141961A (ja) * | 2014-01-28 | 2015-08-03 | 日本電信電話株式会社 | 半導体装置の製造方法、および半導体装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0746718B2 (ja) | 1995-05-17 |
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