JP2002289774A - 多層構造半導体装置 - Google Patents
多層構造半導体装置Info
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Abstract
(57)【要約】
【課題】 素子の実効面積が小さく、動作時のオン抵抗
が小さく、高耐圧で大電流動作が可能なＭＩＳ型電界効
果トランジスタを提供する。 【解決手段】 半導体多層膜表面にゲート電極、ソース
電極およびドレイン電極が形成されてなる電界効果トラ
ンジスタの１個または複数個が平面的に並列配置された
基本ユニットに対して、前記多層膜の厚さ方向に１個ま
たは複数個の電界効果トランジスタが積層され、かつ、
各電界効果トランジスタの前記ゲート電極、ソース電
極、およびドレイン電極同士がそれぞれ接続された構
造。
が小さく、高耐圧で大電流動作が可能なＭＩＳ型電界効
果トランジスタを提供する。 【解決手段】 半導体多層膜表面にゲート電極、ソース
電極およびドレイン電極が形成されてなる電界効果トラ
ンジスタの１個または複数個が平面的に並列配置された
基本ユニットに対して、前記多層膜の厚さ方向に１個ま
たは複数個の電界効果トランジスタが積層され、かつ、
各電界効果トランジスタの前記ゲート電極、ソース電
極、およびドレイン電極同士がそれぞれ接続された構
造。
Description
【０００１】
【発明の属する技術分野】本発明は、多層構造半導体装
置に関し、さらに詳しくは、複数の電界効果トランジス
タを複数個集積した構造を有し、実効面積が小さく、し
かも動作時のオン抵抗が小さく、かつ、大電流動作が可
能な多層構造半導体装置に関する。
置に関し、さらに詳しくは、複数の電界効果トランジス
タを複数個集積した構造を有し、実効面積が小さく、し
かも動作時のオン抵抗が小さく、かつ、大電流動作が可
能な多層構造半導体装置に関する。
【０００２】
【従来の技術】近年、化合物半導体のＭＩＳ（金属−絶
縁膜−半導体）構造を有する電界効果トランジスタ（Ｆ
ＥＴ）の開発が急速に進められている。このＭＩＳ構造
のＦＥＴは、従来、半導体層としてＳｉ，ＳｉＣ、絶縁
層としてＳｉＯ2が用いられていた。すなわち、ｐ型Ｓ
ｉ基板上に、ソース、ドレイン電極を形成する部分の半
導体層にｎ型不純物を拡散させて反転層を形成する。続
いて、半導体表面全体を酸化させてＳｉＯ2膜を形成す
る。次にフォトリソグラフィー法などの集積回路プロセ
ス技術を用いてパターニングを行い、ゲート電極を形成
する部分の酸化膜のみを残して、ソース、ドレイン電極
を形成する部分の酸化膜は除去する。しかるのちソー
ス、ドレイン、ゲート電極を形成する。
縁膜−半導体）構造を有する電界効果トランジスタ（Ｆ
ＥＴ）の開発が急速に進められている。このＭＩＳ構造
のＦＥＴは、従来、半導体層としてＳｉ，ＳｉＣ、絶縁
層としてＳｉＯ2が用いられていた。すなわち、ｐ型Ｓ
ｉ基板上に、ソース、ドレイン電極を形成する部分の半
導体層にｎ型不純物を拡散させて反転層を形成する。続
いて、半導体表面全体を酸化させてＳｉＯ2膜を形成す
る。次にフォトリソグラフィー法などの集積回路プロセ
ス技術を用いてパターニングを行い、ゲート電極を形成
する部分の酸化膜のみを残して、ソース、ドレイン電極
を形成する部分の酸化膜は除去する。しかるのちソー
ス、ドレイン、ゲート電極を形成する。
【０００３】このような構造のＦＥＴにおいては、動作
時のオン抵抗を下げるために、ゲート幅を長くする必要
があり、例えば、ゲート長が0.15μｍに対して２ｍくら
い必要であり、ゲート電極を櫛歯状に形成したとして
も、かなりの面積を要することは避けがたい。一方、Ｇ
ａＮ，ＡｌＧａＮ，ＩｎＧａＡｌＮなどの窒化物系のワ
イドギャップ半導体を用いて、上述したＳｉ，ＳｉＣよ
りも動作時のオン抵抗がいっそう小さくなるＦＥＴの開
発も試みられている。
時のオン抵抗を下げるために、ゲート幅を長くする必要
があり、例えば、ゲート長が0.15μｍに対して２ｍくら
い必要であり、ゲート電極を櫛歯状に形成したとして
も、かなりの面積を要することは避けがたい。一方、Ｇ
ａＮ，ＡｌＧａＮ，ＩｎＧａＡｌＮなどの窒化物系のワ
イドギャップ半導体を用いて、上述したＳｉ，ＳｉＣよ
りも動作時のオン抵抗がいっそう小さくなるＦＥＴの開
発も試みられている。
【０００４】
【発明が解決しようとする課題】上記の窒化物系半導体
は、従来ＦＥＴに使用されているＧａＡｓ，Ｓｉなどの
半導体に比べ動作時のオン抵抗が１桁以上小さく、高耐
圧で、高温動作、ならびに大電流動作が可能であること
が理論的に明らかになった。しかし、これらの半導体を
用いてＦＥＴを作製する場合、一般的に、電気絶縁性の
基板、例えばサファイア基板上に結晶成長させるため、
ＦＥＴの立ち上がりの電圧を小さくするためにはゲート
長を充分長くしなければならず非常に大きな面積を必要
とした。
は、従来ＦＥＴに使用されているＧａＡｓ，Ｓｉなどの
半導体に比べ動作時のオン抵抗が１桁以上小さく、高耐
圧で、高温動作、ならびに大電流動作が可能であること
が理論的に明らかになった。しかし、これらの半導体を
用いてＦＥＴを作製する場合、一般的に、電気絶縁性の
基板、例えばサファイア基板上に結晶成長させるため、
ＦＥＴの立ち上がりの電圧を小さくするためにはゲート
長を充分長くしなければならず非常に大きな面積を必要
とした。
【０００５】一方、半導体素子の上面にソース・ドレイ
ン電極およびゲート電極を形成したプレーナ型の素子構
造にあっては、大面積のエピタキシャルウェハが必要と
なり、デバイスサイズに限界がある。しかもチャネルの
厚みを大きくし、その低抵抗化を図るには、例えば大規
模集積回路の製造プロセスにおける二重拡散等の技術を
用いてチャネルのキャリア濃度を高める必要があるの
で、その製造が非常に困難化する等の不具合がある。即
ち、大電流動作可能なＭＩＳ-ＦＥＴを、ＧaＮやＡlＧa
Ｎ等のワイドギャップな化合物半導体を用いて如何にし
て製作するかと言う点で種々の課題が残されている。
ン電極およびゲート電極を形成したプレーナ型の素子構
造にあっては、大面積のエピタキシャルウェハが必要と
なり、デバイスサイズに限界がある。しかもチャネルの
厚みを大きくし、その低抵抗化を図るには、例えば大規
模集積回路の製造プロセスにおける二重拡散等の技術を
用いてチャネルのキャリア濃度を高める必要があるの
で、その製造が非常に困難化する等の不具合がある。即
ち、大電流動作可能なＭＩＳ-ＦＥＴを、ＧaＮやＡlＧa
Ｎ等のワイドギャップな化合物半導体を用いて如何にし
て製作するかと言う点で種々の課題が残されている。
【０００６】本発明はこのような事情を考慮してなされ
たもので、その目的は、理論的に動作時のオン抵抗の小
さいワイドギャップなＧaＮ系の化合物半導体を有効に
活かして、高耐圧で大電流動作可能なＭＩＳ型構造を有
する電界効果トランジスタを提供することにある。
たもので、その目的は、理論的に動作時のオン抵抗の小
さいワイドギャップなＧaＮ系の化合物半導体を有効に
活かして、高耐圧で大電流動作可能なＭＩＳ型構造を有
する電界効果トランジスタを提供することにある。
【０００７】
【課題を解決するための手段】上記の課題を解決するた
めに本発明によれば、半導体多層膜表面にゲート電極、
ソース電極およびドレイン電極が形成されてなる電界効
果トランジスタの１個または複数個が平面的に並列配置
された基本ユニットに対して、前記多層膜の厚さ方向に
１個または複数個の電界効果トランジスタが積層され、
かつ、各電界効果トランジスタの前記ゲート電極、ソー
ス電極、およびドレイン電極同士がそれぞれ接続されて
いる多層構造半導体装置が提供される。
めに本発明によれば、半導体多層膜表面にゲート電極、
ソース電極およびドレイン電極が形成されてなる電界効
果トランジスタの１個または複数個が平面的に並列配置
された基本ユニットに対して、前記多層膜の厚さ方向に
１個または複数個の電界効果トランジスタが積層され、
かつ、各電界効果トランジスタの前記ゲート電極、ソー
ス電極、およびドレイン電極同士がそれぞれ接続されて
いる多層構造半導体装置が提供される。
【０００８】
【発明の実施の形態】以下、図面を参照して本発明の一
実施形態に係るＧaＮ半導体を用いたＭＩＳ構造を有す
るＦＥＴの多層構造半導体装置について説明する。図１
は、本発明の多層構造半導体装置の単位素子となるＭＩ
Ｓ−ＦＥＴの構造の一例を示す概念的断面図である。こ
のＦＥＴの製造工程は次のようなものである。すなわ
ち、ガスソース分子線エピタキシャル成長法用いてすべ
ての層の結晶成長を行う。この結晶成長には成長室とパ
ターニング室を有する超高真空装置を使用する。
実施形態に係るＧaＮ半導体を用いたＭＩＳ構造を有す
るＦＥＴの多層構造半導体装置について説明する。図１
は、本発明の多層構造半導体装置の単位素子となるＭＩ
Ｓ−ＦＥＴの構造の一例を示す概念的断面図である。こ
のＦＥＴの製造工程は次のようなものである。すなわ
ち、ガスソース分子線エピタキシャル成長法用いてすべ
ての層の結晶成長を行う。この結晶成長には成長室とパ
ターニング室を有する超高真空装置を使用する。
【０００９】そして、まず成長室内で半絶縁性のサファ
イア基板１上に、ラジカル化した窒素（３×１０-6Tor
r）とＧａ（５×１０-7Torr）およびＳｉ（５×１０-9T
orr）を用いて、成長温度６４０℃で厚さ５０ｎｍのｎ
−ＧａＮバッファー層２を形成し、さらにこのバッファ
ー層２の上に、Ｇａ（１×１０-6Torr）とアンモニア
（５×１０-5Torr）を用い、成長温度８５０℃で厚さ１
０００なｎｍのアンドープのｉ−ＧａＮ層３を形成し
た。
イア基板１上に、ラジカル化した窒素（３×１０-6Tor
r）とＧａ（５×１０-7Torr）およびＳｉ（５×１０-9T
orr）を用いて、成長温度６４０℃で厚さ５０ｎｍのｎ
−ＧａＮバッファー層２を形成し、さらにこのバッファ
ー層２の上に、Ｇａ（１×１０-6Torr）とアンモニア
（５×１０-5Torr）を用い、成長温度８５０℃で厚さ１
０００なｎｍのアンドープのｉ−ＧａＮ層３を形成し
た。
【００１０】続いて、Ｇａ（１×１０-6Torr）およびア
ンモニア（５×１０-5Torr）、ならびに、ドーパントと
してＳｉ（５×１０-10Torr）を用い、成長温度８５０
℃でキャリア濃度１×１０17ｃｍ-3で厚さ２００ｎｍの
ｎ−ＧａＮ層４を形成した。さらにその上に、Ｇａ（１
×１０-6Torr）とアンモニア（５×１０-5Torr）、なら
びに、ドーパントとしてＳｉ（１×１０-8Torr）を用い
て、成長温度８５０℃でキャリア濃度１×１０19ｃｍ-3
で厚さ１００ｎｍのｎ+−ＧａＮコンタクト層５を形成
した。
ンモニア（５×１０-5Torr）、ならびに、ドーパントと
してＳｉ（５×１０-10Torr）を用い、成長温度８５０
℃でキャリア濃度１×１０17ｃｍ-3で厚さ２００ｎｍの
ｎ−ＧａＮ層４を形成した。さらにその上に、Ｇａ（１
×１０-6Torr）とアンモニア（５×１０-5Torr）、なら
びに、ドーパントとしてＳｉ（１×１０-8Torr）を用い
て、成長温度８５０℃でキャリア濃度１×１０19ｃｍ-3
で厚さ１００ｎｍのｎ+−ＧａＮコンタクト層５を形成
した。
【００１１】上記の層構造を作製後、ｎ+−ＧａＮコン
タクト層５の表面全面に保護膜としてのＳｉＯ2膜６を
熱化学堆積法により厚さ２００ｎｍとなるように堆積さ
せた。続いて、フォトリソグラフィー法とドライエッチ
ング法により、パターニングを行ってソース、ドレイ
ン、およびゲート領域に相当する領域のＳｉＯ2膜６を
除去し、ソース、ドレイン領域の開口に、ｐ型ドーパン
トとしてジシクロペンタジエニルＭｇを用いてコンタク
ト層５にソース、およびドレイン領域７，９となる反転
層を形成した。しかるのち、ゲート領域上に絶縁ゲート
膜となるＳｉＯ2膜９を１０００Å堆積させた。
タクト層５の表面全面に保護膜としてのＳｉＯ2膜６を
熱化学堆積法により厚さ２００ｎｍとなるように堆積さ
せた。続いて、フォトリソグラフィー法とドライエッチ
ング法により、パターニングを行ってソース、ドレイ
ン、およびゲート領域に相当する領域のＳｉＯ2膜６を
除去し、ソース、ドレイン領域の開口に、ｐ型ドーパン
トとしてジシクロペンタジエニルＭｇを用いてコンタク
ト層５にソース、およびドレイン領域７，９となる反転
層を形成した。しかるのち、ゲート領域上に絶縁ゲート
膜となるＳｉＯ2膜９を１０００Å堆積させた。
【００１２】さらに、電極を形成するために、フォトレ
ジストを用いてパターニングを行った。すなわち、ゲー
ト領域をマスクし、ソース、ドレイン領域の上に、ソー
ス電極Ｓおよびドレイン電極ＤとなるＡｌ，Ｔｉ，Ａｕ
を順次蒸着し、ゲート領域にはＰｔ、Ａｕをこの順に蒸
着してゲート電極Ｇを形成した。このようにして作製し
たＦＥＴを所定のサイズに切断して、図２に示すような
平面視配置のＦＥＴ−ａを得た。
ジストを用いてパターニングを行った。すなわち、ゲー
ト領域をマスクし、ソース、ドレイン領域の上に、ソー
ス電極Ｓおよびドレイン電極ＤとなるＡｌ，Ｔｉ，Ａｕ
を順次蒸着し、ゲート領域にはＰｔ、Ａｕをこの順に蒸
着してゲート電極Ｇを形成した。このようにして作製し
たＦＥＴを所定のサイズに切断して、図２に示すような
平面視配置のＦＥＴ−ａを得た。
【００１３】一方、ＦＥＴ−ａと同様にして作製され、
ソース、ドレインおよびゲートの各電極Ｓ，ＤおよびＧ
が、図３に示す平面視配置となっているＦＥＴ−ｂを用
意した。なお、図３では、基板の裏面から見たＳ，Ｄ，
Ｇの各電極の配置を示している。続いて、本発明の多層
構造半導体装置の作製方法について説明する。
ソース、ドレインおよびゲートの各電極Ｓ，ＤおよびＧ
が、図３に示す平面視配置となっているＦＥＴ−ｂを用
意した。なお、図３では、基板の裏面から見たＳ，Ｄ，
Ｇの各電極の配置を示している。続いて、本発明の多層
構造半導体装置の作製方法について説明する。
【００１４】一例として、基本ユニットとして上記のよ
うにして１個のＦＥＴすなわちＦＥＴ−ａと使用し、こ
の基本ユニットに１個のＦＥＴすなわちＦＥＴ−ｂを重
ね合わせた場合について述べる。なお、図中半導体の積
層構造は省略した。まず、ＦＥＴ−ａ，ｂを各電極同士
が対向するように重ねる。すなわち、図２（ａ）、図３
（ａ）に示したＦＥＴ−ａの上にＦＥＴ−ｂを、それぞ
れの電極Ｓ，Ｄ，Ｇが接触するようにそのまま重ね、図
４に示すような積層体とする。そして、ＦＥＴ−ａの
Ｓ，Ｄの各電極とＦＥＴ−ｂのＳ，Ｄの各電極の重なり
合った領域をそれぞれ接続する。各ＦＥＴ−ａ，ｂの
Ｓ，Ｄは、一方の面積が他方の面積より大きくなるよう
に形成されているため、図４のように重ね合わせた場
合、ＦＥＴ−ａのＳ、およびＦＥＴ−ｂのＤの一部領域
がそれぞれ積層体から露出することになる。したがっ
て、この各領域を引き出し電極として利用することがで
きる。
うにして１個のＦＥＴすなわちＦＥＴ−ａと使用し、こ
の基本ユニットに１個のＦＥＴすなわちＦＥＴ−ｂを重
ね合わせた場合について述べる。なお、図中半導体の積
層構造は省略した。まず、ＦＥＴ−ａ，ｂを各電極同士
が対向するように重ねる。すなわち、図２（ａ）、図３
（ａ）に示したＦＥＴ−ａの上にＦＥＴ−ｂを、それぞ
れの電極Ｓ，Ｄ，Ｇが接触するようにそのまま重ね、図
４に示すような積層体とする。そして、ＦＥＴ−ａの
Ｓ，Ｄの各電極とＦＥＴ−ｂのＳ，Ｄの各電極の重なり
合った領域をそれぞれ接続する。各ＦＥＴ−ａ，ｂの
Ｓ，Ｄは、一方の面積が他方の面積より大きくなるよう
に形成されているため、図４のように重ね合わせた場
合、ＦＥＴ−ａのＳ、およびＦＥＴ−ｂのＤの一部領域
がそれぞれ積層体から露出することになる。したがっ
て、この各領域を引き出し電極として利用することがで
きる。
【００１５】この各電極間の接着には、比較的低温で溶
融する金属または合金を使用することが好ましい。具体
的には融点が６００℃以下のもの、例えば、ハンダ、Ａ
ｕ−Ｓｎ、Ａｌなどをあげることができる。電極間の接
続にＡｕ−Ｓｎを使用する場合、Ａｕ−Ｓｎが溶融する
まですなわち４００℃まで昇温して両者を接着すればよ
い。
融する金属または合金を使用することが好ましい。具体
的には融点が６００℃以下のもの、例えば、ハンダ、Ａ
ｕ−Ｓｎ、Ａｌなどをあげることができる。電極間の接
続にＡｕ−Ｓｎを使用する場合、Ａｕ−Ｓｎが溶融する
まですなわち４００℃まで昇温して両者を接着すればよ
い。
【００１６】なお、この積層体において、ＦＥＴ−ａお
よびＦＥＴ−ｂの各Ｇは重ね合わせられないので、別途
手段により両者を接続する。このような２個ＭＩＳ−Ｆ
ＥＴユニットからなる２層構造半導体装置を用いてソー
ス・ドレイン電圧を測定したところ、１０Ａで飽和する
特性が得られた。また、ＦＥＴの耐圧は１００Ｖを超え
た。さらに、オン抵抗は１０ｍΩｃｍ−２と充分低いも
のであることが確認された。
よびＦＥＴ−ｂの各Ｇは重ね合わせられないので、別途
手段により両者を接続する。このような２個ＭＩＳ−Ｆ
ＥＴユニットからなる２層構造半導体装置を用いてソー
ス・ドレイン電圧を測定したところ、１０Ａで飽和する
特性が得られた。また、ＦＥＴの耐圧は１００Ｖを超え
た。さらに、オン抵抗は１０ｍΩｃｍ−２と充分低いも
のであることが確認された。
【００１７】なお、上記の実施形態においては、ガスソ
ース分子線エピタキシャル成長法（ＭＢＥ）を用いてＧ
aＮ系の半導体層を順次結晶成長させたが、有機金属気
相化学堆積法（ＭＯＣＶＤ）を用いてＧaＮ系の半導体
層を結晶成長させることも可能である。そしてＧaＮ膜
の形成には、そのＧa源としてトリエチルガリウムやト
リメチルガリウム等の有機金属ガスを用い、また窒素源
としてジメチルヒドラジンが用いられる。但し、窒素源
としてモノメチルヒドラジンやアンモニア等を用いるこ
とも勿論可能である。またｎ型のドーパントとしてはモ
ノシランが、ｐ型のドーパントとしてジシクロペンタジ
エニルＭg等の有機系のＭgが用いられる。
ース分子線エピタキシャル成長法（ＭＢＥ）を用いてＧ
aＮ系の半導体層を順次結晶成長させたが、有機金属気
相化学堆積法（ＭＯＣＶＤ）を用いてＧaＮ系の半導体
層を結晶成長させることも可能である。そしてＧaＮ膜
の形成には、そのＧa源としてトリエチルガリウムやト
リメチルガリウム等の有機金属ガスを用い、また窒素源
としてジメチルヒドラジンが用いられる。但し、窒素源
としてモノメチルヒドラジンやアンモニア等を用いるこ
とも勿論可能である。またｎ型のドーパントとしてはモ
ノシランが、ｐ型のドーパントとしてジシクロペンタジ
エニルＭg等の有機系のＭgが用いられる。
【００１８】さらに、上記の実施形態ではｎ層にＧａＮ
を用いたが、これに限定されるものではなく、Ｓｉなど
をドープしたＩｎＧａＮ，ＩｎＧａＡｌＮ，ＩｎＧａ
Ｎ，ＩｎＧａＮＡｓ，ＩｎＧａＮＰなどを用いることも
できる。また、ｐ層として、ＭｇをドープしたＩｎＧａ
Ｎ，ＩｎＧａＡｌＮ，ＩｎＧａＮＡｓ，ＩｎＧａＮＰな
どを用いることもできる。
を用いたが、これに限定されるものではなく、Ｓｉなど
をドープしたＩｎＧａＮ，ＩｎＧａＡｌＮ，ＩｎＧａ
Ｎ，ＩｎＧａＮＡｓ，ＩｎＧａＮＰなどを用いることも
できる。また、ｐ層として、ＭｇをドープしたＩｎＧａ
Ｎ，ＩｎＧａＡｌＮ，ＩｎＧａＮＡｓ，ＩｎＧａＮＰな
どを用いることもできる。
【００１９】また、上記の実施形態では、基板として絶
縁性基板を使用したが、導電性の基板例えばＳｉＣ，Ｓ
ｉ，ＧａＡｓ，ＧａＰなどを用いてＧａＮのＦＥＴ構造
にすることもできる。導電性基板を用いると、基板の下
面にも電極を形成することができるので、ドレイン電極
を下面に設けた構成、いわゆる縦型ＦＥＴ構造とするこ
とが可能である。このような縦型ＦＥＴ構造とすると、
ゲート部の面積を大きくとることができ、オン抵抗の低
減に有効である。
縁性基板を使用したが、導電性の基板例えばＳｉＣ，Ｓ
ｉ，ＧａＡｓ，ＧａＰなどを用いてＧａＮのＦＥＴ構造
にすることもできる。導電性基板を用いると、基板の下
面にも電極を形成することができるので、ドレイン電極
を下面に設けた構成、いわゆる縦型ＦＥＴ構造とするこ
とが可能である。このような縦型ＦＥＴ構造とすると、
ゲート部の面積を大きくとることができ、オン抵抗の低
減に有効である。
【００２０】このような縦型ＦＥＴ構造とした場合、ゲ
ート部の実効的な面積をさらに増大するために、ゲート
部を選択的にｎ+−ＧａＮ層までエッチングして溝を形
成し、その上にＡｌＮ，ＳｉＯ2，ＳｉＮなどのゲート
絶縁膜を選択的に形成する。このような構造とすること
により、さらに大電流制御が可能となるという利点があ
る。また、ＦＥＴ構造としては、上記した実施態様に限
定されるものではなく、それ以外に、ＭＥＳＦＥＴ，Ｈ
ＥＭＴ，ＭＩＳＦＥＴなど全ての構造にも適用すること
ができる。
ート部の実効的な面積をさらに増大するために、ゲート
部を選択的にｎ+−ＧａＮ層までエッチングして溝を形
成し、その上にＡｌＮ，ＳｉＯ2，ＳｉＮなどのゲート
絶縁膜を選択的に形成する。このような構造とすること
により、さらに大電流制御が可能となるという利点があ
る。また、ＦＥＴ構造としては、上記した実施態様に限
定されるものではなく、それ以外に、ＭＥＳＦＥＴ，Ｈ
ＥＭＴ，ＭＩＳＦＥＴなど全ての構造にも適用すること
ができる。
【００２１】図５〜図７は、本発明の多層構造半導体装
置の他の実施形態を示したもので、図５は同一形状の２
個のＦＥＴ−ｃ，ｄを中表に重ねたものである。図６は
同じく同一形状の８個のＦＥＴ−ｅ〜ＦＥＴ−ｌを使用
し、４個のＦＥＴすなわちＦＥＴｅ〜ＦＥＴ−ｈを平面
的に配置して基本ユニットを作製し、この基本ユニット
に４個の平面は位置されたＦＥＴすなわちＦＥＴ−ｉ〜
ＦＥＴ−ｌを同様に中表に重ねたものである。図７は同
一形状の５個のＦＥＴ−ｍ〜ＦＥＴ−ｑを使用し、図６
に示したものと同様に４個のＦＥＴすなわちＦＥＴ−ｍ
〜ＦＥＴ−ｐを平面的に配置して基本ユニットを作製
し、この基本ユニットの上に１個のＦＥＴ−ｑを積層し
たものである。
置の他の実施形態を示したもので、図５は同一形状の２
個のＦＥＴ−ｃ，ｄを中表に重ねたものである。図６は
同じく同一形状の８個のＦＥＴ−ｅ〜ＦＥＴ−ｌを使用
し、４個のＦＥＴすなわちＦＥＴｅ〜ＦＥＴ−ｈを平面
的に配置して基本ユニットを作製し、この基本ユニット
に４個の平面は位置されたＦＥＴすなわちＦＥＴ−ｉ〜
ＦＥＴ−ｌを同様に中表に重ねたものである。図７は同
一形状の５個のＦＥＴ−ｍ〜ＦＥＴ−ｑを使用し、図６
に示したものと同様に４個のＦＥＴすなわちＦＥＴ−ｍ
〜ＦＥＴ−ｐを平面的に配置して基本ユニットを作製
し、この基本ユニットの上に１個のＦＥＴ−ｑを積層し
たものである。
【００２２】図５，６に示した積層体のように、上下の
ＦＥＴの端面が面一をなす積層体の場合は、Ｓ，Ｄおよ
びＧの各電極を、それぞれＦＥＴの端部まで引き出すこ
とにより、積層体を構成するすべてのＦＥＴを互いに接
続することが可能となる。さらに、本発明の多層構造半
導体装置においては、上記の各実施形態すなわち２層構
造に限定されるものではなく、３層、４層など多段に積
層した構造体とすることが可能である。
ＦＥＴの端面が面一をなす積層体の場合は、Ｓ，Ｄおよ
びＧの各電極を、それぞれＦＥＴの端部まで引き出すこ
とにより、積層体を構成するすべてのＦＥＴを互いに接
続することが可能となる。さらに、本発明の多層構造半
導体装置においては、上記の各実施形態すなわち２層構
造に限定されるものではなく、３層、４層など多段に積
層した構造体とすることが可能である。
【００２３】
【発明の効果】以上説明したように本発明によれば、Ｍ
ＩＳ−ＦＥＴを上下に積層し、ソース、ドレインおよび
ゲート電極をそれぞれ接続することにより、実効的なＦ
ＥＴ面積を縮小することが可能であり、しかも、オン抵
抗を低減して大電流スイッチング動作が可能となる。し
たがって、工業上極めて有用である。
ＩＳ−ＦＥＴを上下に積層し、ソース、ドレインおよび
ゲート電極をそれぞれ接続することにより、実効的なＦ
ＥＴ面積を縮小することが可能であり、しかも、オン抵
抗を低減して大電流スイッチング動作が可能となる。し
たがって、工業上極めて有用である。
【図１】本発明の多層構造半導体装置の構成単位素子で
あるＭＩＳ−ＦＥＴの層構造の一例を示す断面図であ
る。
あるＭＩＳ−ＦＥＴの層構造の一例を示す断面図であ
る。
【図２】図１のＦＥＴ−ａの各電極の配置を示す図であ
る。
る。
【図３】他のＦＥＴ−ｂの各電極の配置を示す図であ
る。
る。
【図４】ＦＥＴ−ａとＦＥＴ−ｂとを積層した際の各電
極の配置を示す図である。
極の配置を示す図である。
【図５】本発明の他の実施形態である多層構造半導体装
置の斜視図である。
置の斜視図である。
【図６】本発明の他の実施形態である多層構造半導体装
置の斜視図である。
置の斜視図である。
【図７】本発明の他の実施形態である多層構造半導体装
置の斜視図である。
置の斜視図である。
１ 基板 ２ ｎ−ＧａＮバッファ層 ３ ｉ−ＧａＮ層 ４ ｎ−ＧａＮ層 ５ ｎ+−ＧａＮコンタクト層 ６ ＳｉＯ2保護膜 ７，８ ｐ−ＧａＮ層（ソース、ドレイン領域） ９ ＳｉＯ2絶縁ゲート膜 Ｓ ソース電極 Ｄ ドレイン電極 Ｇ ゲート電極
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 21/338 Ｈ０１Ｌ 29/78 ６１８Ｂ 29/812 29/80 Ｂ 29/778 Ｈ (72)発明者 竹原 洋斉 東京都千代田区丸の内２丁目６番１号 古 河電気工業株式会社内 Ｆターム(参考） 5F102 GA01 GB01 GC01 GD01 GJ02 GJ03 GJ04 GJ05 GJ10 GK04 GL04 GQ01 GT02 GT03 GV07 HC01 HC24 5F110 AA04 AA07 BB11 CC02 DD04 EE01 EE02 EE14 EE43 FF02 GG04 GG12 GG25 GG32 GG34 GG42 GG44 HJ01 HK01 HK02 HK03 HK04 HK22 HK32 NN02 NN23 NN77 QQ16 5F140 AA29 AC23 AC36 BA01 BA02 BA06 BA07 BA17 BD06 BF05 BF11 BF15 BJ05 BJ11 BJ15 BJ26 CA01
Claims (5)
- 【請求項１】 半導体多層膜表面にゲート電極、ソース
電極およびドレイン電極が形成されてなる電界効果トラ
ンジスタの１個または複数個が平面的に並列配置された
基本ユニットに対して、前記多層膜の厚さ方向に１個ま
たは複数個の電界効果トランジスタが積層され、かつ、
各電界効果トランジスタの前記ゲート電極、ソース電
極、およびドレイン電極同士がそれぞれ接続されている
多層構造半導体装置。 - 【請求項２】 前記各電極が形成されている半導体層
が、ＧａＮ系半導体よりなる請求項１に記載の多層構造
半導体装置。 - 【請求項３】 前記電界効果トランジスタの基板が、半
絶縁性基板である請求項１または２に記載の多層構造半
導体装置。 - 【請求項４】 前記電界効果トランジスタの基板が、導
電性基板である請求項１または２に記載の多層構造半導
体装置。 - 【請求項５】 前記ゲート、ソースおよびドレインの各
電極が６００℃以下で溶融する金属または合金を介し
て、それぞれ対応するゲート、ソースおよびドレインの
各電極に接続されている請求項１〜５のいずれかに記載
の多層構造半導体装置。
Priority Applications (2)
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|---|---|---|---|
| JP2001090323A JP4955858B2 (ja) | 2001-03-27 | 2001-03-27 | 多層構造半導体装置 |
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Applications Claiming Priority (1)
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|---|---|---|---|
| JP2001090323A JP4955858B2 (ja) | 2001-03-27 | 2001-03-27 | 多層構造半導体装置 |
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|---|---|
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| JP4955858B2 JP4955858B2 (ja) | 2012-06-20 |
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| JP2001090323A Expired - Lifetime JP4955858B2 (ja) | 2001-03-06 | 2001-03-27 | 多層構造半導体装置 |
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- 2001-03-27 JP JP2001090323A patent/JP4955858B2/ja not_active Expired - Lifetime
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