JPH0746718B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH0746718B2 JPH0746718B2 JP27537585A JP27537585A JPH0746718B2 JP H0746718 B2 JPH0746718 B2 JP H0746718B2 JP 27537585 A JP27537585 A JP 27537585A JP 27537585 A JP27537585 A JP 27537585A JP H0746718 B2 JPH0746718 B2 JP H0746718B2
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- H01—ELECTRIC ELEMENTS
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/8252—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using III-V technology
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Description
【発明の詳細な説明】 〔概要〕 この発明は、目的に応じて選択した基板上に、他の基板
上にエピタキシャル成長した化合物半導体層を金属層を
介して接着し、成長基板を除去して半導体装置を形成す
ることにより、 半導体装置の特性の改善、異種の素子の集積化、経済性
の向上などを可能とするものである。
上にエピタキシャル成長した化合物半導体層を金属層を
介して接着し、成長基板を除去して半導体装置を形成す
ることにより、 半導体装置の特性の改善、異種の素子の集積化、経済性
の向上などを可能とするものである。
本発明は半導体装置の製造方法、特に半導体装置に用い
るウエーハの製造方法に関する。
るウエーハの製造方法に関する。
半導体集積回路装置のトランジスタ素子等は、通常バル
ク単結晶半導体基板もしくはこれにエピタキシャル成長
した化合物半導体層に形成されているが、支持体として
の基板が選択できれば装置特性の改善、製造プロセス上
の利便などが得られるためにその実現が要望されてい
る。
ク単結晶半導体基板もしくはこれにエピタキシャル成長
した化合物半導体層に形成されているが、支持体として
の基板が選択できれば装置特性の改善、製造プロセス上
の利便などが得られるためにその実現が要望されてい
る。
例えばシリコン（Si）MOS半導体装置等ではその半導体
材料として通常バルク単結晶半導体基板のみが用いられ
ているが、Siバイポーラ装置等ではそのトランジスタ素
子がバルク単結晶半導体基板とこれにエピタキシャル成
長した単結晶層とに跨がって形成されることが多い。
材料として通常バルク単結晶半導体基板のみが用いられ
ているが、Siバイポーラ装置等ではそのトランジスタ素
子がバルク単結晶半導体基板とこれにエピタキシャル成
長した単結晶層とに跨がって形成されることが多い。
これに対して、例えばヘテロ接合電界効果トランジス
タ、ヘテロ接合バイポーラトランジスタ、ホットエレク
トロントランジスタ等の化合物半導体装置では、バルク
単結晶基板上にエピタキシャル成長した化合物半導体層
にそのトランジスタ素子の活性領域が形成されることが
多い。その一例として従来のヘテロ接合電界効果トラン
ジスタの模式側断面図を第２図に示す。
タ、ヘテロ接合バイポーラトランジスタ、ホットエレク
トロントランジスタ等の化合物半導体装置では、バルク
単結晶基板上にエピタキシャル成長した化合物半導体層
にそのトランジスタ素子の活性領域が形成されることが
多い。その一例として従来のヘテロ接合電界効果トラン
ジスタの模式側断面図を第２図に示す。
本従来例では例えば分子線エピタキシャル成長（MBE）
法によって、半絶縁性砒化ガリウム（GaAs）基板31の
（100）面上に、例えばノンドープのｉ型GaAs層32（厚
さ0.5〜１μｍ程度）、これより電子親和力が小さいn+
型砒化アルミニウムガリウム（AlxGa1-xAs）電子供給層
33（厚さ数10nm程度）、n+型GaAsキャップ層34（厚さ数
10nm程度）を順次エピタキシャル成長している。
法によって、半絶縁性砒化ガリウム（GaAs）基板31の
（100）面上に、例えばノンドープのｉ型GaAs層32（厚
さ0.5〜１μｍ程度）、これより電子親和力が小さいn+
型砒化アルミニウムガリウム（AlxGa1-xAs）電子供給層
33（厚さ数10nm程度）、n+型GaAsキャップ層34（厚さ数
10nm程度）を順次エピタキシャル成長している。
n+型AlGaAs層33には例えば濃度１×1018cm-3程度にドナ
ー不純物をドープし、この層からｉ型GaAs層32へ遷移し
た電子によってヘテロ接合界面近傍に２次元電子ガス32
eが形成される。なおｉ型GaAs層32とn+型AlGaAs層33と
の間には厚さ数nm程度のノンドープのAlGaAs層が設けら
れることもある。
ー不純物をドープし、この層からｉ型GaAs層32へ遷移し
た電子によってヘテロ接合界面近傍に２次元電子ガス32
eが形成される。なおｉ型GaAs層32とn+型AlGaAs層33と
の間には厚さ数nm程度のノンドープのAlGaAs層が設けら
れることもある。
前記２次元電子ガス32eの面濃度をゲート電極39で制御
することによりトランジスタ動作が得られる。ｉ型GaAs
層32はこの様にチャネル層となるのみならず、バッファ
層として機能する。
することによりトランジスタ動作が得られる。ｉ型GaAs
層32はこの様にチャネル層となるのみならず、バッファ
層として機能する。
上述の如く、半導体集積回路装置のトランジスタ素子等
がバルク単結晶半導体基板もしくはこれにエピタキシャ
ル成長した化合物半導体層に形成されている例が多い
が、これとは異なる構造も既に多く知られている。
がバルク単結晶半導体基板もしくはこれにエピタキシャ
ル成長した化合物半導体層に形成されている例が多い
が、これとは異なる構造も既に多く知られている。
例えば基板を誘電体として寄生効果を除去するために、
サファイアもしくはスピネル基板上に気相成長したSi結
晶層を用いるSOS又はSIS構造がよく知られており、また
Si基板上に二酸化シリコン（SiO2）等の誘電体層を介し
て多結晶Siを堆積し、これを融解、再結晶化して半導体
素子を形成するSOI構造の研究が推進されている。しか
しながら従来得られているSi結晶層の結晶性は未だ不十
分で、バイポーラトランジスタの実現は特に困難であ
る。
サファイアもしくはスピネル基板上に気相成長したSi結
晶層を用いるSOS又はSIS構造がよく知られており、また
Si基板上に二酸化シリコン（SiO2）等の誘電体層を介し
て多結晶Siを堆積し、これを融解、再結晶化して半導体
素子を形成するSOI構造の研究が推進されている。しか
しながら従来得られているSi結晶層の結晶性は未だ不十
分で、バイポーラトランジスタの実現は特に困難であ
る。
この結晶性の不十分さを解決するために、Siバルク単結
晶基板上に誘電体層を介して多結晶Si層を形成した後
に、多結晶Si層を支持体としバルク単結晶基板を研磨、
エッチング等で処理して、これに半導体素子を形成する
構造も提供されている。
晶基板上に誘電体層を介して多結晶Si層を形成した後
に、多結晶Si層を支持体としバルク単結晶基板を研磨、
エッチング等で処理して、これに半導体素子を形成する
構造も提供されている。
例えば前記ヘテロ接合電界効果トランジスタ等を素子と
する化合物半導体集積回路装置についても、その基板を
選択する自由度が得られるならば、基板を誘電体として
寄生効果を除去すること、基板の熱抵抗を低減して出
力、集積度を向上すること、製造プロセス上種々の利便
を得ることなどが可能となる。
する化合物半導体集積回路装置についても、その基板を
選択する自由度が得られるならば、基板を誘電体として
寄生効果を除去すること、基板の熱抵抗を低減して出
力、集積度を向上すること、製造プロセス上種々の利便
を得ることなどが可能となる。
半導体装置に用いるウエーハについて上述の如く既に種
々の構造が知られているが、ヘテロ接合を含む半導体積
層構造がそれそれ用いられることが多い化合物半導体装
置についてはその適用が極めて困難であり、化合物半導
体装置の基板を選択する自由度が得られる製造方法が強
く要望されている。
々の構造が知られているが、ヘテロ接合を含む半導体積
層構造がそれそれ用いられることが多い化合物半導体装
置についてはその適用が極めて困難であり、化合物半導
体装置の基板を選択する自由度が得られる製造方法が強
く要望されている。
前記問題点は、第１の基板上に化合物半導体層をエピタ
キシャル成長して該化合物半導体層の表面に第１の金属
層を形成し、かつ第２の基板上に第２の金属層を形成
し、該第１の金属層と該第２の金属層とを接着し、該第
１の基板を除去して、該化合物半導体層を用いて半導体
素子を形成するように構成された半導体装置の製造方法
によって解決される。
キシャル成長して該化合物半導体層の表面に第１の金属
層を形成し、かつ第２の基板上に第２の金属層を形成
し、該第１の金属層と該第２の金属層とを接着し、該第
１の基板を除去して、該化合物半導体層を用いて半導体
素子を形成するように構成された半導体装置の製造方法
によって解決される。
本発明の製造方法では、第１の基板は所要の化合物半導
体層をエピタキシャル成長し得る単結晶を備えればよ
く、また第２の基板は目的に応じて誘電体、半導体、或
いは金属等を選択して、寄生効果の除去、熱抵抗の低減
などを実現することが可能となる。
体層をエピタキシャル成長し得る単結晶を備えればよ
く、また第２の基板は目的に応じて誘電体、半導体、或
いは金属等を選択して、寄生効果の除去、熱抵抗の低減
などを実現することが可能となる。
また第１の基板と第２の基板とを1:1に対応させること
は必ずしも必要ではなく、同一の第２の基板に複数の第
１の基板を接着してもよい。これによって例えば基板面
積を拡大して製造プロセスを合理化することができ、ま
た特に構成の異なる化合物半導体層をモザイク状に配設
すれば、従来困難であった特性、機能の異なる素子の集
積化を容易に実現することができる。
は必ずしも必要ではなく、同一の第２の基板に複数の第
１の基板を接着してもよい。これによって例えば基板面
積を拡大して製造プロセスを合理化することができ、ま
た特に構成の異なる化合物半導体層をモザイク状に配設
すれば、従来困難であった特性、機能の異なる素子の集
積化を容易に実現することができる。
以下本発明を実施例により具体的に説明する。
第１図（ａ）乃至（ｆ）は本発明によって、論理回路等
をヘテロ接合電界効果トランジスタ素子、入出力回路等
をヘテロ接合バイポーラトランジスタ素子によって構成
した集積回路装置にかかる実施例を示す工程順模式側断
面図である。
をヘテロ接合電界効果トランジスタ素子、入出力回路等
をヘテロ接合バイポーラトランジスタ素子によって構成
した集積回路装置にかかる実施例を示す工程順模式側断
面図である。
第１図（ａ）参照：ヘテロ接合電界効果トランジスタに
用いる化合物半導体層をMBE法等によって、例えば下記
の様にGaAs基板１上に成長する。但しGaAs基板１の電気
的特性は拘束されず、まだ各化合物半導体層の成長順序
は前記従来例を反転する。なおGaAs基板１に接してまず
エッチング停止層とするAlGaAs層５を設けることが望ま
しい。ただし図中2eは２次元電子ガスを示す。
用いる化合物半導体層をMBE法等によって、例えば下記
の様にGaAs基板１上に成長する。但しGaAs基板１の電気
的特性は拘束されず、まだ各化合物半導体層の成長順序
は前記従来例を反転する。なおGaAs基板１に接してまず
エッチング停止層とするAlGaAs層５を設けることが望ま
しい。ただし図中2eは２次元電子ガスを示す。
第１図（ｂ）参照：前記GaAs層２上に、例えばチタン
（Ti）を厚さ30nm程度、金（Au）を厚さ300nm程度に順
次蒸着して金属層７を形成する。
（Ti）を厚さ30nm程度、金（Au）を厚さ300nm程度に順
次蒸着して金属層７を形成する。
次いでこの金属層７及び全化合物半導体層２〜５を選択
的に除去して、目的とする集積回路装置に使用する領域
のみを残置する。
的に除去して、目的とする集積回路装置に使用する領域
のみを残置する。
第１図（ｃ）参照：ヘテロ接合バイポーラトランジスタ
に用いる各化合物半導体層を例えば下記の様に、分子線
エピタキシャル成長法等によってGaAs基板11上に成長す
る。但し12はコレクタ層、13はベース層、14はエミッタ
層、15はエミッタコンタクト層、16はエッチング停止層
であり、コレクタ層12は表面近傍で不純物濃度を高くし
ている。
に用いる各化合物半導体層を例えば下記の様に、分子線
エピタキシャル成長法等によってGaAs基板11上に成長す
る。但し12はコレクタ層、13はベース層、14はエミッタ
層、15はエミッタコンタクト層、16はエッチング停止層
であり、コレクタ層12は表面近傍で不純物濃度を高くし
ている。
次いで前記ヘテロ接合電界効果トランジスタの場合と同
様に金属層17を形成するが、本実施例ではこの金属層17
をコレクタ電極にも利用するために、その構成を例えば
金ゲルマニウム（AuGe）を厚さ30nm程度、金（Au）を厚
さ300nm程度としている。
様に金属層17を形成するが、本実施例ではこの金属層17
をコレクタ電極にも利用するために、その構成を例えば
金ゲルマニウム（AuGe）を厚さ30nm程度、金（Au）を厚
さ300nm程度としている。
前記と同様に、この金属層17及び全半導体層12〜16を選
択的に除去して、目的とする集積回路装置に使用する領
域のみを残置する。なお本実施例ではこの金属層17をコ
レクタ電極に利用するためのパターニングも行う。
択的に除去して、目的とする集積回路装置に使用する領
域のみを残置する。なお本実施例ではこの金属層17をコ
レクタ電極に利用するためのパターニングも行う。
第１図（ｄ）参照：本実施例では集積回路装置の基板に
例えばサファイアを使用する。このサファイア基板21上
にも前記と同様に、例えばTiを厚さ30nm程度、Auを厚さ
300nm程度に順次蒸着して金属層27を形成する。
例えばサファイアを使用する。このサファイア基板21上
にも前記と同様に、例えばTiを厚さ30nm程度、Auを厚さ
300nm程度に順次蒸着して金属層27を形成する。
なお本実施例ではこの金属層27の一部をヘテロ接合バイ
ポーラトランジスタ素子のコレクタ配線、入出力配線等
にも利用するために、所要のパターニングを例えばアル
ゴンイオン（Ar+）収束ビームによって行う。
ポーラトランジスタ素子のコレクタ配線、入出力配線等
にも利用するために、所要のパターニングを例えばアル
ゴンイオン（Ar+）収束ビームによって行う。
このサファイア基板21上に例えば前記GaAs基板１を反転
して重ね、位置合わせを行って、例えば温度200℃で金
属層27と金属層７とを圧着する。
して重ね、位置合わせを行って、例えば温度200℃で金
属層27と金属層７とを圧着する。
ついでGaAs基板１を例えはジクロロジフルオロメタン
（CCl2F2）を用いたプラズマエッチングによって除去
し、化合物半導体層２〜５を残置する。
（CCl2F2）を用いたプラズマエッチングによって除去
し、化合物半導体層２〜５を残置する。
第１図（ｅ）参照：更に前記GaAs基板11を同様に反転し
て重ね、位置合わせを行い、金属層27と金属層17とを圧
着してGaAs基板11を除去し、半導体層12〜16を残置す
る。
て重ね、位置合わせを行い、金属層27と金属層17とを圧
着してGaAs基板11を除去し、半導体層12〜16を残置す
る。
第１図（ｆ）参照：各トランジスタ素子を完成する。す
なわちヘテロ接合電界効果トランジスタ素子について
は、素子間分離のメサエッチング、ゲート部分のｎ型Al
GaAs電子供給層３を表出し閾値電圧を決定するエッチン
グ、ソース・ドレイン電極８、及びゲート電極９の形成
を行う。
なわちヘテロ接合電界効果トランジスタ素子について
は、素子間分離のメサエッチング、ゲート部分のｎ型Al
GaAs電子供給層３を表出し閾値電圧を決定するエッチン
グ、ソース・ドレイン電極８、及びゲート電極９の形成
を行う。
またヘテロ接合バイポーラトランジスタ素子について
は、エミッタ領域を画定しベースコンタクト領域を表出
するエッチング、素子間のエッチングによる分離、ベー
ス電極18、エミッタ電極19の形成を行う。
は、エミッタ領域を画定しベースコンタクト領域を表出
するエッチング、素子間のエッチングによる分離、ベー
ス電極18、エミッタ電極19の形成を行う。
素子間配線には先にパターニングした金属層27、或いは
不要の化合物半導体層を除去してパターニングした金属
層27と７、27と17を用いることができ、更に絶縁層を介
してトランジスタ素子上及びその他の基板21上に任意の
配線を形成することができる。
不要の化合物半導体層を除去してパターニングした金属
層27と７、27と17を用いることができ、更に絶縁層を介
してトランジスタ素子上及びその他の基板21上に任意の
配線を形成することができる。
本実施例では２種のトランジスタ素子を集積している
が、例えば半導体受光素子とヘテロ接合電界効果トラン
ジスタ素子、或いは半導体発光素子とヘテロ接合バイポ
ーラトランジスタ素子とを含む集積回路装置など、エピ
タキシャル成長した化合物半導体層の格子定数が異なる
組み合わせ、更に結晶面、結晶系が異なる組み合わせも
本発明の製造方法によって同様に実現することができ
る。
が、例えば半導体受光素子とヘテロ接合電界効果トラン
ジスタ素子、或いは半導体発光素子とヘテロ接合バイポ
ーラトランジスタ素子とを含む集積回路装置など、エピ
タキシャル成長した化合物半導体層の格子定数が異なる
組み合わせ、更に結晶面、結晶系が異なる組み合わせも
本発明の製造方法によって同様に実現することができ
る。
なお以上説明した実施例では構成の異なる半導体層を混
用するために、支持基板21に接着するに先立ってこれを
エッチングしているが、単一の化合物半導体層を用いる
場合にはこのエッチング及び位置合わせは通常不必要で
ある。
用するために、支持基板21に接着するに先立ってこれを
エッチングしているが、単一の化合物半導体層を用いる
場合にはこのエッチング及び位置合わせは通常不必要で
ある。
また前記実施例では支持基板21に低誘電率のサファイア
を用いて寄生容量を低減し、高速化を進めているが、例
えば金属、セラミックを支持基板に用いて熱抵抗を低減
し、高出力、高集積化を進めることも可能である。
を用いて寄生容量を低減し、高速化を進めているが、例
えば金属、セラミックを支持基板に用いて熱抵抗を低減
し、高出力、高集積化を進めることも可能である。
更にSi基板は入手が最も容易で、その１枚に数枚のGaAs
基板上の半導体層を接着することができ、更に現在主流
となっているSi半導体装置の製造設備に適合することが
容易となる。しかもSi基板は軽量で機械的破損に強い。
これらの点から支持基板にSi基板を用いれば製造プロセ
ス上大きい効果が得られる。
基板上の半導体層を接着することができ、更に現在主流
となっているSi半導体装置の製造設備に適合することが
容易となる。しかもSi基板は軽量で機械的破損に強い。
これらの点から支持基板にSi基板を用いれば製造プロセ
ス上大きい効果が得られる。
以上説明した如く本発明によれば、半導体装置の基板を
選択する大きい自由度が得られ、任意の単一或いは異種
の半導体層構造を有する半導体装置を、優れた特性と経
済性とをもって容易に実現することが可能となる。
選択する大きい自由度が得られ、任意の単一或いは異種
の半導体層構造を有する半導体装置を、優れた特性と経
済性とをもって容易に実現することが可能となる。
第１図は本発明の実施例を示す工程順模式側断面図、 第２図はヘテロ接合電界効果トランジスタの従来例の模
式側断面図である。 図において、 １及び11はGaAs基板、21はサファイア基板、２はノンド
ープのGaAs層、４、12、15はｎ型GaAs層、13はｐ型GaAs
層、３、５、14、16はｎ型AlGaAs層、７、17、27は金属
層、８、９、18、19は電極を示す。
式側断面図である。 図において、 １及び11はGaAs基板、21はサファイア基板、２はノンド
ープのGaAs層、４、12、15はｎ型GaAs層、13はｐ型GaAs
層、３、５、14、16はｎ型AlGaAs層、７、17、27は金属
層、８、９、18、19は電極を示す。
Claims (4)
- 【請求項１】第１の基板上に化合物半導体層をエピタキ
シャル成長して該化合物半導体層の表面に第１の金属層
を形成し、かつ第２の基板上に第２の金属層を形成し、 該第１の金属層と該第２の金属層とを接着し、 該第１の基板を除去し、 該化合物半導体層を用いて半導体素子を形成する ことを特徴とする半導体装置の製造方法。 - 【請求項２】前記第２の基板上の前記第２の金属層に対
して、複数の前記第１の基板上の前記第１の金属層を接
着することを特徴とする特許請求の範囲第１項記載の半
導体装置の製造方法。 - 【請求項３】前記複数の第１の基板にエピタキシャル成
長した化合物半導体層に、相互に異なる化合物半導体層
が含まれることを特徴とする特許請求の範囲第２項記載
の半導体装置の製造方法。 - 【請求項４】前記第１及び第２の金属層の一部を配線と
して用いることを特徴とする特許請求の範囲第１項記載
の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27537585A JPH0746718B2 (ja) | 1985-12-06 | 1985-12-06 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27537585A JPH0746718B2 (ja) | 1985-12-06 | 1985-12-06 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62134965A JPS62134965A (ja) | 1987-06-18 |
| JPH0746718B2 true JPH0746718B2 (ja) | 1995-05-17 |
Family
ID=17554605
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP27537585A Expired - Lifetime JPH0746718B2 (ja) | 1985-12-06 | 1985-12-06 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0746718B2 (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3668979B2 (ja) * | 1993-08-31 | 2005-07-06 | ソニー株式会社 | 光電子集積回路装置の製造方法 |
| JP3093547B2 (ja) * | 1993-12-28 | 2000-10-03 | 日本電気株式会社 | 光集積回路およびその製造方法 |
| KR100847848B1 (ko) | 2007-02-26 | 2008-07-23 | 삼성전기주식회사 | 이종접합 바이폴라 트랜지스터 및 그 제조방법 |
| US9082748B2 (en) | 2012-10-05 | 2015-07-14 | Micron Technology, Inc. | Devices, systems, and methods related to removing parasitic conduction in semiconductor devices |
| JP6096685B2 (ja) * | 2014-01-28 | 2017-03-15 | 日本電信電話株式会社 | 半導体装置の製造方法 |
-
1985
- 1985-12-06 JP JP27537585A patent/JPH0746718B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS62134965A (ja) | 1987-06-18 |
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