JP2862705B2 - ヘテロ接合半導体装置及びその製造方法 - Google Patents
ヘテロ接合半導体装置及びその製造方法Info
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- JP2862705B2 JP2862705B2 JP3153479A JP15347991A JP2862705B2 JP 2862705 B2 JP2862705 B2 JP 2862705B2 JP 3153479 A JP3153479 A JP 3153479A JP 15347991 A JP15347991 A JP 15347991A JP 2862705 B2 JP2862705 B2 JP 2862705B2
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Description
【０００１】
【産業上の利用分野】この発明は、同一の半絶縁基板に
縦形のヘテロ接合ＰＮＰバイポーラトランジスタと縦形
のヘテロ接合ＮＰＮバイポーラトランジスタとを含むヘ
テロ接合半導体装置及びその製造方法に関する。
縦形のヘテロ接合ＰＮＰバイポーラトランジスタと縦形
のヘテロ接合ＮＰＮバイポーラトランジスタとを含むヘ
テロ接合半導体装置及びその製造方法に関する。
【０００２】
【従来の技術】近年、化合物半導体を用いたヘテロ接合
バイポーラトランジスタは、高い電流増幅率を維持した
状態でベース抵抗とエミッタ容量を低減することができ
ることから、従来のシリコントランジスタに比べて高速
動作が期待され、高性能化への開発が進められている。
バイポーラトランジスタは、高い電流増幅率を維持した
状態でベース抵抗とエミッタ容量を低減することができ
ることから、従来のシリコントランジスタに比べて高速
動作が期待され、高性能化への開発が進められている。
【０００３】このようなヘテロ接合バイポーラトランジ
スタの開発にあっては、素子分離技術、イオン注入技
術、ヘテロ接合界面付近でのグレーディング層の形成技
術（傾斜化不純物プロファイル技術）、自己整合技術及
び高品質な結合成長技術等の製造技術の進展に伴い、１
００ＧＨｚ以上の最高発振周波数（ｆmax ）が報告され
ている。さらに、製造技術が進歩して、素子の微細化が
進められると、ｆmax ＞３００ＧＨｚも可能であると考
えられている。
スタの開発にあっては、素子分離技術、イオン注入技
術、ヘテロ接合界面付近でのグレーディング層の形成技
術（傾斜化不純物プロファイル技術）、自己整合技術及
び高品質な結合成長技術等の製造技術の進展に伴い、１
００ＧＨｚ以上の最高発振周波数（ｆmax ）が報告され
ている。さらに、製造技術が進歩して、素子の微細化が
進められると、ｆmax ＞３００ＧＨｚも可能であると考
えられている。
【０００４】一方、このような素子単体としての特にＮ
ＰＮトランジスタの性能向上に対して、所望の回路を構
成するために必要不可欠な技術、すなわち同一基板上に
種々の素子例えばＰＮＰトランジスタ、Ｉ2 Ｌ、抵抗、
容量等を混載する技術も報告されている。
ＰＮトランジスタの性能向上に対して、所望の回路を構
成するために必要不可欠な技術、すなわち同一基板上に
種々の素子例えばＰＮＰトランジスタ、Ｉ2 Ｌ、抵抗、
容量等を混載する技術も報告されている。
【０００５】しかしながら、同一の基板にヘテロ接合バ
イポーラトランジスタを含む種々の素子を多数混載する
場合には、不活性領域をできるだけ少なくするために、
メサ構造による段差が多数存在していた。このため、配
線の段切れ等が発生し、微細加工を困難にしていた。
イポーラトランジスタを含む種々の素子を多数混載する
場合には、不活性領域をできるだけ少なくするために、
メサ構造による段差が多数存在していた。このため、配
線の段切れ等が発生し、微細加工を困難にしていた。
【０００６】
【発明が解決しようとする課題】以上説明したように、
同一基板にヘテロ接合トランジスタを含む素子を混載す
る従来の技術にあっては、表面が平坦化されていないた
めに、微細加工が極めて困難であった。このため、素子
の高性能化ならびに高集積化が阻害されていた。
同一基板にヘテロ接合トランジスタを含む素子を混載す
る従来の技術にあっては、表面が平坦化されていないた
めに、微細加工が極めて困難であった。このため、素子
の高性能化ならびに高集積化が阻害されていた。
【０００７】そこで、この発明は、上記に鑑みてなされ
たものであり、その目的とするところは、同一基板に縦
形のヘテロ接合ＮＰＮトランジスタと縦形のヘテロ接合
ＰＮＰトランジスタを形成し、表面の平坦化を図ったヘ
テロ接合半導体装置及びその製造方法を提供することに
ある。
たものであり、その目的とするところは、同一基板に縦
形のヘテロ接合ＮＰＮトランジスタと縦形のヘテロ接合
ＰＮＰトランジスタを形成し、表面の平坦化を図ったヘ
テロ接合半導体装置及びその製造方法を提供することに
ある。
【０００８】
【課題を解決するための手段】上記目的を達成するため
に、この発明の第１の特徴は、縦形のヘテロ接合ＰＮＰ
トランジスタのエミッタ領域と縦形のヘテロ接合ＮＰＮ
トランジスタのベース領域とが同時に形成され、かつ前
記縦形のヘテロ接合ＰＮＰトランジスタのベース領域と
前記縦形のヘテロ接合ＮＰＮトランジスタのコレクタ領
域とが同時に形成されるプレーナ構造の縦形のヘテロ接
合ＰＮＰトランジスタと縦形のヘテロ接合ＮＰＮトラン
ジスタとが同一の半絶縁基板に形成されてなる。
に、この発明の第１の特徴は、縦形のヘテロ接合ＰＮＰ
トランジスタのエミッタ領域と縦形のヘテロ接合ＮＰＮ
トランジスタのベース領域とが同時に形成され、かつ前
記縦形のヘテロ接合ＰＮＰトランジスタのベース領域と
前記縦形のヘテロ接合ＮＰＮトランジスタのコレクタ領
域とが同時に形成されるプレーナ構造の縦形のヘテロ接
合ＰＮＰトランジスタと縦形のヘテロ接合ＮＰＮトラン
ジスタとが同一の半絶縁基板に形成されてなる。
【０００９】一方、この発明の第２の特徴は、半導体基
板上に不純物層を介して第１の化合物半導体層からなる
縦形のヘテロ接合ＰＮＰトランジスタのコレクタ領域を
形成し、前記ＰＮＰトランジスタのコレクタ領域上に第
２の化合物半導体層からなる前記ＰＮＰトランジスタの
ベース領域を積層形成すると同時に、前記不純物層上に
第２の化合物半導体層からなる縦形のヘテロ接合ＮＰＮ
トランジスタのコレクタ領域を形成し、前記ＰＮＰトラ
ンジスタのコレクタ領域及び前記ＮＰＮトランジスタの
コレクタ領域とそれぞれの領域に対応する電極とを接合
するコンタクト層を形成し、前記ＰＮＰトランジスタの
ベース領域上に第１の化合物半導体層からなる前記ＰＮ
Ｐトランジスタのエミッタ領域を積層形成すると同時
に、前記ＮＰＮトランジスタのコレクタ領域上に第１の
化合物半導体層からなる前記ＮＰＮトランジスタのベー
ス領域を積層形成し、前記ＰＮＰトランジスタのベース
領域、エミッタ領域及び前記ＮＰＮトランジスタのベー
ス領域とそれぞれの領域に対応する電極を接合するコン
タクト層を形成し、前記ＮＰＮトランジスタのベース領
域上に第１の化合物半導体層からなる前記ＮＰＮトラン
ジスタのエミッタ領域を形成し、前記ＮＰＮトランジス
タのエミッタ領域と対応する電極とをコンタクト層を形
成し、選択的な不純物の導入により前記それぞれのコン
タクト層を分離する第１の分離領域を形成し、絶縁物が
埋込まれた溝により前記ＰＮＰトランジスタと前記ＮＰ
Ｎトランジスタとを分離する第２の分離領域を形成して
なる。
板上に不純物層を介して第１の化合物半導体層からなる
縦形のヘテロ接合ＰＮＰトランジスタのコレクタ領域を
形成し、前記ＰＮＰトランジスタのコレクタ領域上に第
２の化合物半導体層からなる前記ＰＮＰトランジスタの
ベース領域を積層形成すると同時に、前記不純物層上に
第２の化合物半導体層からなる縦形のヘテロ接合ＮＰＮ
トランジスタのコレクタ領域を形成し、前記ＰＮＰトラ
ンジスタのコレクタ領域及び前記ＮＰＮトランジスタの
コレクタ領域とそれぞれの領域に対応する電極とを接合
するコンタクト層を形成し、前記ＰＮＰトランジスタの
ベース領域上に第１の化合物半導体層からなる前記ＰＮ
Ｐトランジスタのエミッタ領域を積層形成すると同時
に、前記ＮＰＮトランジスタのコレクタ領域上に第１の
化合物半導体層からなる前記ＮＰＮトランジスタのベー
ス領域を積層形成し、前記ＰＮＰトランジスタのベース
領域、エミッタ領域及び前記ＮＰＮトランジスタのベー
ス領域とそれぞれの領域に対応する電極を接合するコン
タクト層を形成し、前記ＮＰＮトランジスタのベース領
域上に第１の化合物半導体層からなる前記ＮＰＮトラン
ジスタのエミッタ領域を形成し、前記ＮＰＮトランジス
タのエミッタ領域と対応する電極とをコンタクト層を形
成し、選択的な不純物の導入により前記それぞれのコン
タクト層を分離する第１の分離領域を形成し、絶縁物が
埋込まれた溝により前記ＰＮＰトランジスタと前記ＮＰ
Ｎトランジスタとを分離する第２の分離領域を形成して
なる。
【００１０】
【作用】この発明は、ヘテロ接合ＰＮＰトランジスタと
ヘテロ接合ＮＰＮトランジスタのそれぞれの活性動作領
域を同一の半絶縁基板上に積層形成するとともに、分離
層によりそれぞれのトランジスタを分離したプレーナ構
造として、表面の平坦化を図るようにしている。
ヘテロ接合ＮＰＮトランジスタのそれぞれの活性動作領
域を同一の半絶縁基板上に積層形成するとともに、分離
層によりそれぞれのトランジスタを分離したプレーナ構
造として、表面の平坦化を図るようにしている。
【００１１】
【実施例】以下、図面を用いてこの発明の実施例を説明
する。
する。
【００１２】図１はこの発明の一実施例に係るヘテロ接
合半導体装置の構造を示す断面図である。同図に示す実
施例の半導体装置は、ＧａＡｓ及びＡｌＧａＡｓからな
る化合物半導体を用いて、同一基板に縦形のヘテロ接合
ＮＰＮトランジスタと縦形のヘテロ接合ＰＮＰトランジ
スタを互いに素子分離して形成したものである。
合半導体装置の構造を示す断面図である。同図に示す実
施例の半導体装置は、ＧａＡｓ及びＡｌＧａＡｓからな
る化合物半導体を用いて、同一基板に縦形のヘテロ接合
ＮＰＮトランジスタと縦形のヘテロ接合ＰＮＰトランジ
スタを互いに素子分離して形成したものである。
【００１３】まず、はじめに、この実施例の構造を図１
を参照して説明する。
を参照して説明する。
【００１４】図１において、ヘテロ接合のＰＮＰトラン
ジスタとヘテロ接合のＮＰＮトランジスタは、それぞれ
のベース領域、エミッタ領域及びコレクタ領域がＧａＡ
ｓからなる半絶縁基板１上に形成されたＮ+ 型のＧａＡ
ｓ層２上に積層されて形成されている。
ジスタとヘテロ接合のＮＰＮトランジスタは、それぞれ
のベース領域、エミッタ領域及びコレクタ領域がＧａＡ
ｓからなる半絶縁基板１上に形成されたＮ+ 型のＧａＡ
ｓ層２上に積層されて形成されている。
【００１５】ＰＮＰトランジスタのコレクタ領域は、Ｇ
ａＡｓ層２上に形成されたＰ+ 型のＡｌＧａＡｓ層３か
らなり、ベース領域はこのＡｌＧａＡｓ層３上に積層形
成されたＮ型のＧａＡｓ層４からなり、エミッタ領域は
このＧａＡｓ層４上に積層形成されたＮ型のＡｌＧａＡ
ｓ層５からなる。
ａＡｓ層２上に形成されたＰ+ 型のＡｌＧａＡｓ層３か
らなり、ベース領域はこのＡｌＧａＡｓ層３上に積層形
成されたＮ型のＧａＡｓ層４からなり、エミッタ領域は
このＧａＡｓ層４上に積層形成されたＮ型のＡｌＧａＡ
ｓ層５からなる。
【００１６】コレクタ領域となるＡｌＧａＡｓ層３に
は、Ｐ+ 型のＧａＡｓからなりコレクタコンタクト層と
なるディープＰ+ 層６が形成され、ベース領域となるＡ
ｌＧａＡｓ層４には、Ｎ+ 型のＧａＡｓ及びＡｌＧａＡ
ｓからなりベースコンタクト層となるＮ+ 層７が形成さ
れ、エミッタ領域となるＡｌＧａＡｓ層５にはＰ+ 型の
ＧａＡｓ及びＡｌＧａＡｓからなりエミッタコンタクト
層となるＰ+ 層８が形成されている。さらに、ディープ
Ｐ+ 層６、Ｎ+ 層８上には、コレクタ領域、ベース領域
及びエミッタ領域のそれぞれの領域に対応したコレクタ
電極、ベース電極及びエミッタ電極となるオーミック電
極９が形成されている。
は、Ｐ+ 型のＧａＡｓからなりコレクタコンタクト層と
なるディープＰ+ 層６が形成され、ベース領域となるＡ
ｌＧａＡｓ層４には、Ｎ+ 型のＧａＡｓ及びＡｌＧａＡ
ｓからなりベースコンタクト層となるＮ+ 層７が形成さ
れ、エミッタ領域となるＡｌＧａＡｓ層５にはＰ+ 型の
ＧａＡｓ及びＡｌＧａＡｓからなりエミッタコンタクト
層となるＰ+ 層８が形成されている。さらに、ディープ
Ｐ+ 層６、Ｎ+ 層８上には、コレクタ領域、ベース領域
及びエミッタ領域のそれぞれの領域に対応したコレクタ
電極、ベース電極及びエミッタ電極となるオーミック電
極９が形成されている。
【００１７】一方、ＮＰＮトランジスタのコレクタ領域
は、ＧａＡｓ層２上に形成されたＮ型のＧａＡｓ層４か
らなり、ベース領域はこのＧａＡｓ層４上に積層形成さ
れたＰ+ 型のＡｌＧａＡｓ層５からなり、エミッタ領域
はこのＡｌＧａＡｓ層５上に積層形成されたＮ型のＡｌ
ＧａＡｓ層１０からなる。
は、ＧａＡｓ層２上に形成されたＮ型のＧａＡｓ層４か
らなり、ベース領域はこのＧａＡｓ層４上に積層形成さ
れたＰ+ 型のＡｌＧａＡｓ層５からなり、エミッタ領域
はこのＡｌＧａＡｓ層５上に積層形成されたＮ型のＡｌ
ＧａＡｓ層１０からなる。
【００１８】ここで、ＮＰＮトランジスタのコレクタ領
域となるＧａＡｓ層４は、ＰＮＰトランジスタのベース
領域となるＧａＡｓ層と同じ工程により形成される同じ
層であり、ＮＰＮトランジスタのベース領域となるＡｌ
ＧａＡｓ層５は、ＰＮＰトランジスタのエミッタ領域と
なるＡｌＧｓＡｓ層と同じ工程により形成される同じ層
となる。
域となるＧａＡｓ層４は、ＰＮＰトランジスタのベース
領域となるＧａＡｓ層と同じ工程により形成される同じ
層であり、ＮＰＮトランジスタのベース領域となるＡｌ
ＧａＡｓ層５は、ＰＮＰトランジスタのエミッタ領域と
なるＡｌＧｓＡｓ層と同じ工程により形成される同じ層
となる。
【００１９】ＮＰＮトランジスタのコレクタ領域となる
ＧａＡｓ層４には、Ｎ+ 型のＧａＡｓからなりコレクタ
コンタクト層となるディープＮ+ 層１１が形成され、ベ
ース領域となるＡｌＧａＡｓ層５には、Ｐ+ 型のＧａＡ
ｓ及びＡｌＧａＡｓからなりベースコンタクト層となる
Ｐ+ 層８が形成され、エミッタ領域となるＡｌＧａＡｓ
層１０には、Ｎ+ 型のＧａＡｓからなりエミッタコンタ
クト層となるキャップ層１２が形成されている。さら
に、Ｎ+ 層１１、Ｐ+ 層８及びキャップ層１２上には、
コレクタ領域、ベース領域及びエミッタ領域のそれぞれ
の領域に対応したコレクタ電極、ベース電極およびエミ
ッタ電極となるオーミック電極９が形成されている。
ＧａＡｓ層４には、Ｎ+ 型のＧａＡｓからなりコレクタ
コンタクト層となるディープＮ+ 層１１が形成され、ベ
ース領域となるＡｌＧａＡｓ層５には、Ｐ+ 型のＧａＡ
ｓ及びＡｌＧａＡｓからなりベースコンタクト層となる
Ｐ+ 層８が形成され、エミッタ領域となるＡｌＧａＡｓ
層１０には、Ｎ+ 型のＧａＡｓからなりエミッタコンタ
クト層となるキャップ層１２が形成されている。さら
に、Ｎ+ 層１１、Ｐ+ 層８及びキャップ層１２上には、
コレクタ領域、ベース領域及びエミッタ領域のそれぞれ
の領域に対応したコレクタ電極、ベース電極およびエミ
ッタ電極となるオーミック電極９が形成されている。
【００２０】また、上述した構造のＮＰＮ及びＰＮＰト
ランジスタにあっては、図示されていないが、ＰＮＰト
ランジスタのベース領域となるＡｌＧａＡｓ層４とエミ
ッタ領域となるＡｌＧａＡｓ層５との間と、ＮＰＮトラ
ンジスタのコレクタ領域となるＧａＡｓ層４とベース領
域となるＡｌＧａＡｓ層５との間及び、ＮＰＮトランジ
スタのベース領域となるＡｌＧａＡｓ層５とエミッタ領
域となるＡｌＧａＡｓ層１０との間に、それぞれ薄いグ
レーディング層が形成されており、ノッチの解消が図ら
れている。
ランジスタにあっては、図示されていないが、ＰＮＰト
ランジスタのベース領域となるＡｌＧａＡｓ層４とエミ
ッタ領域となるＡｌＧａＡｓ層５との間と、ＮＰＮトラ
ンジスタのコレクタ領域となるＧａＡｓ層４とベース領
域となるＡｌＧａＡｓ層５との間及び、ＮＰＮトランジ
スタのベース領域となるＡｌＧａＡｓ層５とエミッタ領
域となるＡｌＧａＡｓ層１０との間に、それぞれ薄いグ
レーディング層が形成されており、ノッチの解消が図ら
れている。
【００２１】このような構造のＮＰＮトランジスタとＰ
ＮＰトランジスタは、それぞれの領域が不純物の選択的
な導入により損傷が生じたＧａＡｓ及びＡｌＧａＡｓか
らなりＧａＡｓ層４に達する深さのダメージアイソレー
ション層１３により分離されており、それぞれのトラン
ジスタは、基板１に達する深さの溝に埋込まれたＳｉＮ
膜からなるトレンチアイソレーション層１４によって素
子分離されている。
ＮＰトランジスタは、それぞれの領域が不純物の選択的
な導入により損傷が生じたＧａＡｓ及びＡｌＧａＡｓか
らなりＧａＡｓ層４に達する深さのダメージアイソレー
ション層１３により分離されており、それぞれのトラン
ジスタは、基板１に達する深さの溝に埋込まれたＳｉＮ
膜からなるトレンチアイソレーション層１４によって素
子分離されている。
【００２２】次に、図１に示した構造のトランジスタを
得るための製造方法の一実施例を、図２乃至図６に示す
工程断面図を参照して説明する。
得るための製造方法の一実施例を、図２乃至図６に示す
工程断面図を参照して説明する。
【００２３】まず、ＧａＡｓからなる半絶縁基板１上
に、気相エピタキシァル成長法（ＭＯＣＶＤ法）により
７００℃程度の雰囲気中で６０００Å程度の厚さにＮ+
型のＧａＡｓ層２を成長形成する。続いて、同様にＰ+
層のＡｌＧａＡｓ層３を２０００Å程度の厚さに形成す
る。その後、ＡｌＧａＡｓ層３上にパターニングされた
レジスト１５をマスクとして、ＡｌＧａＡｓ層３を選択
的にエッチング処理して除去する（図２）。
に、気相エピタキシァル成長法（ＭＯＣＶＤ法）により
７００℃程度の雰囲気中で６０００Å程度の厚さにＮ+
型のＧａＡｓ層２を成長形成する。続いて、同様にＰ+
層のＡｌＧａＡｓ層３を２０００Å程度の厚さに形成す
る。その後、ＡｌＧａＡｓ層３上にパターニングされた
レジスト１５をマスクとして、ＡｌＧａＡｓ層３を選択
的にエッチング処理して除去する（図２）。
【００２４】次に、レジスト１５を除去した後、ＭＯＣ
ＶＤ法により７００℃程度の雰囲気中でＮ型のＧａＡｓ
層４を６０００Å程度の厚さに成長形成する。続いて、
Ｓｉの選択的なイオン注入によりＮ型のＧａＡｓ層４の
一部をＮ+化してディープＮ+ 層１１を形成する。ひき
続いて、Ｂｅの選択的なイオン注入によりＡｌＧａＡｓ
層３上のＧａＡｓ層４の一部をＰ+化してディープＰ+
層６を形成する。その後、分子線エピタキシァル成長法
（ＭＢＥ法）によりＡｌとＡｓの組成割合を変化させた
薄いグレーディング層（図示せず）を形成した後、Ｐ+
型のＡｌＧａＡｓ層５を１０００Å程度の厚さに形成す
る。続いて、パターニングされたレジスト１６をマスク
として、ＡｌＧａＡｓ層５を選択的にエッチング処理し
除去する（図３）。
ＶＤ法により７００℃程度の雰囲気中でＮ型のＧａＡｓ
層４を６０００Å程度の厚さに成長形成する。続いて、
Ｓｉの選択的なイオン注入によりＮ型のＧａＡｓ層４の
一部をＮ+化してディープＮ+ 層１１を形成する。ひき
続いて、Ｂｅの選択的なイオン注入によりＡｌＧａＡｓ
層３上のＧａＡｓ層４の一部をＰ+化してディープＰ+
層６を形成する。その後、分子線エピタキシァル成長法
（ＭＢＥ法）によりＡｌとＡｓの組成割合を変化させた
薄いグレーディング層（図示せず）を形成した後、Ｐ+
型のＡｌＧａＡｓ層５を１０００Å程度の厚さに形成す
る。続いて、パターニングされたレジスト１６をマスク
として、ＡｌＧａＡｓ層５を選択的にエッチング処理し
除去する（図３）。
【００２５】次に、レジスト１６を除去した後、ＭＢＥ
法によりＡｌとＡｓの組成割合を変化させた薄いグレー
ディング層（図示せず）を形成し、さらにＮ型のＡｌＧ
ａＡｓ層１０を１５００Å程度の厚さに形成した後、Ｎ
+ 型のＧａＡｓからなるキャップ層１２を１５００Å程
度の厚さに形成する。続いて、Ｓｉの選択的なイオン注
入によりＡｌＧａＡｓ層１０及びＧａＡｓ層１２の一部
をＮ+ 化して、前工程で形成されたＮ+ 層１１上に連続
したＮ+ 層１１を形成するとともにＮ+ 層７を形成す
る。ひき続いて、Ｂｅの選択的なイオン注入によりＡｌ
ＧａＡｓ層１０及びＧａＡｓ層１２の一部をＰ+ 化し
て、前工程で形成されたディープＰ+ 層６上に連続した
Ｐ+ 層６を形成するとともにＡｌＧａＡｓ層５上にＰ+
層８を形成する（図４）。
法によりＡｌとＡｓの組成割合を変化させた薄いグレー
ディング層（図示せず）を形成し、さらにＮ型のＡｌＧ
ａＡｓ層１０を１５００Å程度の厚さに形成した後、Ｎ
+ 型のＧａＡｓからなるキャップ層１２を１５００Å程
度の厚さに形成する。続いて、Ｓｉの選択的なイオン注
入によりＡｌＧａＡｓ層１０及びＧａＡｓ層１２の一部
をＮ+ 化して、前工程で形成されたＮ+ 層１１上に連続
したＮ+ 層１１を形成するとともにＮ+ 層７を形成す
る。ひき続いて、Ｂｅの選択的なイオン注入によりＡｌ
ＧａＡｓ層１０及びＧａＡｓ層１２の一部をＰ+ 化し
て、前工程で形成されたディープＰ+ 層６上に連続した
Ｐ+ 層６を形成するとともにＡｌＧａＡｓ層５上にＰ+
層８を形成する（図４）。
【００２６】次に、比較的厚いレジストパターン（図示
せず）をマスクとして、フィールド予定領域にＢ+ 及び
Ｈ+ のイオンを選択的に注入することにより損傷を発生
させ、Ｎ型のＧａＡｓ層４にまで達する深さのダメージ
アイソレーション層１３を形成する（図５）。
せず）をマスクとして、フィールド予定領域にＢ+ 及び
Ｈ+ のイオンを選択的に注入することにより損傷を発生
させ、Ｎ型のＧａＡｓ層４にまで達する深さのダメージ
アイソレーション層１３を形成する（図５）。
【００２７】最後に、前工程の比較的厚いレジストパタ
ーンを除去した後、新たなレジストパターン（図示せ
ず）をマスクとし、Ａｒイオンのイオンミリング法によ
り３μｍ程度の深さの半絶縁基板１にまで達する溝を形
成する。続いて、この溝にＳｉＮ膜を埋込み堆積した
後、このＳｉＮ膜上にレジスト（図示せず）を塗布形成
しエッチバックを行なうといった一連の処理を繰り返し
行ない、溝の内部と表面にＳｉＮ膜を堆積形成すること
により、ＮＰＮトランジスタとＰＮＰトランジスタをそ
れぞれ素子分離するトレンチアイソレーション層１４を
形成する。この時に、上述した一連の処理を繰り返して
行なうことにより、表面が平坦化されることになる。な
お、この実施例では、トレンチアイソレーション層１４
の溝の形状は凹状となっているが、ストレスの緩和に有
利なＶ状とするようにしてもよい。続いて、表面に堆積
形成されたＳｉＮ膜を選択的に開口除去し、Ｐ+ 層６，
８上にはＡｕＺｎ膜を、Ｎ+ 層７，１１，１２上にはＡ
ｕＧｅＮｉ膜をそれぞれ形成することによりそれぞれの
トランジスタのオーミック電極９を形成し、その後ラピ
ッドサーマルアニール（ＲＴＡ）法によりフォーミング
ガスの雰囲気中でアロイ化して、図１に示すヘテロ接合
半導体装置が完成する（図６）。
ーンを除去した後、新たなレジストパターン（図示せ
ず）をマスクとし、Ａｒイオンのイオンミリング法によ
り３μｍ程度の深さの半絶縁基板１にまで達する溝を形
成する。続いて、この溝にＳｉＮ膜を埋込み堆積した
後、このＳｉＮ膜上にレジスト（図示せず）を塗布形成
しエッチバックを行なうといった一連の処理を繰り返し
行ない、溝の内部と表面にＳｉＮ膜を堆積形成すること
により、ＮＰＮトランジスタとＰＮＰトランジスタをそ
れぞれ素子分離するトレンチアイソレーション層１４を
形成する。この時に、上述した一連の処理を繰り返して
行なうことにより、表面が平坦化されることになる。な
お、この実施例では、トレンチアイソレーション層１４
の溝の形状は凹状となっているが、ストレスの緩和に有
利なＶ状とするようにしてもよい。続いて、表面に堆積
形成されたＳｉＮ膜を選択的に開口除去し、Ｐ+ 層６，
８上にはＡｕＺｎ膜を、Ｎ+ 層７，１１，１２上にはＡ
ｕＧｅＮｉ膜をそれぞれ形成することによりそれぞれの
トランジスタのオーミック電極９を形成し、その後ラピ
ッドサーマルアニール（ＲＴＡ）法によりフォーミング
ガスの雰囲気中でアロイ化して、図１に示すヘテロ接合
半導体装置が完成する（図６）。
【００２８】なお、配線層の形成は、図示しないが上述
した工程の後に、バイアススパッタ法によりＳｉＯ2 膜
を堆積形成して、オーミック電極９上のＳｉＯ2 膜を選
択的にエッチング除去し、バリアーメタルを堆積形成し
た後、スパッタ法によりＴｉＷＡｕ膜を形成し、このＴ
ｉＷＡｕ膜をイオンミリング法により選択的に除去する
ことによって行なわれる。
した工程の後に、バイアススパッタ法によりＳｉＯ2 膜
を堆積形成して、オーミック電極９上のＳｉＯ2 膜を選
択的にエッチング除去し、バリアーメタルを堆積形成し
た後、スパッタ法によりＴｉＷＡｕ膜を形成し、このＴ
ｉＷＡｕ膜をイオンミリング法により選択的に除去する
ことによって行なわれる。
【００２９】このようにして製造されるこの発明のヘテ
ロ接合半導体装置にあっては、高性能な縦形ＮＰＮトラ
ンジスタと縦形ＰＮＰトランジスタを同一の基板に表面
が平坦化された状態で得ることが可能となるため、素子
の微細化ならびに多層配線構造を含む高集積化が可能と
なり、特性の均一化された素子を高歩留で得ることがで
きるようになる。
ロ接合半導体装置にあっては、高性能な縦形ＮＰＮトラ
ンジスタと縦形ＰＮＰトランジスタを同一の基板に表面
が平坦化された状態で得ることが可能となるため、素子
の微細化ならびに多層配線構造を含む高集積化が可能と
なり、特性の均一化された素子を高歩留で得ることがで
きるようになる。
【００３０】なお、この発明は、上記実施例に限ること
はなく、例えばＭＯＣＶＤ法により形成されるＧａＡｓ
層やＡｌＧａＡｓ層をＭＢＥ法に形成してもよく、ま
た、ＧａＡｓ及びＡｌＧａＡｓ系以外の例えばＩｎＰ系
の化合物半導体を用いることも可能である。
はなく、例えばＭＯＣＶＤ法により形成されるＧａＡｓ
層やＡｌＧａＡｓ層をＭＢＥ法に形成してもよく、ま
た、ＧａＡｓ及びＡｌＧａＡｓ系以外の例えばＩｎＰ系
の化合物半導体を用いることも可能である。
【００３１】さらに、ＰＮＰトランジスタのコレクタ領
域及びＮＰＮトランジスタのエミッタ領域の混晶組成
が、ＰＮＰトランジスタのベース領域又はエミッタ領域
の混晶組成と異なるようにそれぞれのトランジスタにお
けるヘテロ接合を構成するようにしてもよく、また、Ｎ
ＰＮトランジスタのエミッタ領域の混晶組成が、ＮＰＮ
トランジスタのコレクタ領域又はＰＮＰトランジスタの
それぞれの活性動作領域の混晶組成と異なるようにそれ
ぞれのトランジスタにおけるヘテロ接合を構成するよう
にしてもよい。
域及びＮＰＮトランジスタのエミッタ領域の混晶組成
が、ＰＮＰトランジスタのベース領域又はエミッタ領域
の混晶組成と異なるようにそれぞれのトランジスタにお
けるヘテロ接合を構成するようにしてもよく、また、Ｎ
ＰＮトランジスタのエミッタ領域の混晶組成が、ＮＰＮ
トランジスタのコレクタ領域又はＰＮＰトランジスタの
それぞれの活性動作領域の混晶組成と異なるようにそれ
ぞれのトランジスタにおけるヘテロ接合を構成するよう
にしてもよい。
【００３２】また、グレーディング層はそれぞれのトラ
ンジスタのそれぞれの領域の混晶組成に応じて適宜設け
るようにすればよい。
ンジスタのそれぞれの領域の混晶組成に応じて適宜設け
るようにすればよい。
【００３３】
【発明の効果】以上説明したように、この発明によれ
ば、一方のトランジスタのベース領域と他方のトランジ
スタのコレクタ領域及び一方のトランジスタのエミッタ
領域と他方のトランジスタのベース領域をそれぞれ同時
に形成するとともに、分離層によりそれぞれのトランジ
スタを分離したプレーナ構造にしたので、同一の基板に
２種類のヘテロ接合トランジスタを表面が平坦化された
状態で形成することが可能となる。これにより、素子の
微細化ならびに装置全体の高集積化を達成することがで
きるようになる。
ば、一方のトランジスタのベース領域と他方のトランジ
スタのコレクタ領域及び一方のトランジスタのエミッタ
領域と他方のトランジスタのベース領域をそれぞれ同時
に形成するとともに、分離層によりそれぞれのトランジ
スタを分離したプレーナ構造にしたので、同一の基板に
２種類のヘテロ接合トランジスタを表面が平坦化された
状態で形成することが可能となる。これにより、素子の
微細化ならびに装置全体の高集積化を達成することがで
きるようになる。
【図１】この発明の一実施例に係るヘテロ接合半導体装
置の構造を示す断面図である。
置の構造を示す断面図である。
【図２】図１に示す装置の一製造方法を示す工程断面で
ある。
ある。
【図３】図１に示す装置の一製造方法を示す工程断面で
ある。
ある。
【図４】図１に示す装置の一製造方法を示す工程断面で
ある。
ある。
【図５】図１に示す装置の一製造方法を示す工程断面で
ある。
ある。
【図６】図１に示す装置の一製造方法を示す工程断面で
ある。
ある。
１ ＧａＡｓ基板 ２，１２ Ｎ+ 型のＧａＡｓ層 ３，５ Ｐ+ 型のＡｌＧａＡｓ層 ４ Ｎ型のＧａＡｓ層 ６ ディープＰ+ 層 ７ Ｎ+ 層 ８ Ｐ+ 層 ９ オーミック電極 １０ Ｎ型のＡｌＧａＡｓ層 １１ ディープＮ+ 層 １３ ダメージアイソレーション層 １４ トレンチアイソレーション層
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 ＦＩ Ｈ０１Ｌ 29/78
Claims (8)
- 【請求項１】 縦形のヘテロ接合ＰＮＰトランジスタの
エミッタ領域と縦形のヘテロ接合ＮＰＮトランジスタの
ベース領域とが同時に形成され、かつ前記縦形のヘテロ
接合ＰＮＰトランジスタのベース領域と前記縦形のヘテ
ロ接合ＮＰＮトランジスタのコレクタ領域とが同時に形
成されるプレーナ構造の縦形のヘテロ接合ＰＮＰトラン
ジスタと縦形のヘテロ接合ＮＰＮトランジスタとが同一
の半絶縁基板に形成されてなることを特徴とするヘテロ
接合半導体装置。 - 【請求項２】 前記ＰＮＰトランジスタのエミッタ領域
及びコレクタ領域と前記ＮＰＮトランジスタのベース領
域及びエミッタ領域は、その混晶組成が前記ＰＮＰトラ
ンジスタのベース領域又は前記ＮＰＮトランジスタのコ
レクタ領域と異なることを特徴とする請求項１記載のヘ
テロ接合半導体装置。 - 【請求項３】 前記ＰＮＰトランジスタのコレクタ領域
と前記ＮＰＮトランジスタのエミッタ領域は、その混晶
組成が前記ＰＮＰトランジスタのベース領域又はエミッ
タ領域と異なることを特徴とする請求項１記載のヘテロ
接合半導体装置。 - 【請求項４】 前記ＮＰＮトランジスタのエミッタ領域
は、その混晶組成が前記ＰＮＰトランジスタのそれぞれ
の活性動作領域又は前記ＮＰＮトランジスタのコレクタ
領域と異なることを特徴とする請求項１記載のヘテロ接
合半導体装置。 - 【請求項５】 前記ＰＮＰトランジスタは、そのベース
領域とエミッタ領域との間にグレーディング層が形成さ
れてなることを特徴とする請求項１，２又は３記載のヘ
テロ接合半導体装置。 - 【請求項６】 前記ＮＰＮトランジスタは、そのベース
領域とエミッタ領域との間にグレーディング層が形成さ
れてなることを特徴とする請求項１，２，３，４又は５
記載のヘテロ接合半導体装置。 - 【請求項７】 前記ＮＰＮトランジスタは、そのベース
領域とエミッタ領域及びエミッタ領域とベース領域との
間にそれぞれグレーディング層が形成されてなることを
特徴とする請求項１，２，４又は５記載のヘテロ接合半
導体装置。 - 【請求項８】 半絶縁基板上に不純物層を介して第１の
化合物半導体層からなる縦形のヘテロ接合ＰＮＰトラン
ジスタのコレクタ領域を形成し、前記ＰＮＰトランジス
タのコレクタ領域上に第２の化合物半導体層からなる前
記ＰＮＰトランジスタのベース領域を積層形成すると同
時に、前記不純物層上に第２の化合物半導体層からなる
縦形のヘテロ接合ＮＰＮトランジスタのコレクタ領域を
形成し、前記ＰＮＰトランジスタのコレクタ領域及び前
記ＮＰＮトランジスタのコレクタ領域とそれぞれの領域
に対応する電極とを接合するコンタクト層を形成し、前
記ＰＮＰトランジスタのベース領域上に第１の化合物半
導体層からなる前記ＰＮＰトランジスタのエミッタ領域
を積層形成すると同時に、前記ＮＰＮトランジスタのコ
レクタ領域上に第１の化合物半導体層からなる前記ＮＰ
Ｎトランジスタのベース領域を積層形成し、前記ＰＮＰ
トランジスタのベース領域、エミッタ領域及び前記ＮＰ
Ｎトランジスタのベース領域とそれぞれの領域に対応す
る電極を接合するコンタクト層を形成し、前記ＮＰＮト
ランジスタのベース領域上に第１の化合物半導体層から
なる前記ＮＰＮトランジスタのエミッタ領域を形成し、
前記ＮＰＮトランジスタのエミッタ領域と対応する電極
とを接合するコンタクト層を形成し、選択的な不純物の
導入により前記それぞれのコンタクト層を分離する第１
の分離領域を形成し、絶縁物が埋込まれた溝により前記
ＰＮＰトランジスタと前記ＮＰＮトランジスタとを分離
する第２の分離領域を形成することを特徴とするヘテロ
接合半導体装置の製造方法。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3153479A JP2862705B2 (ja) | 1991-06-25 | 1991-06-25 | ヘテロ接合半導体装置及びその製造方法 |
| US07/898,835 US5376822A (en) | 1991-06-25 | 1992-06-15 | Heterojunction type of compound semiconductor integrated circuit |
| KR1019920011104A KR950011786B1 (ko) | 1991-06-25 | 1992-06-25 | 헤테로접합형 화합물 반도체장치 및 그 제조방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3153479A JP2862705B2 (ja) | 1991-06-25 | 1991-06-25 | ヘテロ接合半導体装置及びその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH053314A JPH053314A (ja) | 1993-01-08 |
| JP2862705B2 true JP2862705B2 (ja) | 1999-03-03 |
Family
ID=15563475
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3153479A Expired - Fee Related JP2862705B2 (ja) | 1991-06-25 | 1991-06-25 | ヘテロ接合半導体装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2862705B2 (ja) |
-
1991
- 1991-06-25 JP JP3153479A patent/JP2862705B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH053314A (ja) | 1993-01-08 |
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