JP2835237B2 - ヘテロ接合半導体集積回路 - Google Patents
ヘテロ接合半導体集積回路Info
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- JP2835237B2 JP2835237B2 JP4071449A JP7144992A JP2835237B2 JP 2835237 B2 JP2835237 B2 JP 2835237B2 JP 4071449 A JP4071449 A JP 4071449A JP 7144992 A JP7144992 A JP 7144992A JP 2835237 B2 JP2835237 B2 JP 2835237B2
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Description
【０００１】
【産業上の利用分野】本発明は縦型ＮＰＮトランジスタ
とＩ2 Ｌ（Integrated Injection Logic）とが同一基板
上に形成されたヘテロ接合バイポーラ半導体集積回路に
関する。
とＩ2 Ｌ（Integrated Injection Logic）とが同一基板
上に形成されたヘテロ接合バイポーラ半導体集積回路に
関する。
【０００２】
【従来の技術】従来、ヘテロ接合バイポーラトランジス
タの性能向上はめざましく、メサアイソレーション技
術、イオン注入技術、イオンインプラアイソレーション
技術、ヘテロ接合界面付近でのグレーディング技術（傾
斜化不純物プロファイル）、自己整合技術、微細化技術
及び高品質エピタキシャル技術等を用いることにより動
作周波数ｆmax が１００ＧＨｚ以上のものが提案され、
より微細化を進めることにより動作周波数ｆmax が３０
０ＧＨｚ以上のものも可能とされている。
タの性能向上はめざましく、メサアイソレーション技
術、イオン注入技術、イオンインプラアイソレーション
技術、ヘテロ接合界面付近でのグレーディング技術（傾
斜化不純物プロファイル）、自己整合技術、微細化技術
及び高品質エピタキシャル技術等を用いることにより動
作周波数ｆmax が１００ＧＨｚ以上のものが提案され、
より微細化を進めることにより動作周波数ｆmax が３０
０ＧＨｚ以上のものも可能とされている。
【０００３】また、同一基板上にＮＰＮバイポーラトラ
ンジスタと種々のデバイス、例えばＰＮＰトランジス
タ、Ｉ2 Ｌ、抵抗及びコンデンサ等とを混載したヘテロ
接合型バイポーラ半導体集積回路が提案されている。
ンジスタと種々のデバイス、例えばＰＮＰトランジス
タ、Ｉ2 Ｌ、抵抗及びコンデンサ等とを混載したヘテロ
接合型バイポーラ半導体集積回路が提案されている。
【０００４】
【発明が解決しようとする課題】しかしながら、上述し
た従来のヘテロ接合型バイポーラ半導体集積回路におい
ては、ヘテロ接合バイポーラトランジスタの性能（動作
周波数ｆmax ）を向上させるため、不活性領域をできる
だけ減少させていたため、至る所に段差が生じ、上層配
線に段切れが発生したり微細加工が困難になるという問
題点があった。
た従来のヘテロ接合型バイポーラ半導体集積回路におい
ては、ヘテロ接合バイポーラトランジスタの性能（動作
周波数ｆmax ）を向上させるため、不活性領域をできる
だけ減少させていたため、至る所に段差が生じ、上層配
線に段切れが発生したり微細加工が困難になるという問
題点があった。
【０００５】本発明の目的は、上述した問題点に鑑み、
平坦化ができ、性能を低下させることなく縦型ＮＰＮト
ランジスタ及びＩ2 Ｌが同一基板上に形成できるヘテロ
接合半導体集積回路を提供するものである。
平坦化ができ、性能を低下させることなく縦型ＮＰＮト
ランジスタ及びＩ2 Ｌが同一基板上に形成できるヘテロ
接合半導体集積回路を提供するものである。
【０００６】
【課題を解決するための手段】本発明は上述した目的を
達成するため、化合物半導体基板上にヘテロ接合を有す
るインジェクタの縦型ＰＮＰトランジスタ及びヘテロ接
合を有するスイッチングトランジスタの第１の縦型ＮＰ
Ｎトランジスタより成るＩ2 Ｌと、ヘテロ接合を有する
第２の縦型ＮＰＮトランジスタとを形成し、上記第２の
縦型ＮＰＮトランジスタのエミッタと上記第１の縦型Ｎ
ＰＮトランジスタのコレクタとを共通にし、上記第２の
縦型ＮＰＮトランジスタのベースと上記第１の縦型ＮＰ
Ｎトランジスタのベース及び上記縦型ＰＮＰトランジス
タのコレクタとを共通にし、上記第２の縦型ＮＰＮトラ
ンジスタのコレクタと上記第１の縦型ＮＰＮトランジス
タのエミッタ及び上記縦型ＰＮＰトランジスタのベース
とを共通にしたものであり、上記縦型ＰＮＰトランジス
タのエミッタを、上記化合物半導体基板の表面から上記
縦型ＰＮＰトランジスタのコレクタの部分直下まで連続
して形成したものである。
達成するため、化合物半導体基板上にヘテロ接合を有す
るインジェクタの縦型ＰＮＰトランジスタ及びヘテロ接
合を有するスイッチングトランジスタの第１の縦型ＮＰ
Ｎトランジスタより成るＩ2 Ｌと、ヘテロ接合を有する
第２の縦型ＮＰＮトランジスタとを形成し、上記第２の
縦型ＮＰＮトランジスタのエミッタと上記第１の縦型Ｎ
ＰＮトランジスタのコレクタとを共通にし、上記第２の
縦型ＮＰＮトランジスタのベースと上記第１の縦型ＮＰ
Ｎトランジスタのベース及び上記縦型ＰＮＰトランジス
タのコレクタとを共通にし、上記第２の縦型ＮＰＮトラ
ンジスタのコレクタと上記第１の縦型ＮＰＮトランジス
タのエミッタ及び上記縦型ＰＮＰトランジスタのベース
とを共通にしたものであり、上記縦型ＰＮＰトランジス
タのエミッタを、上記化合物半導体基板の表面から上記
縦型ＰＮＰトランジスタのコレクタの部分直下まで連続
して形成したものである。
【０００７】また、上記第２の縦型ＮＰＮトランジスタ
のベース、上記第１の縦型ＮＰＮトランジスタのベース
及び上記縦型ＰＮＰトランジスタのコレクタを、上記第
２の縦型ＮＰＮトランジスタのコレクタ並びにエミッ
タ、上記第１の縦型ＮＰＮトランジスタのコレクタ並び
にエミッタ及び上記縦型ＰＮＰトランジスタのベ−ス並
びにエミッタとは異なる混晶組成の化合物半導体により
形成したものであり、上記第１の縦型ＮＰＮトランジス
タのコレクタはショットキー接合を有するものである。
のベース、上記第１の縦型ＮＰＮトランジスタのベース
及び上記縦型ＰＮＰトランジスタのコレクタを、上記第
２の縦型ＮＰＮトランジスタのコレクタ並びにエミッ
タ、上記第１の縦型ＮＰＮトランジスタのコレクタ並び
にエミッタ及び上記縦型ＰＮＰトランジスタのベ−ス並
びにエミッタとは異なる混晶組成の化合物半導体により
形成したものであり、上記第１の縦型ＮＰＮトランジス
タのコレクタはショットキー接合を有するものである。
【０００８】また、上記第２の縦型ＮＰＮトランジスタ
のベース、上記第１の縦型ＮＰＮトランジスタのベース
及び上記縦型ＰＮＰトランジスタのエミッタ並びにコレ
クタを、上記第２の縦型ＮＰＮトランジスタのコレクタ
並びにエミッタ、上記第１の縦型ＮＰＮトランジスタの
コレクタ並びにエミッタ及び上記縦型ＰＮＰトランジス
タのベ−スとは異なる混晶組成の化合物半導体により形
成したものである。
のベース、上記第１の縦型ＮＰＮトランジスタのベース
及び上記縦型ＰＮＰトランジスタのエミッタ並びにコレ
クタを、上記第２の縦型ＮＰＮトランジスタのコレクタ
並びにエミッタ、上記第１の縦型ＮＰＮトランジスタの
コレクタ並びにエミッタ及び上記縦型ＰＮＰトランジス
タのベ−スとは異なる混晶組成の化合物半導体により形
成したものである。
【０００９】また、上記第２の縦型ＮＰＮトランジスタ
のベース並びにエミッタ、上記第１の縦型ＮＰＮトラン
ジスタのベース並びにコレクタ及び上記縦型ＰＮＰトラ
ンジスタのエミッタ並びにコレクタを、上記第２の縦型
ＮＰＮトランジスタのコレクタ、上記第１の縦型ＮＰＮ
トランジスタのエミッタ及び上記縦型ＰＮＰトランジス
タのベ−スとは異なる混晶組成の化合物半導体により形
成したものである。
のベース並びにエミッタ、上記第１の縦型ＮＰＮトラン
ジスタのベース並びにコレクタ及び上記縦型ＰＮＰトラ
ンジスタのエミッタ並びにコレクタを、上記第２の縦型
ＮＰＮトランジスタのコレクタ、上記第１の縦型ＮＰＮ
トランジスタのエミッタ及び上記縦型ＰＮＰトランジス
タのベ−スとは異なる混晶組成の化合物半導体により形
成したものである。
【００１０】
【作用】本発明においては、第２の縦型ＮＰＮトランジ
スタのエミッタと第１の縦型ＮＰＮトランジスタのコレ
クタとを共通にし、第２の縦型ＮＰＮトランジスタのベ
ースと第１の縦型ＮＰＮトランジスタのベース及び縦型
ＰＮＰトランジスタのコレクタとを共通にし、第２の縦
型ＮＰＮトランジスタのコレクタと第１の縦型ＮＰＮト
ランジスタのエミッタ及び縦型ＰＮＰトランジスタのベ
ースとを共通にしたので、高性能の第２の縦型ＮＰＮト
ランジスタとＩ2 Ｌとが同一基板上に形成され、表面が
平坦化される。
スタのエミッタと第１の縦型ＮＰＮトランジスタのコレ
クタとを共通にし、第２の縦型ＮＰＮトランジスタのベ
ースと第１の縦型ＮＰＮトランジスタのベース及び縦型
ＰＮＰトランジスタのコレクタとを共通にし、第２の縦
型ＮＰＮトランジスタのコレクタと第１の縦型ＮＰＮト
ランジスタのエミッタ及び縦型ＰＮＰトランジスタのベ
ースとを共通にしたので、高性能の第２の縦型ＮＰＮト
ランジスタとＩ2 Ｌとが同一基板上に形成され、表面が
平坦化される。
【００１１】
【実施例】以下、本発明のヘテロ接合バイポーラ半導体
集積回路に係わる実施例を図１〜図７に基づいて説明す
る。
集積回路に係わる実施例を図１〜図７に基づいて説明す
る。
【００１２】先ず、第１実施例に係る縦型ＮＰＮトラン
ジスタとＩ2 Ｌとを同一基板上に有する半導体集積回路
について述べる。
ジスタとＩ2 Ｌとを同一基板上に有する半導体集積回路
について述べる。
【００１３】即ち、この半導体集積回路では、図１に示
すように、ＧａＡｓ半導体基板１上に約６０００オング
ストロ−ム厚のＮ+ 型ＧａＡｓ層２が形成され、このＮ
+ 型ＧａＡｓ層２上に約６０００オングストロ−ム厚の
Ｎ型ＧａＡｓ層４が形成されている。そして、上記Ｎ型
ＧａＡｓ層４上の非能動領域にアイソレーション層１１
が形成されると共に、活性領域に複数のＰ+ 層１０が形
成され、これらＰ+ 層１０の間に約１０００オングスト
ロ−ム厚の第２のＰ+ 型ＡｌＧａＡｓ層７，約１５００
オングストロ−ム厚のＮ型ＡｌＧａＡｓ層８，約１５０
０オングストロ−ム厚のＮ+ 型ＧａＡｓキャップ層９が
順次積層形成されている。また、アイソレーション層１
１の所定部分よりＮ+ 型ＧａＡｓ層２に到達するディー
プＮ+ 層５が形成されると共に、Ｎ+ 型ＧａＡｓ層２の
部分上に形成された約２０００オングストロ−ム厚の第
１のＰ+ 型ＡｌＧａＡｓ層３に到達するディープＰ+ 層
６が形成されている。更に、アイソレーション層１１の
所定部分よりＧａＡｓ半導体基板１に到達する素子分離
のためのＵ型の深溝２０が形成され、この深溝２０及び
ＧａＡｓ半導体基板１全面にＳｉＮ膜１２が堆積されて
いる。また、上記ディープＮ+ 層５、ディープＰ+ 層
６、Ｎ+ 型ＧａＡｓキャップ層９及びＰ+ 層１０上のＳ
ｉＮ膜１２が開口され、この開口部にオーミックメタル
１３が形成されている。
すように、ＧａＡｓ半導体基板１上に約６０００オング
ストロ−ム厚のＮ+ 型ＧａＡｓ層２が形成され、このＮ
+ 型ＧａＡｓ層２上に約６０００オングストロ−ム厚の
Ｎ型ＧａＡｓ層４が形成されている。そして、上記Ｎ型
ＧａＡｓ層４上の非能動領域にアイソレーション層１１
が形成されると共に、活性領域に複数のＰ+ 層１０が形
成され、これらＰ+ 層１０の間に約１０００オングスト
ロ−ム厚の第２のＰ+ 型ＡｌＧａＡｓ層７，約１５００
オングストロ−ム厚のＮ型ＡｌＧａＡｓ層８，約１５０
０オングストロ−ム厚のＮ+ 型ＧａＡｓキャップ層９が
順次積層形成されている。また、アイソレーション層１
１の所定部分よりＮ+ 型ＧａＡｓ層２に到達するディー
プＮ+ 層５が形成されると共に、Ｎ+ 型ＧａＡｓ層２の
部分上に形成された約２０００オングストロ−ム厚の第
１のＰ+ 型ＡｌＧａＡｓ層３に到達するディープＰ+ 層
６が形成されている。更に、アイソレーション層１１の
所定部分よりＧａＡｓ半導体基板１に到達する素子分離
のためのＵ型の深溝２０が形成され、この深溝２０及び
ＧａＡｓ半導体基板１全面にＳｉＮ膜１２が堆積されて
いる。また、上記ディープＮ+ 層５、ディープＰ+ 層
６、Ｎ+ 型ＧａＡｓキャップ層９及びＰ+ 層１０上のＳ
ｉＮ膜１２が開口され、この開口部にオーミックメタル
１３が形成されている。
【００１４】次に、かかる半導体集積回路の製造方法を
述べる。
述べる。
【００１５】先ず、ＧａＡｓ半導体基板１上にＭＯＣＶ
Ｄ法により約７００℃の温度でＮ+型ＧａＡｓ層２を約
６０００オングストロ−ム厚成長させ、このＮ+ 型Ｇａ
Ａｓ層２上に第１のＰ+ 型ＡｌＧａＡｓ層３を約２００
０オングストロ−ム厚成長させる。この場合、上記Ｎ+
型ＧａＡｓ層２及び第１のＰ+ 型ＡｌＧａＡｓ層３はＭ
ＢＥ法によって形成しても良い。次に、フォトレジスト
１７ａをマスクとして、第１のＰ+ 型ＡｌＧａＡｓ層３
を選択的にエッチング除去し、パタ−ン化する（図２参
照）。
Ｄ法により約７００℃の温度でＮ+型ＧａＡｓ層２を約
６０００オングストロ−ム厚成長させ、このＮ+ 型Ｇａ
Ａｓ層２上に第１のＰ+ 型ＡｌＧａＡｓ層３を約２００
０オングストロ−ム厚成長させる。この場合、上記Ｎ+
型ＧａＡｓ層２及び第１のＰ+ 型ＡｌＧａＡｓ層３はＭ
ＢＥ法によって形成しても良い。次に、フォトレジスト
１７ａをマスクとして、第１のＰ+ 型ＡｌＧａＡｓ層３
を選択的にエッチング除去し、パタ−ン化する（図２参
照）。
【００１６】続いて、上記フォトレジスト１７ａを除去
した後、Ｎ+ 型ＧａＡｓ層２及び第１のＰ+ 型ＡｌＧａ
Ａｓ層３上にＭＯＣＶＤ法により約７００℃の温度でＮ
型ＧａＡｓ層４を約６０００オングストロ−ム厚成長さ
せる。この場合、上記Ｎ型ＧａＡｓ層４はＭＢＥ法によ
り形成しても良い。その後、ＳｉインプラによりＮ+型
ＧａＡｓ層２上のＮ型ＧａＡｓ層４の所定部分にディー
プＮ+ 層５を形成すると共に、Ｂｅインプラにより第１
のＰ+ 型ＡｌＧａＡｓ層３上のＮ型ＧａＡｓ層４の所定
部分にディープＰ+ 層６を形成する。その後、Ｎ型Ｇａ
Ａｓ層４上にＭＢＥ法によりＡｌ−Ａｓの組成比を変え
る薄いグレーディング層（図示略す）を形成した後、こ
の上に第２のＰ+ 型ＡｌＧａＡｓ層７を約１０００オン
グストロ−ム厚形成する。そして、フォトレジスト１７
ｂをマスクとして第２のＰ+ 型ＡｌＧａＡｓ層７を選択
的にエッチング除去する（図３参照）。
した後、Ｎ+ 型ＧａＡｓ層２及び第１のＰ+ 型ＡｌＧａ
Ａｓ層３上にＭＯＣＶＤ法により約７００℃の温度でＮ
型ＧａＡｓ層４を約６０００オングストロ−ム厚成長さ
せる。この場合、上記Ｎ型ＧａＡｓ層４はＭＢＥ法によ
り形成しても良い。その後、ＳｉインプラによりＮ+型
ＧａＡｓ層２上のＮ型ＧａＡｓ層４の所定部分にディー
プＮ+ 層５を形成すると共に、Ｂｅインプラにより第１
のＰ+ 型ＡｌＧａＡｓ層３上のＮ型ＧａＡｓ層４の所定
部分にディープＰ+ 層６を形成する。その後、Ｎ型Ｇａ
Ａｓ層４上にＭＢＥ法によりＡｌ−Ａｓの組成比を変え
る薄いグレーディング層（図示略す）を形成した後、こ
の上に第２のＰ+ 型ＡｌＧａＡｓ層７を約１０００オン
グストロ−ム厚形成する。そして、フォトレジスト１７
ｂをマスクとして第２のＰ+ 型ＡｌＧａＡｓ層７を選択
的にエッチング除去する（図３参照）。
【００１７】次いで、フォトレジスト１７ｂを除去し、
全面にＭＢＥ法によりＡｌ−Ａｓの組成比を変える薄い
グレーディング層（図示略す）を形成した後、この上に
Ｎ型ＡｌＧａＡｓ層８を約１５００オングストロ−ム厚
形成し、更に、このＮ型ＡｌＧａＡｓ層８上にＮ+ 型Ｇ
ａＡｓキャップ層９を約１５００オングストロ−ム厚連
続的に形成する。次に、ＳｉインプラによりＮ+ 型Ｇａ
Ａｓキャップ層９及びＮ型ＡｌＧａＡｓ層８に前工程で
形成したディープＮ+ 層５を延長する。更に、Ｂｅイン
プラによりＮ+ 型ＧａＡｓキャップ層９及びＮ型ＡｌＧ
ａＡｓ層８に前工程で形成したディープＰ+ 層６を延長
すると共に、Ｎ+ 型ＧａＡｓキャップ層９及びＮ型Ａｌ
ＧａＡｓ層８の所定部分に第２のＰ+ 型ＡｌＧａＡｓ層
７に到達するＰ+ 層１０を形成する（図４参照）。
全面にＭＢＥ法によりＡｌ−Ａｓの組成比を変える薄い
グレーディング層（図示略す）を形成した後、この上に
Ｎ型ＡｌＧａＡｓ層８を約１５００オングストロ−ム厚
形成し、更に、このＮ型ＡｌＧａＡｓ層８上にＮ+ 型Ｇ
ａＡｓキャップ層９を約１５００オングストロ−ム厚連
続的に形成する。次に、ＳｉインプラによりＮ+ 型Ｇａ
Ａｓキャップ層９及びＮ型ＡｌＧａＡｓ層８に前工程で
形成したディープＮ+ 層５を延長する。更に、Ｂｅイン
プラによりＮ+ 型ＧａＡｓキャップ層９及びＮ型ＡｌＧ
ａＡｓ層８に前工程で形成したディープＰ+ 層６を延長
すると共に、Ｎ+ 型ＧａＡｓキャップ層９及びＮ型Ａｌ
ＧａＡｓ層８の所定部分に第２のＰ+ 型ＡｌＧａＡｓ層
７に到達するＰ+ 層１０を形成する（図４参照）。
【００１８】その後、比較的厚いフォトレジスト（図示
略す）をマスクとしてフィールド形成予定領域にＢ+ 及
びＨ+ イオンを注入し、ダメージを発生させてＮ型Ｇａ
Ａｓ層４まで達するアイソレーション層１１を形成する
（図５参照）。
略す）をマスクとしてフィールド形成予定領域にＢ+ 及
びＨ+ イオンを注入し、ダメージを発生させてＮ型Ｇａ
Ａｓ層４まで達するアイソレーション層１１を形成する
（図５参照）。
【００１９】更に、フォトレジスト（図示略す）をマス
クとしてＡｒイオンミリング法によりアイソレーション
層１１を含む所定領域にＧａＡｓ半導体基板１まで達す
る深さ約３μｍのＵ型の深溝２０を形成する。このと
き、深溝２０をＵ型に換えてＶ型に形成すると、ストレ
ス的に有利となる。その後、ＳｉＮ材の連続的なデポ・
レジストエッチバックの繰り返しを行い、深溝２０及び
全面にＳｉＮ膜１２を堆積して、平坦化する。この場
合、ＳｉＮ膜１２に加えてＳｉＯ2 膜により堆積しても
良い。次に、ＳｉＮ膜１２のオーミック領域を開口し
て、ディープＰ+ 層６及びＰ+ 層１０上にＡｕＺｎ膜の
オーミックメタル１３を形成すると共に、ディープＮ+
層５及びＮ+ 型ＧａＡｓキャップ層９上にＡｕＧｅＮｉ
膜のオーミックメタル１３を形成し、これをＲＴＡ（Ｒ
apid Ｔhermal Ａnneal ）法によりフォーミングガス
中でアロイ化する（図１参照）。
クとしてＡｒイオンミリング法によりアイソレーション
層１１を含む所定領域にＧａＡｓ半導体基板１まで達す
る深さ約３μｍのＵ型の深溝２０を形成する。このと
き、深溝２０をＵ型に換えてＶ型に形成すると、ストレ
ス的に有利となる。その後、ＳｉＮ材の連続的なデポ・
レジストエッチバックの繰り返しを行い、深溝２０及び
全面にＳｉＮ膜１２を堆積して、平坦化する。この場
合、ＳｉＮ膜１２に加えてＳｉＯ2 膜により堆積しても
良い。次に、ＳｉＮ膜１２のオーミック領域を開口し
て、ディープＰ+ 層６及びＰ+ 層１０上にＡｕＺｎ膜の
オーミックメタル１３を形成すると共に、ディープＮ+
層５及びＮ+ 型ＧａＡｓキャップ層９上にＡｕＧｅＮｉ
膜のオーミックメタル１３を形成し、これをＲＴＡ（Ｒ
apid Ｔhermal Ａnneal ）法によりフォーミングガス
中でアロイ化する（図１参照）。
【００２０】しかる後、バイアススパッタ法により全面
にＳｉＯ2 膜を堆積した後、Ｐ+ 及びＮ+ のオーミック
メタル１３上のＳｉＯ2 膜をエッチング除去し、オーミ
ックメタル１３上にバリアーメタルを堆積する。その
後、スパッター法により全面にＴｉＷＡｕ膜を形成した
後、このＴｉＷＡｕ膜をイオンミリング法により選択的
に除去し、配線層を形成し、半導体集積回路を完成する
（図示略す）。
にＳｉＯ2 膜を堆積した後、Ｐ+ 及びＮ+ のオーミック
メタル１３上のＳｉＯ2 膜をエッチング除去し、オーミ
ックメタル１３上にバリアーメタルを堆積する。その
後、スパッター法により全面にＴｉＷＡｕ膜を形成した
後、このＴｉＷＡｕ膜をイオンミリング法により選択的
に除去し、配線層を形成し、半導体集積回路を完成する
（図示略す）。
【００２１】次に、第２実施例に係る縦型ＮＰＮトラン
ジスタ及びＩ2 Ｌを同一基板上に有する半導体集積回路
について述べる。
ジスタ及びＩ2 Ｌを同一基板上に有する半導体集積回路
について述べる。
【００２２】即ち、この半導体集積回路は、図６に示す
ように、ＧａＡｓ半導体基板１上に約６０００オングス
トロ−ム厚のＮ+ 型ＧａＡｓ層２が形成され、このＮ+
型ＧａＡｓ層２上に約６０００オングストロ−ム厚のＮ
型ＧａＡｓ層４が形成されている。そして、上記Ｎ型Ｇ
ａＡｓ層４上の非能動領域にアイソレーション層１１が
形成されると共に、活性領域に複数のＰ+ 層１０が形成
され、これらＰ+ 層１０の間に約１０００オングストロ
−ム厚の第２のＰ+ 型ＡｌＧａＡｓ層７，Ｎ型ＧａＡｓ
層１４が順次積層形成されている。また、縦型ＮＰＮト
ランジスタ形成予定領域におけるＮ型ＧａＡｓ層１４の
表面部にはＮ+ 層１５が形成されている。そして、アイ
ソレーション層１１の所定部分よりＮ+ 型ＧａＡｓ層２
に到達するディープＮ+ 層５が形成されると共に、Ｎ+
型ＧａＡｓ層２の部分上に形成された約２０００オング
ストロ−ム厚の第１のＰ+ 型ＡｌＧａＡｓ層３に到達す
るディープＰ+ 層６が形成されている。更に、アイソレ
ーション層１１の所定部分よりＧａＡｓ半導体基板１に
到達する素子分離のためのＵ型の深溝２０が形成され、
この深溝２０及びＧａＡｓ半導体基板１全面にＳｉＮ膜
１２が堆積されている。また、上記ディープＮ+ 層５、
ディープＰ+ 層６、Ｐ+ 層１０、Ｎ型ＧａＡｓ層１４及
びＮ+ 層１５上のＳｉＮ膜１２が開口され、ディープＮ
+ 層５、ディープＰ+ 層６、Ｐ+ 層１０及びＮ+ 層１５
上の開口部にオーミックメタル１３が形成され、Ｎ型Ｇ
ａＡｓ層１４上の開口部にショットキーメタルのＴｉＰ
ｔＡｕ膜１６が形成されている。
ように、ＧａＡｓ半導体基板１上に約６０００オングス
トロ−ム厚のＮ+ 型ＧａＡｓ層２が形成され、このＮ+
型ＧａＡｓ層２上に約６０００オングストロ−ム厚のＮ
型ＧａＡｓ層４が形成されている。そして、上記Ｎ型Ｇ
ａＡｓ層４上の非能動領域にアイソレーション層１１が
形成されると共に、活性領域に複数のＰ+ 層１０が形成
され、これらＰ+ 層１０の間に約１０００オングストロ
−ム厚の第２のＰ+ 型ＡｌＧａＡｓ層７，Ｎ型ＧａＡｓ
層１４が順次積層形成されている。また、縦型ＮＰＮト
ランジスタ形成予定領域におけるＮ型ＧａＡｓ層１４の
表面部にはＮ+ 層１５が形成されている。そして、アイ
ソレーション層１１の所定部分よりＮ+ 型ＧａＡｓ層２
に到達するディープＮ+ 層５が形成されると共に、Ｎ+
型ＧａＡｓ層２の部分上に形成された約２０００オング
ストロ−ム厚の第１のＰ+ 型ＡｌＧａＡｓ層３に到達す
るディープＰ+ 層６が形成されている。更に、アイソレ
ーション層１１の所定部分よりＧａＡｓ半導体基板１に
到達する素子分離のためのＵ型の深溝２０が形成され、
この深溝２０及びＧａＡｓ半導体基板１全面にＳｉＮ膜
１２が堆積されている。また、上記ディープＮ+ 層５、
ディープＰ+ 層６、Ｐ+ 層１０、Ｎ型ＧａＡｓ層１４及
びＮ+ 層１５上のＳｉＮ膜１２が開口され、ディープＮ
+ 層５、ディープＰ+ 層６、Ｐ+ 層１０及びＮ+ 層１５
上の開口部にオーミックメタル１３が形成され、Ｎ型Ｇ
ａＡｓ層１４上の開口部にショットキーメタルのＴｉＰ
ｔＡｕ膜１６が形成されている。
【００２３】図７に第２実施例におけるＩ2 Ｌの等価回
路図を示す。同図において、ＴｒｎはＩ2 ＬのＮＰＮト
ランジスタであり、ＴｒｐはＩ2 Ｌのインジェクタであ
るＰＮＰトランジスタである。上記ＮＰＮトランジスタ
Ｔｒｎのベ−スはＰＮＰトランジスタＴｒｐのコレクタ
及び入力端子Ｉｎに接続され、コレクタは出力端子
Ｃ1 ，Ｃ2 ，Ｃ3 に接続されると共に、エミッタは接地
されている。また、ＰＮＰトランジスタＴｒｐのエミッ
タはインジェクタ端子Ｉｎｊに接続され、ベ−スはＮＰ
ＮトランジスタＴｒｎのエミッタに接続されている。
路図を示す。同図において、ＴｒｎはＩ2 ＬのＮＰＮト
ランジスタであり、ＴｒｐはＩ2 Ｌのインジェクタであ
るＰＮＰトランジスタである。上記ＮＰＮトランジスタ
Ｔｒｎのベ−スはＰＮＰトランジスタＴｒｐのコレクタ
及び入力端子Ｉｎに接続され、コレクタは出力端子
Ｃ1 ，Ｃ2 ，Ｃ3 に接続されると共に、エミッタは接地
されている。また、ＰＮＰトランジスタＴｒｐのエミッ
タはインジェクタ端子Ｉｎｊに接続され、ベ−スはＮＰ
ＮトランジスタＴｒｎのエミッタに接続されている。
【００２４】かかるＩ2 Ｌでは、インジェクタ端子Ｉｎ
ｊを正側、基板を負側にしてＰＮＰトランジスタＴｒｐ
が動作するように電圧を加えると、ＰＮＰトランジスタ
Ｔｒｐのコレクタ電流によりＮＰＮトランジスタＴｒｎ
にベ−ス電流が流れ、ＮＰＮトランジスタＴｒｎはＯＮ
状態となる。そして、入力端子ＩｎからＰＮＰトランジ
スタＴｒｐのコレクタ電流を抜き取ると、ＮＰＮトラン
ジスタＴｒｎはベ−ス電流がなくなりＯＦＦ状態とな
る。
ｊを正側、基板を負側にしてＰＮＰトランジスタＴｒｐ
が動作するように電圧を加えると、ＰＮＰトランジスタ
Ｔｒｐのコレクタ電流によりＮＰＮトランジスタＴｒｎ
にベ−ス電流が流れ、ＮＰＮトランジスタＴｒｎはＯＮ
状態となる。そして、入力端子ＩｎからＰＮＰトランジ
スタＴｒｐのコレクタ電流を抜き取ると、ＮＰＮトラン
ジスタＴｒｎはベ−ス電流がなくなりＯＦＦ状態とな
る。
【００２５】尚、本実施例では、Ｉ2 Ｌの縦型ＰＮＰト
ランジスタを形成する工程により縦型ＰＮＰトランジス
タ及びＩ2 Ｌが同一基板上に容易に形成される。更に、
本実施例はＡｌＧａＡｓ／ＧａＡｓ系のＨＢＴについて
述べたが、他の化合物系ＨＢＴ、例えばＩｎＰ系につい
ても適用される。
ランジスタを形成する工程により縦型ＰＮＰトランジス
タ及びＩ2 Ｌが同一基板上に容易に形成される。更に、
本実施例はＡｌＧａＡｓ／ＧａＡｓ系のＨＢＴについて
述べたが、他の化合物系ＨＢＴ、例えばＩｎＰ系につい
ても適用される。
【００２６】
【発明の効果】以上説明したように本発明によれば、表
面が平坦化され、高性能の第２の縦型ＮＰＮトランジス
タとＩ2 Ｌとが同一基板上に形成されるので、多層配線
を含む高集積化ができると共に、微細化ができ、均一化
された特性を有する素子を高歩留りに得ることができ
る。
面が平坦化され、高性能の第２の縦型ＮＰＮトランジス
タとＩ2 Ｌとが同一基板上に形成されるので、多層配線
を含む高集積化ができると共に、微細化ができ、均一化
された特性を有する素子を高歩留りに得ることができ
る。
【図１】本発明の第１実施例に係る半導体集積回路の断
面図である。
面図である。
【図２】本発明の第１実施例に係る半導体集積回路の製
造工程断面図である。
造工程断面図である。
【図３】本発明の第１実施例に係る半導体集積回路の製
造工程断面図である。
造工程断面図である。
【図４】本発明の第１実施例に係る半導体集積回路の製
造工程断面図である。
造工程断面図である。
【図５】本発明の第１実施例に係る半導体集積回路の製
造工程断面図である。
造工程断面図である。
【図６】本発明の第２実施例に係る半導体集積回路の断
面図である。
面図である。
【図７】本発明の第２実施例に係る半導体集積回路のＩ
2 Ｌの等価回路図である。
2 Ｌの等価回路図である。
１ ＧａＡｓ半導体基板 ２ Ｎ+ 型ＧａＡｓ層 ３ 第１のＰ+ 型ＡｌＧａＡｓ層 ４ Ｎ型ＧａＡｓ層 ５ ディープＮ+ 層 ６ ディープＰ+ 層 ７ 第２のＰ+ 型ＡｌＧａＡｓ層 ８ Ｎ型ＡｌＧａＡｓ層 ９ Ｎ+ 型ＧａＡｓキャップ層 １０ Ｐ+ 層 １１ アイソレーション層 １２ ＳｉＮ膜 １３ オーミックメタル １７ａ，１７ｂ フォトレジスト ２０ 深溝
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.6，ＤＢ名) H01L 21/8222 H01L 21/8222 - 21/8228 H01L 21/8232 H01L 27/06 H01L 27/08 H01L 27/082
Claims (6)
- 【請求項１】 化合物半導体基板上にヘテロ接合を有す
るインジェクタの縦型ＰＮＰトランジスタ及びヘテロ接
合を有するスイッチングトランジスタの第１の縦型ＮＰ
Ｎトランジスタより成るＩ2 Ｌと、ヘテロ接合を有する
第２の縦型ＮＰＮトランジスタとを形成し、上記第２の
縦型ＮＰＮトランジスタのエミッタと上記第１の縦型Ｎ
ＰＮトランジスタのコレクタとを共通にし、上記第２の
縦型ＮＰＮトランジスタのベースと上記第１の縦型ＮＰ
Ｎトランジスタのベース及び上記縦型ＰＮＰトランジス
タのコレクタとを共通にし、上記第２の縦型ＮＰＮトラ
ンジスタのコレクタと上記第１の縦型ＮＰＮトランジス
タのエミッタ及び上記縦型ＰＮＰトランジスタのベース
とを共通にしたことを特徴とするヘテロ接合半導体集積
回路。 - 【請求項２】 上記縦型ＰＮＰトランジスタのエミッタ
を、上記化合物半導体基板の表面から上記縦型ＰＮＰト
ランジスタのコレクタの部分直下まで連続して形成した
ことを特徴とする請求項１記載のヘテロ接合半導体集積
回路。 - 【請求項３】 上記第２の縦型ＮＰＮトランジスタのベ
ース、上記第１の縦型ＮＰＮトランジスタのベース及び
上記縦型ＰＮＰトランジスタのコレクタを、上記第２の
縦型ＮＰＮトランジスタのコレクタ並びにエミッタ、上
記第１の縦型ＮＰＮトランジスタのコレクタ並びにエミ
ッタ及び上記縦型ＰＮＰトランジスタのベ−ス並びにエ
ミッタとは異なる混晶組成の化合物半導体により形成し
たことを特徴とする請求項１及び２記載のヘテロ接合半
導体集積回路。 - 【請求項４】 上記第１の縦型ＮＰＮトランジスタのコ
レクタはショットキー接合を有することを特徴とする請
求項３記載のヘテロ接合半導体集積回路。 - 【請求項５】 上記第２の縦型ＮＰＮトランジスタのベ
ース、上記第１の縦型ＮＰＮトランジスタのベース及び
上記縦型ＰＮＰトランジスタのエミッタ並びにコレクタ
を、上記第２の縦型ＮＰＮトランジスタのコレクタ並び
にエミッタ、上記第１の縦型ＮＰＮトランジスタのコレ
クタ並びにエミッタ及び上記縦型ＰＮＰトランジスタの
ベ−スとは異なる混晶組成の化合物半導体により形成し
たことを特徴とする請求項１及び２記載のヘテロ接合半
導体集積回路。 - 【請求項６】 上記第２の縦型ＮＰＮトランジスタのベ
ース並びにエミッタ、上記第１の縦型ＮＰＮトランジス
タのベース並びにコレクタ及び上記縦型ＰＮＰトランジ
スタのエミッタ並びにコレクタを、上記第２の縦型ＮＰ
Ｎトランジスタのコレクタ、上記第１の縦型ＮＰＮトラ
ンジスタのエミッタ及び上記縦型ＰＮＰトランジスタの
ベ−スとは異なる混晶組成の化合物半導体により形成し
たことを特徴とする請求項１及び２記載のヘテロ接合半
導体集積回路。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4071449A JP2835237B2 (ja) | 1992-03-27 | 1992-03-27 | ヘテロ接合半導体集積回路 |
| US07/898,835 US5376822A (en) | 1991-06-25 | 1992-06-15 | Heterojunction type of compound semiconductor integrated circuit |
| KR1019920011104A KR950011786B1 (ko) | 1991-06-25 | 1992-06-25 | 헤테로접합형 화합물 반도체장치 및 그 제조방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4071449A JP2835237B2 (ja) | 1992-03-27 | 1992-03-27 | ヘテロ接合半導体集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05275634A JPH05275634A (ja) | 1993-10-22 |
| JP2835237B2 true JP2835237B2 (ja) | 1998-12-14 |
Family
ID=13460881
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4071449A Expired - Fee Related JP2835237B2 (ja) | 1991-06-25 | 1992-03-27 | ヘテロ接合半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2835237B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4916152B2 (ja) * | 2005-10-07 | 2012-04-11 | トヨタ自動車株式会社 | 半導体装置 |
-
1992
- 1992-03-27 JP JP4071449A patent/JP2835237B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH05275634A (ja) | 1993-10-22 |
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