JPH06163566A - ヘテロ接合バイポーラ・トランジスタの１／ｆ雑音の縮減 - Google Patents
ヘテロ接合バイポーラ・トランジスタの１／ｆ雑音の縮減Info
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- JPH06163566A JPH06163566A JP5171400A JP17140093A JPH06163566A JP H06163566 A JPH06163566 A JP H06163566A JP 5171400 A JP5171400 A JP 5171400A JP 17140093 A JP17140093 A JP 17140093A JP H06163566 A JPH06163566 A JP H06163566A
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
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Abstract
(57)【要約】
【目的】 雑音源の少ないヘテロ接合バイポーラ・トラ
ンジスタとその製造法を提供する。 【構成】 雑音源の少ないヘテロ接合バイポーラ・トラ
ンジスタの製造法は、コレクタ層と、ベース層と、エミ
ッタ層とを相互に積層して備える段階と、前記エミッタ
層の上に接触体を作成する段階と、前記エミッタ層の一
部分を除去しその上に前記接触体を備えた比較的厚いメ
サ領域とそのまわりの比較的薄い棚領域と、前記ベース
層の露出した領域と、を残す段階と、前記ベース層の露
出した部分の上に接触体を作成する段階とを有する。前
記エミッタ層は、ＧａＩｎＰであることが好ましく、お
よび、ｘが約０．５０から０．５２までの範囲内にある
としてＧａx Ｉｎ1-x Ｐであることが好ましく、およ
び、前記ベースがＧａＡｓであることが好ましい。前記
棚部分は約７００オングストロームの厚さを有する。
ンジスタとその製造法を提供する。 【構成】 雑音源の少ないヘテロ接合バイポーラ・トラ
ンジスタの製造法は、コレクタ層と、ベース層と、エミ
ッタ層とを相互に積層して備える段階と、前記エミッタ
層の上に接触体を作成する段階と、前記エミッタ層の一
部分を除去しその上に前記接触体を備えた比較的厚いメ
サ領域とそのまわりの比較的薄い棚領域と、前記ベース
層の露出した領域と、を残す段階と、前記ベース層の露
出した部分の上に接触体を作成する段階とを有する。前
記エミッタ層は、ＧａＩｎＰであることが好ましく、お
よび、ｘが約０．５０から０．５２までの範囲内にある
としてＧａx Ｉｎ1-x Ｐであることが好ましく、およ
び、前記ベースがＧａＡｓであることが好ましい。前記
棚部分は約７００オングストロームの厚さを有する。
Description
【０００１】
【産業上の利用分野】本出願は、１９９２年７月１３日
受付のウエイ−チャング・リュウおよびショウ−コング
・ファン名の名称「ヘテロ接合バイポーラ・トランジス
タの１／ｆ雑音の縮減」の出願中特許第０７／９１３，
６００号の継続出願である。
受付のウエイ−チャング・リュウおよびショウ−コング
・ファン名の名称「ヘテロ接合バイポーラ・トランジス
タの１／ｆ雑音の縮減」の出願中特許第０７／９１３，
６００号の継続出願である。
【０００２】本発明は、トランジスタの１／ｆ雑音の縮
減に関する。さらに詳細にいえば、III −Ｖ族ヘテロ接
合バイポーラ・トランジスタの１／ｆ雑音の縮減に関す
る。
減に関する。さらに詳細にいえば、III −Ｖ族ヘテロ接
合バイポーラ・トランジスタの１／ｆ雑音の縮減に関す
る。
【０００３】
【従来の技術およびその問題点】ヘテロ接合バイポーラ
・トランジスタ（ＨＢＴ）は、通常、電力用や、低い１
／ｆ雑音と良好な高周波特性とを有する能動装置を必要
とする応用に用いられる。典型的な例は、低雑音発振回
路である。低雑音を必要とする応用にヘテロ接合バイポ
ーラ・トランジスタを用いるというこの選択は、ヘテロ
接合バイポーラ・トランジスタは露出した表面領域が非
常に小さい垂直形装置であるためであり、したがって、
電界効果トランジスタ（ＦＥＴ）の場合と異なって、表
面に関連した雑音源による性能の低下が少ないためであ
る。ＨＢＴはＦＥＴよりも常に小さい１／ｆ雑音を有す
るが、従来のＨＢＴは表面に関連した雑音源がなお完全
にはなくなるわけではなかった。従来の工程技術で製造
されたＨＢＴの場合、通常ＧａＡｓで作成されるベース
の付帯的な表面が空気に露出する。ＧａＡｓの自由表面
は大きな表面再結合速度を有しているという特徴を持っ
ているので、これらの付帯的なベース表面で、大きな表
面再結合が起こる。幸いなことに、付帯的なベース表面
の上に欠乏性ＡｌＧａＡｓ層を用いるという表面不動態
化技術を応用することにより、この表面再結合を小さく
することができる。現在までのところ、この表面不動態
化技術は、エミッタ材料としてＡｌＧａＡｓを用いる場
合に限られていた。けれども、ＡｌＧａＡｓは大きなＤ
Ｘバルク再結合中心を有していることが分かっているの
で、ＡｌＧａＡｓ／ＧａＡｓのＨＢＴは、当然、雑音特
性において、ある程度の特性の劣化を受けることにな
る。ＤＸ中心は、ＡｌＧａＡｓの中のドナーに関連した
深い準位であり、持続する光伝導性のような異常でかつ
複雑な性質を示す。ＤＸ中心は、効果的な電子捕獲体と
して動作する。ＤＸ中心での電子の捕獲および放出によ
り生ずる電流の瞬間的な変化は、雑音の原因となる。
・トランジスタ（ＨＢＴ）は、通常、電力用や、低い１
／ｆ雑音と良好な高周波特性とを有する能動装置を必要
とする応用に用いられる。典型的な例は、低雑音発振回
路である。低雑音を必要とする応用にヘテロ接合バイポ
ーラ・トランジスタを用いるというこの選択は、ヘテロ
接合バイポーラ・トランジスタは露出した表面領域が非
常に小さい垂直形装置であるためであり、したがって、
電界効果トランジスタ（ＦＥＴ）の場合と異なって、表
面に関連した雑音源による性能の低下が少ないためであ
る。ＨＢＴはＦＥＴよりも常に小さい１／ｆ雑音を有す
るが、従来のＨＢＴは表面に関連した雑音源がなお完全
にはなくなるわけではなかった。従来の工程技術で製造
されたＨＢＴの場合、通常ＧａＡｓで作成されるベース
の付帯的な表面が空気に露出する。ＧａＡｓの自由表面
は大きな表面再結合速度を有しているという特徴を持っ
ているので、これらの付帯的なベース表面で、大きな表
面再結合が起こる。幸いなことに、付帯的なベース表面
の上に欠乏性ＡｌＧａＡｓ層を用いるという表面不動態
化技術を応用することにより、この表面再結合を小さく
することができる。現在までのところ、この表面不動態
化技術は、エミッタ材料としてＡｌＧａＡｓを用いる場
合に限られていた。けれども、ＡｌＧａＡｓは大きなＤ
Ｘバルク再結合中心を有していることが分かっているの
で、ＡｌＧａＡｓ／ＧａＡｓのＨＢＴは、当然、雑音特
性において、ある程度の特性の劣化を受けることにな
る。ＤＸ中心は、ＡｌＧａＡｓの中のドナーに関連した
深い準位であり、持続する光伝導性のような異常でかつ
複雑な性質を示す。ＤＸ中心は、効果的な電子捕獲体と
して動作する。ＤＸ中心での電子の捕獲および放出によ
り生ずる電流の瞬間的な変化は、雑音の原因となる。
【０００４】
【問題点を解決するための手段】本発明により、１／ｆ
雑音を最小にする技術が得られる。このことは、薄いＧ
ａＩｎＰの不動態化された棚部分を備えたＧａＩｎＰ／
ＧａＡｓのＨＢＴを用いることにより達成される。Ｇａ
ＩｎＰは、ＤＸ中心の存在の効果がＧａＩｎＰ／ＧａＡ
ｓの場合よりも小さい、良い材料であることが分かって
いる。この３元化合物ＧａＩｎＰは、通常、Ｇａx Ｉｎ
1-x Ｐであるであろう。ここで、ｘは約０．５０から
０．５２までの範囲内にある。それは、この３元化合物
がＧａＡｓとヘテロ接合を作る場合、この組成の時、Ｇ
ａＡｓと格子が整合するからである。さらに、エミッタ
の一部分である薄い欠乏性棚部分が、ベース層の表面に
沿って、エミッタ・メサ領域から外側に延長されて作成
される。この棚部分が作成される目的は、ＧａＡｓ層か
らの雑音を最小にするためである。ＧａＡｓの表面の活
性は非常に高く、雑音および再結合電流の原因となるダ
ングリング表面状態を沢山有している。不動態化された
棚部分は、ＧａＡｓ層の表面で発生した雑音の大部分を
なくするであろう。
雑音を最小にする技術が得られる。このことは、薄いＧ
ａＩｎＰの不動態化された棚部分を備えたＧａＩｎＰ／
ＧａＡｓのＨＢＴを用いることにより達成される。Ｇａ
ＩｎＰは、ＤＸ中心の存在の効果がＧａＩｎＰ／ＧａＡ
ｓの場合よりも小さい、良い材料であることが分かって
いる。この３元化合物ＧａＩｎＰは、通常、Ｇａx Ｉｎ
1-x Ｐであるであろう。ここで、ｘは約０．５０から
０．５２までの範囲内にある。それは、この３元化合物
がＧａＡｓとヘテロ接合を作る場合、この組成の時、Ｇ
ａＡｓと格子が整合するからである。さらに、エミッタ
の一部分である薄い欠乏性棚部分が、ベース層の表面に
沿って、エミッタ・メサ領域から外側に延長されて作成
される。この棚部分が作成される目的は、ＧａＡｓ層か
らの雑音を最小にするためである。ＧａＡｓの表面の活
性は非常に高く、雑音および再結合電流の原因となるダ
ングリング表面状態を沢山有している。不動態化された
棚部分は、ＧａＡｓ層の表面で発生した雑音の大部分を
なくするであろう。
【０００５】雑音特性に要求された改良が得られるよう
に、必要な棚部分構造体を作成するためのいくつかの製
造法が知られている。これらの製造法は、次のような原
理に基づいている。すなわち、ＧａＩｎＰエミッタを用
いることにより、ＤＸ中心がなくなるだけでなく、ま
た、Ｇａ0.5 Ｉｎ0.5 Ｐ／ＧａＡｓ界面の再結合速度
（１．５ｍ／ｓ）はＡｌ0.4 Ｇａ0.6 Ａｓ／ＧａＡｓ界
面の再結合速度（２１０ｍ／ｓ）よりも１４０倍も小さ
く、したがって、さらに良い表面不動態化が得られる。
棚部分・ベース接触体分離距離が極めて小さくかつこの
分離距離が精密に得られる、いくつかの製造法が開示さ
れる。この分離距離が極めて小さいことにより、この製
造法により製造される装置の付帯的ベース抵抗値と付帯
的ベース・コレクタ静電容量値は小さく、したがって、
高いｆt 特性と高いｆmax 特性とを有する装置が得られ
る。
に、必要な棚部分構造体を作成するためのいくつかの製
造法が知られている。これらの製造法は、次のような原
理に基づいている。すなわち、ＧａＩｎＰエミッタを用
いることにより、ＤＸ中心がなくなるだけでなく、ま
た、Ｇａ0.5 Ｉｎ0.5 Ｐ／ＧａＡｓ界面の再結合速度
（１．５ｍ／ｓ）はＡｌ0.4 Ｇａ0.6 Ａｓ／ＧａＡｓ界
面の再結合速度（２１０ｍ／ｓ）よりも１４０倍も小さ
く、したがって、さらに良い表面不動態化が得られる。
棚部分・ベース接触体分離距離が極めて小さくかつこの
分離距離が精密に得られる、いくつかの製造法が開示さ
れる。この分離距離が極めて小さいことにより、この製
造法により製造される装置の付帯的ベース抵抗値と付帯
的ベース・コレクタ静電容量値は小さく、したがって、
高いｆt 特性と高いｆmax 特性とを有する装置が得られ
る。
【０００６】本発明による装置は、低雑音装置を用いる
ことにより利点の得られる分野に応用することができ
る。これらの装置は、具体的な応用に従って、低周波数
または高周波数のいずれでも、低雑音であることができ
る。マイクロ波受信機およびマイクロ波送信機に対し、
高い動作周波数で、技術的に可能な限り雑音指数の低い
小信号増幅器を備えることが好ましい。ミクサおよび発
振器のような他の応用では、意図的でないミキシングに
より、低周波数の雑音が、マイクロ波搬送信号の付近の
雑音側波帯に変換されることがあり得る。したがって、
これらの応用では、装置の低周波数の雑音がまた注目さ
れる。本発明により、装置の付帯的ベース表面とベース
・エミッタ接合空間電荷領域での低周波数雑音が縮減さ
れ、したがって、低周波数と高周波数との両方での雑音
特性の改良が得られる。
ことにより利点の得られる分野に応用することができ
る。これらの装置は、具体的な応用に従って、低周波数
または高周波数のいずれでも、低雑音であることができ
る。マイクロ波受信機およびマイクロ波送信機に対し、
高い動作周波数で、技術的に可能な限り雑音指数の低い
小信号増幅器を備えることが好ましい。ミクサおよび発
振器のような他の応用では、意図的でないミキシングに
より、低周波数の雑音が、マイクロ波搬送信号の付近の
雑音側波帯に変換されることがあり得る。したがって、
これらの応用では、装置の低周波数の雑音がまた注目さ
れる。本発明により、装置の付帯的ベース表面とベース
・エミッタ接合空間電荷領域での低周波数雑音が縮減さ
れ、したがって、低周波数と高周波数との両方での雑音
特性の改良が得られる。
【０００７】
【実施例】本発明の１つの実施例の構造体が、図１ａ〜
図１ｄに示されている。特に図１ａに示されているよう
に、この構造体はＮ形ＧａＡｓのサブコレクタ層１を有
する。サブコレクタ層１に添加される不純物の濃度は、
典型的な場合、約３×１０ 18ｃｍ-3である。サブコレク
タ層１の上に、Ｎ形ＧａＡｓのコレクタ層３がエピタク
シャルに作成される。コレクタ層３に添加される不純物
の濃度は、典型的な場合、約１×１０16ｃｍ-3である。
コレクタ層３の上に、Ｐ形ＧａＡｓのベース層５がエピ
タクシャルに作成される。ベース層５に添加される不純
物の濃度は、典型的な場合、約３×１０19ｃｍ-3であ
る。次に、ベース層５の上に、Ｎ形ＧａＩｎＰ（典型的
な場合には、Ｇａx Ｉｎ1-x Ｐである。ここで、ｘは約
０．５０〜０．５２の範囲内にある。）のエミッタ層７
がエピタクシャルに作成される。エミッタ層７に添加さ
れる不純物の濃度は、典型的な場合、約３×１０17ｃｍ
-3である。ＧａＩｎＰ層７の上に、Ｎ形層８がエピタク
シャルに作成される。Ｎ形層８は接触を容易にするため
の層であって、典型的な場合、ＧａＡｓで作成され、そ
の不純物添加濃度は３×１０18ｃｍ-3以上である。これ
らのエピタクシャル層のすべては、分子線エピタクシ
（ＭＢＥ）法、または、金属有機物化学蒸気沈着（ＭＯ
ＣＶＤ）法のような、標準的な方法で作成することがで
きる。その後、エミッタ層８がレジストを用いてパター
ンに作成され、そして図１ａに示されているように、エ
ミッタ８の一部分の表面の上に、エミッタ金属９が作成
される。
図１ｄに示されている。特に図１ａに示されているよう
に、この構造体はＮ形ＧａＡｓのサブコレクタ層１を有
する。サブコレクタ層１に添加される不純物の濃度は、
典型的な場合、約３×１０ 18ｃｍ-3である。サブコレク
タ層１の上に、Ｎ形ＧａＡｓのコレクタ層３がエピタク
シャルに作成される。コレクタ層３に添加される不純物
の濃度は、典型的な場合、約１×１０16ｃｍ-3である。
コレクタ層３の上に、Ｐ形ＧａＡｓのベース層５がエピ
タクシャルに作成される。ベース層５に添加される不純
物の濃度は、典型的な場合、約３×１０19ｃｍ-3であ
る。次に、ベース層５の上に、Ｎ形ＧａＩｎＰ（典型的
な場合には、Ｇａx Ｉｎ1-x Ｐである。ここで、ｘは約
０．５０〜０．５２の範囲内にある。）のエミッタ層７
がエピタクシャルに作成される。エミッタ層７に添加さ
れる不純物の濃度は、典型的な場合、約３×１０17ｃｍ
-3である。ＧａＩｎＰ層７の上に、Ｎ形層８がエピタク
シャルに作成される。Ｎ形層８は接触を容易にするため
の層であって、典型的な場合、ＧａＡｓで作成され、そ
の不純物添加濃度は３×１０18ｃｍ-3以上である。これ
らのエピタクシャル層のすべては、分子線エピタクシ
（ＭＢＥ）法、または、金属有機物化学蒸気沈着（ＭＯ
ＣＶＤ）法のような、標準的な方法で作成することがで
きる。その後、エミッタ層８がレジストを用いてパター
ンに作成され、そして図１ａに示されているように、エ
ミッタ８の一部分の表面の上に、エミッタ金属９が作成
される。
【０００８】エミッタ接触体金属９は、次のエッチング
段階においてマスクとして用いられる。このエッチング
段階では、マスクで覆われた部分以外のキヤップ層８と
一部分の露出したエミッタ層７が除去される。このエッ
チング段階が実行された後、図１ｂに示されているよう
に、厚さが約７００オングストロ−ムの薄いエミッタ層
の棚部分１１と、エミッタ金属接触体の下のメサ部分１
３が残る。棚部分１１の限界的な厚さは、２００オング
ストロ−ムと１０００オングストロ−ムの間の範囲内に
あることが実験的に示された。その必要な厚さは、ブレ
ークダウン電圧（スナップ・バック電圧）を監視するこ
とにより到達することができる。ブレークダウン電圧
は、エッチングされた直後の表面に２個のプローブを配
置することにより測定される。ブレークダウン電圧は、
エッチングがどの位置にまで行われたかにより敏感に変
わる。特に、添加された不純物の濃度と種類が急激に変
化しているエミッタ・ベース接合の近傍では、ブレーク
ダウン電圧は急激に変わる。したがって、測定されたブ
レークダウン電圧はベース層からエッチング位置までの
相対距離に関する情報にフィードバックされ、それ以上
にエッチングが進まないための必要な位置の関する信号
を送る。
段階においてマスクとして用いられる。このエッチング
段階では、マスクで覆われた部分以外のキヤップ層８と
一部分の露出したエミッタ層７が除去される。このエッ
チング段階が実行された後、図１ｂに示されているよう
に、厚さが約７００オングストロ−ムの薄いエミッタ層
の棚部分１１と、エミッタ金属接触体の下のメサ部分１
３が残る。棚部分１１の限界的な厚さは、２００オング
ストロ−ムと１０００オングストロ−ムの間の範囲内に
あることが実験的に示された。その必要な厚さは、ブレ
ークダウン電圧（スナップ・バック電圧）を監視するこ
とにより到達することができる。ブレークダウン電圧
は、エッチングされた直後の表面に２個のプローブを配
置することにより測定される。ブレークダウン電圧は、
エッチングがどの位置にまで行われたかにより敏感に変
わる。特に、添加された不純物の濃度と種類が急激に変
化しているエミッタ・ベース接合の近傍では、ブレーク
ダウン電圧は急激に変わる。したがって、測定されたブ
レークダウン電圧はベース層からエッチング位置までの
相対距離に関する情報にフィードバックされ、それ以上
にエッチングが進まないための必要な位置の関する信号
を送る。
【０００９】次に、ベース層５に対する接触体を作成す
ることが必要である。このことは、エミッタ１３のメサ
部分とエミッタの薄い棚部分１１の上とに、パターンに
作成されたレジスト層１５を配置し、そして図１ｃに示
されているように、薄い棚部分１１の上のレジスト層の
一部分を残して、その他の部分を除去することにより実
行される。その後、エミッタの薄い棚部分１１の露出さ
れた領域が、標準的な方法で、エッチングによりベース
層５に達するまで除去される。次に、フォトレジスト１
５が除去され、そしてこの装置の表面がパターンに作成
され、そして図１ｄに示されているように、ベース金属
接触体１７が、ベースの上でかつエミッタの残っている
棚部分１１から分離された位置に、作成される。
ることが必要である。このことは、エミッタ１３のメサ
部分とエミッタの薄い棚部分１１の上とに、パターンに
作成されたレジスト層１５を配置し、そして図１ｃに示
されているように、薄い棚部分１１の上のレジスト層の
一部分を残して、その他の部分を除去することにより実
行される。その後、エミッタの薄い棚部分１１の露出さ
れた領域が、標準的な方法で、エッチングによりベース
層５に達するまで除去される。次に、フォトレジスト１
５が除去され、そしてこの装置の表面がパターンに作成
され、そして図１ｄに示されているように、ベース金属
接触体１７が、ベースの上でかつエミッタの残っている
棚部分１１から分離された位置に、作成される。
【００１０】図１ｄに示されているように、エミッタの
棚部分１１がベースの表面の上に広がっているので、ベ
ース表面の極く一部分だけが露出している。
棚部分１１がベースの表面の上に広がっているので、ベ
ース表面の極く一部分だけが露出している。
【００１１】本発明の別の実施例の構造体が、図２ａ〜
図２ｆに示されている。特に図２ａに示されているよう
に、（図１ａと同じように）この構造体はＮ形ＧａＡｓ
のサブコレクタ層２１を有する。サブコレクタ層２１に
添加される不純物の濃度は、典型的な場合、約３×１０
18ｃｍ-3である。サブコレクタ層２１の上に、Ｎ形Ｇａ
Ａｓのコレクタ層２３がエピタクシャルに作成される。
コレクタ層２３に添加される不純物の濃度は、典型的な
場合、約１×１０16ｃｍ-3である。コレクタ層２３の上
に、Ｐ形ＧａＡｓのベース層２５がエピタクシャルに作
成される。ベース層２５に添加される不純物の濃度は、
典型的な場合、約３×１０19ｃｍ-3〜約５×１０18ｃｍ
-3である。次に、ベース層２５の上に、Ｎ形ＧａＩｎＰ
（典型的な場合には、Ｇａx Ｉｎ1-x Ｐである。ここ
で、ｘは約０．５０〜０．５２の範囲内にある。）のエ
ミッタ層２７がエピタクシャルに作成される。エミッタ
層２７に添加される不純物の濃度は、典型的な場合、約
３×１０17ｃｍ-3である。ＧａＩｎＰ層２７の上に、Ｎ
形ＧａＡｓのエミッタ・キャップ層２８がエピタクシャ
ルに作成される。エミッタ・キャップ層２８に添加され
る不純物の濃度は、典型的な場合、３×１０18ｃｍ-3以
上である。これらのエピタクシャル層のすべては、分子
線エピタクシ（ＭＢＥ）法、または、金属有機物化学蒸
気沈着（ＭＯＣＶＤ）法のような、標準的な方法で作成
することができる。その後、エミッタ層２８の表面がレ
ジストを用いてパターンに作成され、そして、エミッタ
・キャップ層２８の一部分の表面の上に、エミッタ金属
２９が作成される。
図２ｆに示されている。特に図２ａに示されているよう
に、（図１ａと同じように）この構造体はＮ形ＧａＡｓ
のサブコレクタ層２１を有する。サブコレクタ層２１に
添加される不純物の濃度は、典型的な場合、約３×１０
18ｃｍ-3である。サブコレクタ層２１の上に、Ｎ形Ｇａ
Ａｓのコレクタ層２３がエピタクシャルに作成される。
コレクタ層２３に添加される不純物の濃度は、典型的な
場合、約１×１０16ｃｍ-3である。コレクタ層２３の上
に、Ｐ形ＧａＡｓのベース層２５がエピタクシャルに作
成される。ベース層２５に添加される不純物の濃度は、
典型的な場合、約３×１０19ｃｍ-3〜約５×１０18ｃｍ
-3である。次に、ベース層２５の上に、Ｎ形ＧａＩｎＰ
（典型的な場合には、Ｇａx Ｉｎ1-x Ｐである。ここ
で、ｘは約０．５０〜０．５２の範囲内にある。）のエ
ミッタ層２７がエピタクシャルに作成される。エミッタ
層２７に添加される不純物の濃度は、典型的な場合、約
３×１０17ｃｍ-3である。ＧａＩｎＰ層２７の上に、Ｎ
形ＧａＡｓのエミッタ・キャップ層２８がエピタクシャ
ルに作成される。エミッタ・キャップ層２８に添加され
る不純物の濃度は、典型的な場合、３×１０18ｃｍ-3以
上である。これらのエピタクシャル層のすべては、分子
線エピタクシ（ＭＢＥ）法、または、金属有機物化学蒸
気沈着（ＭＯＣＶＤ）法のような、標準的な方法で作成
することができる。その後、エミッタ層２８の表面がレ
ジストを用いてパターンに作成され、そして、エミッタ
・キャップ層２８の一部分の表面の上に、エミッタ金属
２９が作成される。
【００１２】フォトレジスト層３１が、エミッタ金属接
触体２９と、金属接触体２９を越えて横方向に広がるエ
ミッタ２８部分と、の上でパターンに作成される。次
に、エミッタ層２８の露出した部分が、標準的な方法
で、エッチングによりベース層２５に達するまで除去さ
れる。それにより、ベース層２５が露出される。次に、
ウエハの表面全体の上に、窒化シリコンの層３３が沈着
される。その後、フォトレジスト層３１とその上の窒化
物部分とが除去されると、図２ｃに示されているよう
に、露出したベース層の上の窒化物だけが残る。次に、
エミッタ２８とエミッタ接触体２９とエミッタ２７およ
び２８に隣接する窒化物３３の一部分との上に、フォト
レジスト３５が沈着され、そしてパターンに作成され
る。このパターンに作成された後、露出している窒化物
が、図２ｄに示されているように、標準的な方法によ
り、エッチングによって除去される。次に、ベース金属
３７が、標準的な方法により沈着される。その後、窒化
物が除去された場合、図２ｅに示されているように、ベ
ース金属３７がベース層２５に接触して配置される。次
に、金属エミッタ接触体２９をマスクとして用いて、エ
ミッタ２８の露出した部分がエッチングにより除去さ
れ、それにより図２ｆに示されているように、前記実施
例と同じようなエミッタの棚部分３９が作成される。図
２ｅのベース接触体３７とエミッタ接触体３９との間の
窒化物領域３３により、この窒化物領域の下のベース領
域の部分がエッチングにより除去されることが防止され
ことに注意されたい。最後に、棚部分３９が作成された
後、窒化物層３３が除去される。ベース層２５の大部分
の領域が棚部分３９により被覆され、ベース層の表面の
非常に小さな部分だけが露出していることがまた分かる
はずである。
触体２９と、金属接触体２９を越えて横方向に広がるエ
ミッタ２８部分と、の上でパターンに作成される。次
に、エミッタ層２８の露出した部分が、標準的な方法
で、エッチングによりベース層２５に達するまで除去さ
れる。それにより、ベース層２５が露出される。次に、
ウエハの表面全体の上に、窒化シリコンの層３３が沈着
される。その後、フォトレジスト層３１とその上の窒化
物部分とが除去されると、図２ｃに示されているよう
に、露出したベース層の上の窒化物だけが残る。次に、
エミッタ２８とエミッタ接触体２９とエミッタ２７およ
び２８に隣接する窒化物３３の一部分との上に、フォト
レジスト３５が沈着され、そしてパターンに作成され
る。このパターンに作成された後、露出している窒化物
が、図２ｄに示されているように、標準的な方法によ
り、エッチングによって除去される。次に、ベース金属
３７が、標準的な方法により沈着される。その後、窒化
物が除去された場合、図２ｅに示されているように、ベ
ース金属３７がベース層２５に接触して配置される。次
に、金属エミッタ接触体２９をマスクとして用いて、エ
ミッタ２８の露出した部分がエッチングにより除去さ
れ、それにより図２ｆに示されているように、前記実施
例と同じようなエミッタの棚部分３９が作成される。図
２ｅのベース接触体３７とエミッタ接触体３９との間の
窒化物領域３３により、この窒化物領域の下のベース領
域の部分がエッチングにより除去されることが防止され
ことに注意されたい。最後に、棚部分３９が作成された
後、窒化物層３３が除去される。ベース層２５の大部分
の領域が棚部分３９により被覆され、ベース層の表面の
非常に小さな部分だけが露出していることがまた分かる
はずである。
【００１３】本発明のまた別の実施例の構造体が、図３
ａ〜図３ｈに示されている。特に図３ａに示されている
ように、（図１ａおよび図２ａと同じように）この構造
体はＮ形ＧａＡｓのサブコレクタ層４１を有する。サブ
コレクタ層４１に添加される不純物の濃度は、典型的な
場合、約３×１０18ｃｍ-3である。サブコレクタ層４１
の上に、Ｎ形ＧａＡｓのコレクタ層４３がエピタクシャ
ルに作成される。コレクタ層４３に添加される不純物の
濃度は、典型的な場合、約１×１０16ｃｍ-3である。コ
レクタ層４３の上に、Ｐ形ＧａＡｓのベース層４５がエ
ピタクシャルに作成される。ベース層４５に添加される
不純物の濃度は、典型的な場合、約３×１０19ｃｍ-3〜
約５×１０18ｃｍ-3である。次に、ベース層４５の上
に、Ｎ形ＧａＩｎＰ（典型的な場合には、Ｇａx Ｉｎ
1-x Ｐである。ここで、ｘは約０．５０〜０．５２の範
囲内にある。）のエミッタ層４７がエピタクシャルに作
成される。エミッタ層４７に添加される不純物の濃度
は、典型的な場合、約３×１０17ｃｍ-3である。ＧａＩ
ｎＰ層４７の上に、Ｎ形ＧａＡｓのエミッタ・キャップ
層４９がエピタクシャルに作成される。エミッタ・キャ
ップ層４９に添加される不純物濃度は、典型的な場合、
３×１０18ｃｍ-3以上である。エミッタ・キャップ層４
９はＩｎＧａＡｓで構成することができる。その場合、
抵抗値の非常に小さい接触体を得ることができる。これ
らのエピタクシャル層のすべては、分子線エピタクシ
（ＭＢＥ）法、または、金属有機物化学蒸気沈着（ＭＯ
ＣＶＤ）法のような、標準的な方法で作成することがで
きる。その後、エミッタ・キャップ層４９の表面がレジ
ストを用いてパターンに作成され、それにより、エミッ
タ・キャップ層４９の一部分の表面の上に、エミッタ金
属５１が作成される。エミッタ接触体金属５１は、キャ
ップ層４９と露出したエミッタ層４７の一部分をエッチ
ングにより除去する次の段階に対し、ママスクとして働
く。このエッチングにより除去する段階を実行すること
により、図３ｂに示されているように、エミッタ金属接
触体の下に棚部分５３とメサ部分５５とを備えた、厚さ
が約７００オングストロームのエミッタ層の薄い部分５
３が残る。
ａ〜図３ｈに示されている。特に図３ａに示されている
ように、（図１ａおよび図２ａと同じように）この構造
体はＮ形ＧａＡｓのサブコレクタ層４１を有する。サブ
コレクタ層４１に添加される不純物の濃度は、典型的な
場合、約３×１０18ｃｍ-3である。サブコレクタ層４１
の上に、Ｎ形ＧａＡｓのコレクタ層４３がエピタクシャ
ルに作成される。コレクタ層４３に添加される不純物の
濃度は、典型的な場合、約１×１０16ｃｍ-3である。コ
レクタ層４３の上に、Ｐ形ＧａＡｓのベース層４５がエ
ピタクシャルに作成される。ベース層４５に添加される
不純物の濃度は、典型的な場合、約３×１０19ｃｍ-3〜
約５×１０18ｃｍ-3である。次に、ベース層４５の上
に、Ｎ形ＧａＩｎＰ（典型的な場合には、Ｇａx Ｉｎ
1-x Ｐである。ここで、ｘは約０．５０〜０．５２の範
囲内にある。）のエミッタ層４７がエピタクシャルに作
成される。エミッタ層４７に添加される不純物の濃度
は、典型的な場合、約３×１０17ｃｍ-3である。ＧａＩ
ｎＰ層４７の上に、Ｎ形ＧａＡｓのエミッタ・キャップ
層４９がエピタクシャルに作成される。エミッタ・キャ
ップ層４９に添加される不純物濃度は、典型的な場合、
３×１０18ｃｍ-3以上である。エミッタ・キャップ層４
９はＩｎＧａＡｓで構成することができる。その場合、
抵抗値の非常に小さい接触体を得ることができる。これ
らのエピタクシャル層のすべては、分子線エピタクシ
（ＭＢＥ）法、または、金属有機物化学蒸気沈着（ＭＯ
ＣＶＤ）法のような、標準的な方法で作成することがで
きる。その後、エミッタ・キャップ層４９の表面がレジ
ストを用いてパターンに作成され、それにより、エミッ
タ・キャップ層４９の一部分の表面の上に、エミッタ金
属５１が作成される。エミッタ接触体金属５１は、キャ
ップ層４９と露出したエミッタ層４７の一部分をエッチ
ングにより除去する次の段階に対し、ママスクとして働
く。このエッチングにより除去する段階を実行すること
により、図３ｂに示されているように、エミッタ金属接
触体の下に棚部分５３とメサ部分５５とを備えた、厚さ
が約７００オングストロームのエミッタ層の薄い部分５
３が残る。
【００１４】次に、ベース層４５の上に、このベース層
に接触する領域を備えることが必要である。このこと
は、図３ｃに示されているように、エミッタ５５のメサ
部分とエミッタの薄い部分５３との上にパターンに作成
されたレジスト層５７を配置し、かつ、薄い部分５３の
一部分を露出したままに残しておくことにより、達成さ
れる。次に、図３ｄに示されているように、エミッタ５
５の薄い部分の露出した部分が、標準的な方法で、エッ
チングによりベース層４５に達するまで除去される。次
に、フォトレジスト５７が、１５０℃で少なくとも３分
間、この構造体をベ−キングすることにより、硬化され
る。フォトレジスト５７のこの硬化は、後でのリソグラ
フィ処理工程でのベース・メタライゼーションや除去の
工程において、フォトレジストがこれ以上現像されるこ
とを防止するのに重要である。
に接触する領域を備えることが必要である。このこと
は、図３ｃに示されているように、エミッタ５５のメサ
部分とエミッタの薄い部分５３との上にパターンに作成
されたレジスト層５７を配置し、かつ、薄い部分５３の
一部分を露出したままに残しておくことにより、達成さ
れる。次に、図３ｄに示されているように、エミッタ５
５の薄い部分の露出した部分が、標準的な方法で、エッ
チングによりベース層４５に達するまで除去される。次
に、フォトレジスト５７が、１５０℃で少なくとも３分
間、この構造体をベ−キングすることにより、硬化され
る。フォトレジスト５７のこの硬化は、後でのリソグラ
フィ処理工程でのベース・メタライゼーションや除去の
工程において、フォトレジストがこれ以上現像されるこ
とを防止するのに重要である。
【００１５】露出したベース層４５と硬化したフォトレ
ジスト５７との上に、フォトレジスト層５９が沈着さ
れ、そしてパターンに作成され、その際、図３ｅに示さ
れているように、ベース層４５に達する開口部が作成さ
れる。ベース接触体金属６１が、図３ｆに示されている
ように、角度蒸着法を用いて沈着される。その後、フォ
トレジスト５９と過剰なメタライゼーション６１とが除
去される。次に、この工程が他のベース接触体に対して
繰り返される。硬化したフォトレジスト５７とベース層
４５の上のフォトレジスト６３が、パターンに作成され
る。再び、角度蒸着法を用いて、図３ｇに示されている
ように、ベース・メタライゼーション６５が沈着され
る。フォトレジスト６３は、過剰なメタライゼーション
６５と一緒に、除去される。次に、硬化したフォトレジ
スト５７が、Ｊ−１００レジスト除去剤のような溶剤を
用いて、除去される。その結果、図３ｈの構造体が得ら
れる。フォトレジスト５９の高さおよびフォトレジスト
６３の高さとの組み合わせと、蒸着角度とを選定するこ
とにより、ベース接触体６１および６５と棚部分５３と
の間の距離が、約０．１μｍの精度で制御することがで
きる。実験の結果、フォトレジスト５９および６３の最
も好ましい高さは約１．０μｍないし２．０μｍの範囲
内にあり、そして、蒸着の最も好ましい角度は約１５°
ないし３０°の範囲内にあることが分かった。
ジスト５７との上に、フォトレジスト層５９が沈着さ
れ、そしてパターンに作成され、その際、図３ｅに示さ
れているように、ベース層４５に達する開口部が作成さ
れる。ベース接触体金属６１が、図３ｆに示されている
ように、角度蒸着法を用いて沈着される。その後、フォ
トレジスト５９と過剰なメタライゼーション６１とが除
去される。次に、この工程が他のベース接触体に対して
繰り返される。硬化したフォトレジスト５７とベース層
４５の上のフォトレジスト６３が、パターンに作成され
る。再び、角度蒸着法を用いて、図３ｇに示されている
ように、ベース・メタライゼーション６５が沈着され
る。フォトレジスト６３は、過剰なメタライゼーション
６５と一緒に、除去される。次に、硬化したフォトレジ
スト５７が、Ｊ−１００レジスト除去剤のような溶剤を
用いて、除去される。その結果、図３ｈの構造体が得ら
れる。フォトレジスト５９の高さおよびフォトレジスト
６３の高さとの組み合わせと、蒸着角度とを選定するこ
とにより、ベース接触体６１および６５と棚部分５３と
の間の距離が、約０．１μｍの精度で制御することがで
きる。実験の結果、フォトレジスト５９および６３の最
も好ましい高さは約１．０μｍないし２．０μｍの範囲
内にあり、そして、蒸着の最も好ましい角度は約１５°
ないし３０°の範囲内にあることが分かった。
【００１６】図１ａ〜図１ｄで説明した処理工程とは異
なって、この方法は、ベース接触体の光学的リソグラフ
ィ整合段階がなく、その代わりに、自己整合角度蒸着法
を用いることにより、不動態化用棚部分５３の端部とベ
ース接触体６１との間の分離距離を最小にすることがで
きる。図１ａ〜図１ｄで説明した処理工程は、棚部分１
１とベース接触体１７との間に約４μｍの保護されない
ベース層があるという欠点を有し、一方、角度蒸着法で
は約０．１μｍの程度の公差でもって非常に小さな（実
質的にゼロの）分離距離を得ることができる。このこと
は重要である。それは、棚部分とベース接触体との間の
分離距離が大きいと、付帯的要因によるベース抵抗値と
ベース・コレクタ静電容量値との増大があるからであ
る。これらの抵抗値および静電容量値の増大はいずれ
も、装置の特性の劣化をもたらす。
なって、この方法は、ベース接触体の光学的リソグラフ
ィ整合段階がなく、その代わりに、自己整合角度蒸着法
を用いることにより、不動態化用棚部分５３の端部とベ
ース接触体６１との間の分離距離を最小にすることがで
きる。図１ａ〜図１ｄで説明した処理工程は、棚部分１
１とベース接触体１７との間に約４μｍの保護されない
ベース層があるという欠点を有し、一方、角度蒸着法で
は約０．１μｍの程度の公差でもって非常に小さな（実
質的にゼロの）分離距離を得ることができる。このこと
は重要である。それは、棚部分とベース接触体との間の
分離距離が大きいと、付帯的要因によるベース抵抗値と
ベース・コレクタ静電容量値との増大があるからであ
る。これらの抵抗値および静電容量値の増大はいずれ
も、装置の特性の劣化をもたらす。
【００１７】前記で説明した処理工程を変更したいくつ
かの処理工程を得ることができる。例えば、硬化したフ
ォトレジスト５７は、ポリイミドのようなポリマによっ
て、または、窒化物または酸化物のような誘電体によっ
て、置き換えることができる。この不動態化層の重要な
性質は、メタライゼーションの後除去することができる
ことであり、しかし、ベース接触体のリソグラフィ段階
のフォトレジストの現像段階の間影響を受けないことで
ある。硬化したフォトレジストの代わりに標準的なレジ
ストを用い、ベースのパターン作成の前に、フォトレジ
ストの上にマスク用金属を配置することができる。マス
ク用金属を用いることの利点は、フォトレジストの硬化
処理工程を避けることができることであり、それによ
り、最後のフォトレジストの除去工程を容易に行うこと
ができる。
かの処理工程を得ることができる。例えば、硬化したフ
ォトレジスト５７は、ポリイミドのようなポリマによっ
て、または、窒化物または酸化物のような誘電体によっ
て、置き換えることができる。この不動態化層の重要な
性質は、メタライゼーションの後除去することができる
ことであり、しかし、ベース接触体のリソグラフィ段階
のフォトレジストの現像段階の間影響を受けないことで
ある。硬化したフォトレジストの代わりに標準的なレジ
ストを用い、ベースのパターン作成の前に、フォトレジ
ストの上にマスク用金属を配置することができる。マス
ク用金属を用いることの利点は、フォトレジストの硬化
処理工程を避けることができることであり、それによ
り、最後のフォトレジストの除去工程を容易に行うこと
ができる。
【００１８】図１ａ、図２ａおよび図３ａに示された構
造体が、図４ａ〜図４ｇに、特に、図４ａに示されてい
る。前記で説明したように、この構造体はサブコレクタ
層６７と、コレクタ層６９と、ベース層７１と、エミッ
タ層７３と、エミッタ・キャップ層７５とを有する。図
４ｂに示されているように、エミッタ金属７７の沈着、
および、エミッタの棚部分７９およびメサ部分８１はま
た、前記で説明された処理工程で作成される。この構造
体の全体が、ポリイミドの層８３で被覆される。その
後、フォトレジスト８５がパターンに作成され、図４ｃ
に示されているように、必要な不動態化用棚部分の範囲
内に、ポリイミド層８３に対する開口部が作成される。
次に、マスク用金属８７が、ポリイミド層８３とフォト
レジスト層８５との上に沈着され、そして、過剰な金属
はすべて除去される。その結果、図４ｄに示された構造
体が得られる。
造体が、図４ａ〜図４ｇに、特に、図４ａに示されてい
る。前記で説明したように、この構造体はサブコレクタ
層６７と、コレクタ層６９と、ベース層７１と、エミッ
タ層７３と、エミッタ・キャップ層７５とを有する。図
４ｂに示されているように、エミッタ金属７７の沈着、
および、エミッタの棚部分７９およびメサ部分８１はま
た、前記で説明された処理工程で作成される。この構造
体の全体が、ポリイミドの層８３で被覆される。その
後、フォトレジスト８５がパターンに作成され、図４ｃ
に示されているように、必要な不動態化用棚部分の範囲
内に、ポリイミド層８３に対する開口部が作成される。
次に、マスク用金属８７が、ポリイミド層８３とフォト
レジスト層８５との上に沈着され、そして、過剰な金属
はすべて除去される。その結果、図４ｄに示された構造
体が得られる。
【００１９】マスク用金属８７で被覆されていないポリ
イミド層８３の部分と棚部分７９は、別々のエッチング
工程で除去される。このエッチング工程により、図４ｅ
に示されているように、ポリイミド８３と金属８７との
界面、および棚部分７９とポリイミド８３との界面の両
方に、アンダーカット部分ができる。次に、フォトレジ
スト層が沈着され、そしてパターンに作成され、そして
図４ｆに示されているように、蒸着された金属によりベ
ース接触体９１が作成される。次に、フォトレジスト８
９とポリイミド８３が、過剰なメタライゼーション９３
と一緒に除去される。その結果、図４ｇに示された構造
体が得られる。この構造体では、ベース接触体９１と棚
部分７９との間の分離距離は、ポリイミド８３と棚部分
７９とのアンダーカット部分の形状により決定される。
イミド層８３の部分と棚部分７９は、別々のエッチング
工程で除去される。このエッチング工程により、図４ｅ
に示されているように、ポリイミド８３と金属８７との
界面、および棚部分７９とポリイミド８３との界面の両
方に、アンダーカット部分ができる。次に、フォトレジ
スト層が沈着され、そしてパターンに作成され、そして
図４ｆに示されているように、蒸着された金属によりベ
ース接触体９１が作成される。次に、フォトレジスト８
９とポリイミド８３が、過剰なメタライゼーション９３
と一緒に除去される。その結果、図４ｇに示された構造
体が得られる。この構造体では、ベース接触体９１と棚
部分７９との間の分離距離は、ポリイミド８３と棚部分
７９とのアンダーカット部分の形状により決定される。
【００２０】図１ａ、図２ａ、図３ａおよび図４ａに示
された構造体が、図５ａ〜図５ｇに、特に、図５ａに示
されている。前記で説明されたように、この構造体はサ
ブコレクタ層９５と、コレクタ層９７と、ベース層９９
と、エミッタ層１０１と、エミッタ・キャップ層１０３
とを有する。エミッタ金属１０５の沈着、および、エミ
ッタの棚部分１０７およびメサ部分１０１はまた、図５
ｂに示されているように、前記で説明された処理工程で
作成される。
された構造体が、図５ａ〜図５ｇに、特に、図５ａに示
されている。前記で説明されたように、この構造体はサ
ブコレクタ層９５と、コレクタ層９７と、ベース層９９
と、エミッタ層１０１と、エミッタ・キャップ層１０３
とを有する。エミッタ金属１０５の沈着、および、エミ
ッタの棚部分１０７およびメサ部分１０１はまた、図５
ｂに示されているように、前記で説明された処理工程で
作成される。
【００２１】次に、ベース層９９の上に、このベース層
に接触する領域を作成することが必要である。このこと
は、エミッタのメサ部分１０１とエミッタの薄い部分１
０７の一部分との上に、パターンに作成されたレジスト
層１０９を配置し、それにより、薄い部分１０７の一部
分を露出させることによって、達成される。次に、図５
ｃに示されているように、エミッタの薄い部分１０７の
露出した部分が、標準的な方法で、ベース層９９に達す
るまでエッチングにより除去される。この実施例では、
棚部分は前記で説明した実施例の棚部分よりも大きく、
そして、ベース接触体の必要な位置を被覆する。
に接触する領域を作成することが必要である。このこと
は、エミッタのメサ部分１０１とエミッタの薄い部分１
０７の一部分との上に、パターンに作成されたレジスト
層１０９を配置し、それにより、薄い部分１０７の一部
分を露出させることによって、達成される。次に、図５
ｃに示されているように、エミッタの薄い部分１０７の
露出した部分が、標準的な方法で、ベース層９９に達す
るまでエッチングにより除去される。この実施例では、
棚部分は前記で説明した実施例の棚部分よりも大きく、
そして、ベース接触体の必要な位置を被覆する。
【００２２】フォトレジスト層１１１が、エミッタのメ
サ部分と棚部分１０７との上でパターンに作成され、図
５ｄに示されているように、ベース接触体の必要な位置
の上に開口部が作成される。次に、フォトレジスト層の
この開口部の中に露出された棚部分１０７が、図５ｅに
示されているように、エッチングにより除去される。次
に、ベース接触体金属１１３が沈着され、図５ｅに示さ
れているように、ベース層９９への接触体が作成され
る。フォトレジスト層１１１が過剰なメタライゼーショ
ン１１３と一緒に除去され、それにより、図５ｇに示さ
れているような構造体が後に残される。図６は、棚部分
のパターン１１９に対する、エミッタ・メサ部分１１５
とベース接触体１１７の相対的な寸法と相対的な位置を
示した平面図である。
サ部分と棚部分１０７との上でパターンに作成され、図
５ｄに示されているように、ベース接触体の必要な位置
の上に開口部が作成される。次に、フォトレジスト層の
この開口部の中に露出された棚部分１０７が、図５ｅに
示されているように、エッチングにより除去される。次
に、ベース接触体金属１１３が沈着され、図５ｅに示さ
れているように、ベース層９９への接触体が作成され
る。フォトレジスト層１１１が過剰なメタライゼーショ
ン１１３と一緒に除去され、それにより、図５ｇに示さ
れているような構造体が後に残される。図６は、棚部分
のパターン１１９に対する、エミッタ・メサ部分１１５
とベース接触体１１７の相対的な寸法と相対的な位置を
示した平面図である。
【００２３】本発明が好ましい特定の実施例について説
明されたけれども、当業者にとって種々の変更および修
正が可能であることはすぐに分かるであろう。したがっ
て、本発明は、先行技術の観点から可能であるこのよう
な変更実施例および修正実施例をすべて包含するものと
理解すべきである。
明されたけれども、当業者にとって種々の変更および修
正が可能であることはすぐに分かるであろう。したがっ
て、本発明は、先行技術の観点から可能であるこのよう
な変更実施例および修正実施例をすべて包含するものと
理解すべきである。
【００２４】以上の説明に関して更に以下の項を開示す
る。 （１） （イ） ベース領域と、コレクタ領域と、エミ
ッタ領域とを有し、かつ、前記ベース領域と前記エミッ
タ領域とがヘテロ接合を構成する、トランジスタを有
し、（ロ） 前記エミッタ領域がメサ部分と棚部分とを
有し、かつ、前記棚部分の厚さが前記メサ部分の厚さよ
りも大幅に小さく、かつ、前記棚部分が前記メサ部分よ
りも外側にかつ前記ベース領域の少なくとも一部分の上
に広がっており、かつ、前記エミッタがＧａＩｎＰであ
り、かつ、前記ベースがＧａＡｓである、ヘテロ接合バ
イポーラ・トランジスタ。
る。 （１） （イ） ベース領域と、コレクタ領域と、エミ
ッタ領域とを有し、かつ、前記ベース領域と前記エミッ
タ領域とがヘテロ接合を構成する、トランジスタを有
し、（ロ） 前記エミッタ領域がメサ部分と棚部分とを
有し、かつ、前記棚部分の厚さが前記メサ部分の厚さよ
りも大幅に小さく、かつ、前記棚部分が前記メサ部分よ
りも外側にかつ前記ベース領域の少なくとも一部分の上
に広がっており、かつ、前記エミッタがＧａＩｎＰであ
り、かつ、前記ベースがＧａＡｓである、ヘテロ接合バ
イポーラ・トランジスタ。
【００２５】（２） 第１項記載のトランジスタにおい
て、前記エミッタがＧａ0.5 Ｉｎ0.5Ｐである、前記ト
ランジスタ。 （３） 第１項記載のトランジスタにおいて、ｘが約
０．５０から０．５２までの範囲内にあるとして、前記
エミッタがＧａx Ｉｎ1-x Ｐである、前記トランジス
タ。 （４） 第１項記載のトランジスタにおいて、前記棚部
分の厚さが約７００オングストロームである、前記トラ
ンジスタ。
て、前記エミッタがＧａ0.5 Ｉｎ0.5Ｐである、前記ト
ランジスタ。 （３） 第１項記載のトランジスタにおいて、ｘが約
０．５０から０．５２までの範囲内にあるとして、前記
エミッタがＧａx Ｉｎ1-x Ｐである、前記トランジス
タ。 （４） 第１項記載のトランジスタにおいて、前記棚部
分の厚さが約７００オングストロームである、前記トラ
ンジスタ。
【００２６】（５） 第２項記載のトランジスタにおい
て、前記棚部分の厚さが約７００オングストロームであ
る、前記トランジスタ。 （６） 第３項記載のトランジスタにおいて、前記棚部
分の厚さが約７００オングストロームである、前記トラ
ンジスタ。
て、前記棚部分の厚さが約７００オングストロームであ
る、前記トランジスタ。 （６） 第３項記載のトランジスタにおいて、前記棚部
分の厚さが約７００オングストロームである、前記トラ
ンジスタ。
【００２７】（７） （イ） コレクタ層と、ベース層
と、エミッタ層とを相互に積層して有する構造体を備え
る段階と、（ロ） 前記エミッタ層の上に接触体を作成
する段階と、（ハ） 前記エミッタ層の一部分を除去す
ることによりその上に前記接触体を備えた比較的厚いメ
サ領域とそのまわりの比較的薄い棚領域とを作成する段
階と、（ニ） 前記メサ領域と前記棚領域の一部分を保
護層で被覆する段階、および、前記保護層で被覆されて
いない領域から前記棚領域を除去することにより前記ベ
ース層の一部分を露出する段階と、（ホ） 前記ベース
層の前記露出された部分の上にベース接触体をその端部
が前記保護層の端部により定められるように作成する段
階と、を有する、ヘテロ接合バイポーラ・トランジスタ
の製造法。
と、エミッタ層とを相互に積層して有する構造体を備え
る段階と、（ロ） 前記エミッタ層の上に接触体を作成
する段階と、（ハ） 前記エミッタ層の一部分を除去す
ることによりその上に前記接触体を備えた比較的厚いメ
サ領域とそのまわりの比較的薄い棚領域とを作成する段
階と、（ニ） 前記メサ領域と前記棚領域の一部分を保
護層で被覆する段階、および、前記保護層で被覆されて
いない領域から前記棚領域を除去することにより前記ベ
ース層の一部分を露出する段階と、（ホ） 前記ベース
層の前記露出された部分の上にベース接触体をその端部
が前記保護層の端部により定められるように作成する段
階と、を有する、ヘテロ接合バイポーラ・トランジスタ
の製造法。
【００２８】（８） 第７項記載の製造法において、前
記エミッタ層がIII −Ｖ族化合物半導体であり、かつ、
前記エミッタ層と前記ベース層との接合がヘテロ接合で
ある、前記製造法。 （９） 第７項記載の製造法において、前記保護層がフ
ォトレジストである、前記製造法。 （１０） 第７項記載の製造法において、前記保護層が
ポリイミドである、前記製造法。
記エミッタ層がIII −Ｖ族化合物半導体であり、かつ、
前記エミッタ層と前記ベース層との接合がヘテロ接合で
ある、前記製造法。 （９） 第７項記載の製造法において、前記保護層がフ
ォトレジストである、前記製造法。 （１０） 第７項記載の製造法において、前記保護層が
ポリイミドである、前記製造法。
【００２９】（１１） 第７項記載の製造法において、
前記エミッタ層が３元化合物半導体である、前記製造
法。 （１２） 第７項記載の製造法において、前記ベース接
触体が前記棚領域の境界の内側にある、前記製造法。 （１３） 第１２項記載の製造法において、前記エミッ
タ層が３元化合物半導体である、前記製造法。 （１４） 第１３項記載の製造法において、前記３元化
合物半導体がＧａＩｎＰである、前記製造法。
前記エミッタ層が３元化合物半導体である、前記製造
法。 （１２） 第７項記載の製造法において、前記ベース接
触体が前記棚領域の境界の内側にある、前記製造法。 （１３） 第１２項記載の製造法において、前記エミッ
タ層が３元化合物半導体である、前記製造法。 （１４） 第１３項記載の製造法において、前記３元化
合物半導体がＧａＩｎＰである、前記製造法。
【００３０】（１５） 第１４項記載の製造法におい
て、前記３元化合物半導体がＧａ0.5 Ｉｎ0.5 Ｐであ
る、前記製造法。 （１６） 第１４項記載の製造法において、ｘが約０．
５０から０．５２までの範囲内にあるとして、前記３元
化合物半導体がＧａx Ｉｎ1-x Ｐである、前記製造法。 （１７） 第７項記載の製造法において、前記比較的薄
い棚部分の領域の厚さが約２００オングストロームから
約１０００オングストロームまでの間にあり、かつ、前
記比較的厚いメサ領域の厚さが約５００オングストロー
ムから約４０００オングストロームまでの間にある、前
記製造法。
て、前記３元化合物半導体がＧａ0.5 Ｉｎ0.5 Ｐであ
る、前記製造法。 （１６） 第１４項記載の製造法において、ｘが約０．
５０から０．５２までの範囲内にあるとして、前記３元
化合物半導体がＧａx Ｉｎ1-x Ｐである、前記製造法。 （１７） 第７項記載の製造法において、前記比較的薄
い棚部分の領域の厚さが約２００オングストロームから
約１０００オングストロームまでの間にあり、かつ、前
記比較的厚いメサ領域の厚さが約５００オングストロー
ムから約４０００オングストロームまでの間にある、前
記製造法。
【００３１】（１８） コレクタ層４３と、ベース層４
５と、エミッタ層５５、５３とを相互に積層して備える
段階と、前記エミッタ層の上に接触体４９を作成する段
階と、前記エミッタ層の一部分を除去しその上に前記接
触体を備えた比較的厚いメサ領域５５と、そのまわりの
比較的薄い棚領域５３と、前記ベース層４５の露出した
領域と、を残す段階と、前記ベース層４５の露出した部
分の上に接触体を作成する段階と、を有するトランジス
タの製造法が得られる。前記エミッタ層５５、５３は、
ＧａＩｎＰであることが好ましく、および、ｘが約０．
５０から０．５２までの範囲内にあるとしてＧａx Ｉｎ
1-x Ｐであることが好ましく、および、前記ベースがＧ
ａＡｓであることが好ましい。前記棚部分は約７００オ
ングストロームの厚さを有する。
５と、エミッタ層５５、５３とを相互に積層して備える
段階と、前記エミッタ層の上に接触体４９を作成する段
階と、前記エミッタ層の一部分を除去しその上に前記接
触体を備えた比較的厚いメサ領域５５と、そのまわりの
比較的薄い棚領域５３と、前記ベース層４５の露出した
領域と、を残す段階と、前記ベース層４５の露出した部
分の上に接触体を作成する段階と、を有するトランジス
タの製造法が得られる。前記エミッタ層５５、５３は、
ＧａＩｎＰであることが好ましく、および、ｘが約０．
５０から０．５２までの範囲内にあるとしてＧａx Ｉｎ
1-x Ｐであることが好ましく、および、前記ベースがＧ
ａＡｓであることが好ましい。前記棚部分は約７００オ
ングストロームの厚さを有する。
【図１】本発明のヘテロ接合バイポーラ・トランジスタ
の製造法の第１実施例の図であって、Ａ〜Ｄは製造工程
の各段階を示す図。
の製造法の第１実施例の図であって、Ａ〜Ｄは製造工程
の各段階を示す図。
【図２】本発明のヘテロ接合バイポーラ・トランジスタ
の製造法の第２実施例の図であって、Ａ〜Ｆは製造工程
の各段階を示す図。
の製造法の第２実施例の図であって、Ａ〜Ｆは製造工程
の各段階を示す図。
【図３】本発明のヘテロ接合バイポーラ・トランジスタ
の製造法の第３実施例の図であって、Ａ〜Ｈは製造工程
の各段階を示す図。
の製造法の第３実施例の図であって、Ａ〜Ｈは製造工程
の各段階を示す図。
【図４】本発明のヘテロ接合バイポーラ・トランジスタ
の製造法の第４実施例の図であって、Ａ〜Ｇは製造工程
の各段階を示す図。
の製造法の第４実施例の図であって、Ａ〜Ｇは製造工程
の各段階を示す図。
【図５】本発明のヘテロ接合バイポーラ・トランジスタ
の製造法の第５実施例の図であって、Ａ〜Ｇは製造工程
の各段階を示す図。
の製造法の第５実施例の図であって、Ａ〜Ｇは製造工程
の各段階を示す図。
【図６】第５実施例の処理工程で用いられるいくつかの
マスク用パターンの平面図。
マスク用パターンの平面図。
４３ コレクタ層 ４５ ベース層 ５５、５３ エミッタ層 ４９ 接触体 ５５ メサ領域 ５３ 棚領域
Claims (2)
- 【請求項１】 （イ） ベース領域と、コレクタ領域
と、エミッタ領域とを有し、かつ、前記ベース領域と前
記エミッタ領域とがヘテロ接合を構成する、トランジス
タを有し、（ロ） 前記エミッタ領域がメサ部分と棚部
分とを有し、かつ、前記棚部分の厚さが前記メサ部分の
厚さよりも大幅に小さく、かつ、前記棚部分が前記メサ
部分よりも外側にかつ前記ベース領域の少なくとも一部
分の上に広がっており、かつ、前記エミッタがＧａＩｎ
Ｐであり、かつ、前記ベースがＧａＡｓである、ヘテロ
接合バイポーラ・トランジスタ。 - 【請求項２】 （イ） コレクタ層と、ベース層と、エ
ミッタ層とを相互に積層して有する構造体を備える段階
と、（ロ） 前記エミッタ層の上に接触体を作成する段
階と、（ハ） 前記エミッタ層の一部分を除去すること
により、その上に前記接触体を備えた比較的厚いメサ領
域とそのまわりの比較的薄い棚領域とを作成する段階
と、（ニ） 前記メサ領域と前記棚領域の一部分を保護
層で被覆する段階、および、前記保護層で被覆されてい
ない領域から前記棚領域を除去することにより前記ベー
ス層の一部分を露出する段階と、（ホ） 前記ベース層
の前記露出された部分の上にベース接触体をその端部が
前記保護層の端部により定められるように作成する段階
と、を有する、ヘテロ接合バイポーラ・トランジスタの
製造法。
Applications Claiming Priority (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US91360092A | 1992-07-13 | 1992-07-13 | |
| US999076 | 1992-12-31 | ||
| US913600 | 1992-12-31 | ||
| US07/999,076 US5298439A (en) | 1992-07-13 | 1992-12-31 | 1/f noise reduction in heterojunction bipolar transistors |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06163566A true JPH06163566A (ja) | 1994-06-10 |
Family
ID=27129625
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5171400A Pending JPH06163566A (ja) | 1992-07-13 | 1993-07-12 | ヘテロ接合バイポーラ・トランジスタの１／ｆ雑音の縮減 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5298439A (ja) |
| JP (1) | JPH06163566A (ja) |
Families Citing this family (20)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06132298A (ja) * | 1992-10-14 | 1994-05-13 | Mitsubishi Electric Corp | 半導体装置の製造方法 |
| US5434091A (en) * | 1992-10-30 | 1995-07-18 | Texas Instruments Incorporated | Method for making collector up bipolar transistors having reducing junction capacitance and increasing current gain |
| US5700701A (en) * | 1992-10-30 | 1997-12-23 | Texas Instruments Incorporated | Method for reducing junction capacitance and increasing current gain in collector-up bipolar transistors |
| JP3117831B2 (ja) * | 1993-02-17 | 2000-12-18 | シャープ株式会社 | 半導体装置 |
| US5648666A (en) * | 1994-04-13 | 1997-07-15 | Trw Inc. | Double-epitaxy heterojunction bipolar transistors for high speed performance |
| FR2736468B1 (fr) * | 1995-07-07 | 1997-08-14 | Thomson Csf | Transistor bipolaire a structure optimisee |
| US5939738A (en) * | 1995-10-25 | 1999-08-17 | Texas Instruments Incorporated | Low base-resistance bipolar transistor |
| US5736417A (en) * | 1996-05-13 | 1998-04-07 | Trw Inc. | Method of fabricating double photoresist layer self-aligned heterojunction bipolar transistor |
| EP0810646A3 (en) * | 1996-05-13 | 1998-01-14 | Trw Inc. | Method of fabricating very high gain heterojunction bipolar transistors |
| US5804487A (en) * | 1996-07-10 | 1998-09-08 | Trw Inc. | Method of fabricating high βHBT devices |
| WO1998034274A1 (en) * | 1997-02-03 | 1998-08-06 | The Whitaker Corporation | Self-aligned process for fabricating a passivating ledge in a heterojunction bipolar transistor |
| JP3594482B2 (ja) * | 1998-04-02 | 2004-12-02 | 三菱電機株式会社 | ヘテロ接合バイポーラトランジスタ |
| US7622322B2 (en) * | 2001-03-23 | 2009-11-24 | Cornell Research Foundation, Inc. | Method of forming an AlN coated heterojunction field effect transistor |
| DE10225525A1 (de) * | 2002-06-10 | 2003-12-18 | United Monolithic Semiconduct | Verfahren zur Herstellung eines Hetero-Bipolar-Transistors und Hetero-Bipolar-Transistor |
| US7396731B1 (en) * | 2004-10-15 | 2008-07-08 | Hrl Laboratories, Llc | Method for preparing a non-self-aligned heterojunction bipolar transistor with a small emitter-to-base spacing |
| US7598148B1 (en) | 2004-10-15 | 2009-10-06 | Fields Charles H | Non-self-aligned heterojunction bipolar transistor and a method for preparing a non-self-aligned heterojunction bipolar transistor |
| US7875523B1 (en) | 2004-10-15 | 2011-01-25 | Hrl Laboratories, Llc | HBT with emitter electrode having planar side walls |
| US7345310B2 (en) * | 2005-12-22 | 2008-03-18 | Cree, Inc. | Silicon carbide bipolar junction transistors having a silicon carbide passivation layer on the base region thereof |
| US20100213513A1 (en) * | 2009-02-26 | 2010-08-26 | Skyworks Solutions, Inc. | Hyperabrupt Diode Structure And Method For Making Same |
| CN104681600B (zh) * | 2015-01-08 | 2018-04-03 | 中国科学院合肥物质科学研究院 | 具有电荷补偿集电结结构的微波大功率晶体管 |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63226066A (ja) * | 1987-03-13 | 1988-09-20 | Mitsubishi Electric Corp | ヘテロ接合バイポ−ラトランジスタの製造方法 |
| JPS63276267A (ja) * | 1987-05-08 | 1988-11-14 | Fujitsu Ltd | 半導体装置の製造方法 |
| JPH0254728A (ja) * | 1988-08-17 | 1990-02-23 | Daido Steel Co Ltd | 真空アーク溶解法におけるホットトップ操業法 |
| US5106766A (en) * | 1989-07-11 | 1992-04-21 | At&T Bell Laboratories | Method of making a semiconductor device that comprises p-type III-V semiconductor material |
| JPH03205873A (ja) * | 1990-01-08 | 1991-09-09 | Hitachi Ltd | ヘテロ接合バイポーラトランジスタの製造方法 |
| JPH03276635A (ja) * | 1990-03-26 | 1991-12-06 | Nippon Telegr & Teleph Corp <Ntt> | バイポーラトランジスタの製法 |
| US5208184A (en) * | 1991-04-30 | 1993-05-04 | Texas Instruments Incorporated | P-n junction diffusion barrier employing mixed dopants |
| US5171697A (en) * | 1991-06-28 | 1992-12-15 | Texas Instruments Incorporated | Method of forming multiple layer collector structure for bipolar transistors |
-
1992
- 1992-12-31 US US07/999,076 patent/US5298439A/en not_active Expired - Lifetime
-
1993
- 1993-07-12 JP JP5171400A patent/JPH06163566A/ja active Pending
Also Published As
| Publication number | Publication date |
|---|---|
| US5298439A (en) | 1994-03-29 |
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