JPS63226066A - ヘテロ接合バイポ−ラトランジスタの製造方法 - Google Patents
ヘテロ接合バイポ−ラトランジスタの製造方法Info
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- JPS63226066A JPS63226066A JP5950587A JP5950587A JPS63226066A JP S63226066 A JPS63226066 A JP S63226066A JP 5950587 A JP5950587 A JP 5950587A JP 5950587 A JP5950587 A JP 5950587A JP S63226066 A JPS63226066 A JP S63226066A
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- Bipolar Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、ヘテロ接合バイポーラトランジスタ（以下
、ＨＢＴとも略称する）の製造方法に関し、特に、ＨＢ
Ｔの自己整合的製造プロセスの改良に係るものである。
、ＨＢＴとも略称する）の製造方法に関し、特に、ＨＢ
Ｔの自己整合的製造プロセスの改良に係るものである。
従来例によるこの種のＨＢＴとして、こへでは、例えば
、電子通信学会、電子デバイス研究会資料Ｅ０８８−１
０７に示されたＨＢＴの製造方法の概要を、第２図（ａ
）ないしくｈ）に工程順に示しである。
、電子通信学会、電子デバイス研究会資料Ｅ０８８−１
０７に示されたＨＢＴの製造方法の概要を、第２図（ａ
）ないしくｈ）に工程順に示しである。
この第２図従来例方法において、符号１は半導体基板を
示し、また、２はコレクタ層、３はベース層、４はエミ
ッタ層であって、５はエミッタ電極形成用レジスト、Ｂ
はエミッタ電極金属、７はベース電極形成用レジスト、
８はベース電極金属である。
示し、また、２はコレクタ層、３はベース層、４はエミ
ッタ層であって、５はエミッタ電極形成用レジスト、Ｂ
はエミッタ電極金属、７はベース電極形成用レジスト、
８はベース電極金属である。
しかして、従来例による製造方法では、半導体基板１の
主面上にあって、まず、コレクタ層２．ベース層３．エ
ミッタ基層４ａを順次にエビタキシャル成長で形成させ
た後、エミッタ基層４ａ上にレジスト５を塗布し、写真
製版技術によりエミッタ電極用の窓開けをなして、エミ
ッタ基層４ａの一部を選択的に露出させる（第２図（ａ
））。ついで、これらの上の全面にエミッタ電極金属基
層６ａを蒸着させ（同図（ｂ））、その後、リフトオフ
法により先のレジスト５．およびこのレジスト５上の蒸
着金属基層８８部分を除去して、窓開は部に対応するエ
ミッタ基層４ａ上の所定部分に、エミッタ電極金属６を
選択的に形成する（同図（Ｃ））。
主面上にあって、まず、コレクタ層２．ベース層３．エ
ミッタ基層４ａを順次にエビタキシャル成長で形成させ
た後、エミッタ基層４ａ上にレジスト５を塗布し、写真
製版技術によりエミッタ電極用の窓開けをなして、エミ
ッタ基層４ａの一部を選択的に露出させる（第２図（ａ
））。ついで、これらの上の全面にエミッタ電極金属基
層６ａを蒸着させ（同図（ｂ））、その後、リフトオフ
法により先のレジスト５．およびこのレジスト５上の蒸
着金属基層８８部分を除去して、窓開は部に対応するエ
ミッタ基層４ａ上の所定部分に、エミッタ電極金属６を
選択的に形成する（同図（Ｃ））。
次に、前記エミッタ電極金属６を含むエミッタ基層４ａ
上の全面に再度、レジストアを塗布しく同図（ｅ））、
同様に写真製版技術によりエミッタメサエッチング用の
レジストマスクを形成させ（同図（ｅ））、続いて、ウ
ェットエツチングによるサイドエツチングを利用し、エ
ミッタ基層４ａをメサエッチングして、エミッタ層４を
形成すると共に、前記ベース層３を選択的に露出させ（
同図（ｆ））、さらに、これらの上に再度、ベース電極
金属基層８ａを蒸着しく同図（ｇ））、その後、同様に
リフトオフ法で、先のレジストア、およびこのレジスト
７上の蒸着金属基層８ａ部分を除去してベース層３を露
出させ、この露出されたベース層３上の所定部分にベー
ス電極金属８を選択的に形成する（同図（Ｃ））のであ
る。
上の全面に再度、レジストアを塗布しく同図（ｅ））、
同様に写真製版技術によりエミッタメサエッチング用の
レジストマスクを形成させ（同図（ｅ））、続いて、ウ
ェットエツチングによるサイドエツチングを利用し、エ
ミッタ基層４ａをメサエッチングして、エミッタ層４を
形成すると共に、前記ベース層３を選択的に露出させ（
同図（ｆ））、さらに、これらの上に再度、ベース電極
金属基層８ａを蒸着しく同図（ｇ））、その後、同様に
リフトオフ法で、先のレジストア、およびこのレジスト
７上の蒸着金属基層８ａ部分を除去してベース層３を露
出させ、この露出されたベース層３上の所定部分にベー
ス電極金属８を選択的に形成する（同図（Ｃ））のであ
る。
従来例によるＨＢＴの製造方法では、このようにエミッ
タ電極金属をレジストにより覆って、エミッタメサエッ
チングを行なうようにしているために、例えば、技術論
文「アイ壷イー・イー・イーエレクトロンデバイスレタ
ーズＪ （ＩＥＥＥ ＥｌｅｃｔｒｏｎＤｅｉｃｅ Ｌ
ｅｔｔｅｒｓ （１９８Ｂ） Ｖｏｌ、ＥＤＬ−７，ｐ
ｐ、３５９〜３６２で指摘されているように、金属をマ
スクにしてエミッタメサエッチングを行なう場合での異
常エツチングなどを生ずることがなく、また併せて、エ
ミッタに対しベース電極を自己整合的に形成し得るので
あるが、その反面、二度に亘る写真製版技術によって、
最初にエミッタ電極金属のためのエツチングパターンを
形成し、次にこのエミッタ電極金属を覆うようにして、
新たにベース電極金属のだめのエミッタメサエッチング
パターンを形成しなければならないため、結果的に全体
の製造工程が複雑化し、かつエミッタ寸法の微細化が困
難になると云う問題点がある。
タ電極金属をレジストにより覆って、エミッタメサエッ
チングを行なうようにしているために、例えば、技術論
文「アイ壷イー・イー・イーエレクトロンデバイスレタ
ーズＪ （ＩＥＥＥ ＥｌｅｃｔｒｏｎＤｅｉｃｅ Ｌ
ｅｔｔｅｒｓ （１９８Ｂ） Ｖｏｌ、ＥＤＬ−７，ｐ
ｐ、３５９〜３６２で指摘されているように、金属をマ
スクにしてエミッタメサエッチングを行なう場合での異
常エツチングなどを生ずることがなく、また併せて、エ
ミッタに対しベース電極を自己整合的に形成し得るので
あるが、その反面、二度に亘る写真製版技術によって、
最初にエミッタ電極金属のためのエツチングパターンを
形成し、次にこのエミッタ電極金属を覆うようにして、
新たにベース電極金属のだめのエミッタメサエッチング
パターンを形成しなければならないため、結果的に全体
の製造工程が複雑化し、かつエミッタ寸法の微細化が困
難になると云う問題点がある。
この発明は従来のこのような問題点を解消するためにな
されたものであって、その目的とするところは、エミッ
タ電極に対して、エミッタメサエッチング、ならびにベ
ース電極の自己整合的形成をなし得て、しかもエミッタ
寸法を微細化できるようにした。この種のへテロ接合バ
イポーラトランジスタの製造方法を提供することである
。
されたものであって、その目的とするところは、エミッ
タ電極に対して、エミッタメサエッチング、ならびにベ
ース電極の自己整合的形成をなし得て、しかもエミッタ
寸法を微細化できるようにした。この種のへテロ接合バ
イポーラトランジスタの製造方法を提供することである
。
前記目的を達成するために、この発明に係るヘテロ接合
バイポーラトランジスタの製造方法は、半導体基板上に
コレクタ層、ベース層、エミッタ基層を順次にエピタキ
シャル成長させ、かつエミッタ基層上にエミッタ電極金
属を形成した後、このエミッタ電極金属の上面を第１の
絶縁膜で、同側面を第２の絶縁膜でそれぞれに覆い、ま
た、これらの第１．第２の各絶縁膜で覆われたエミッタ
電極金属をマスクにして、エミッタメサエッチング、な
らびにベース電極金属形成をなすようにしたものである
。
バイポーラトランジスタの製造方法は、半導体基板上に
コレクタ層、ベース層、エミッタ基層を順次にエピタキ
シャル成長させ、かつエミッタ基層上にエミッタ電極金
属を形成した後、このエミッタ電極金属の上面を第１の
絶縁膜で、同側面を第２の絶縁膜でそれぞれに覆い、ま
た、これらの第１．第２の各絶縁膜で覆われたエミッタ
電極金属をマスクにして、エミッタメサエッチング、な
らびにベース電極金属形成をなすようにしたものである
。
すなわち、この発明方法においては、エミッタ電極金属
を第１．第２の各絶縁膜で覆い、かつこれをマスクに用
いて、エミッタメサエッチング。
を第１．第２の各絶縁膜で覆い、かつこれをマスクに用
いて、エミッタメサエッチング。
ならびにベース電極金属形成をなすようにしたから、−
回のみの写真製版により、エミッタ電極の形成、エミッ
タメサエッチング、ならびにベース電極金属の自己整合
的形成がそれぞれに可能となり、かつ製造工程の簡略化
を達成でき、併せて、エミッタ寸法の微細化を図り得る
のである。
回のみの写真製版により、エミッタ電極の形成、エミッ
タメサエッチング、ならびにベース電極金属の自己整合
的形成がそれぞれに可能となり、かつ製造工程の簡略化
を達成でき、併せて、エミッタ寸法の微細化を図り得る
のである。
以下、この発明に係るヘテロ接合バイポーラトランジス
タの製造方法の一実施例につき、第１図ないし第３図を
参照して詳細に説明する。
タの製造方法の一実施例につき、第１図ないし第３図を
参照して詳細に説明する。
第１図（ａ）ないしくｊ）はこの実施例方法の概要を工
程順に示すそれぞれ断面図であり、この第１図（ａ）な
いしくｊ）実施例方法において、前記第２図（ａ）ない
しくｈ）従来例方法と同一符号は同一または相当部分を
示している。
程順に示すそれぞれ断面図であり、この第１図（ａ）な
いしくｊ）実施例方法において、前記第２図（ａ）ない
しくｈ）従来例方法と同一符号は同一または相当部分を
示している。
すなわち、この第１図実施例方法においても、符号１は
半導体基板であって、２はコレクタ層、３はベース層、
４はエミ；り層をそれぞれに示しており、６はエミッタ
電極金属、８はベース電極金属である。そしてまた、１
１は第１の絶縁膜となるＳｉ Ｎ膜、１２は第２の絶縁
膜となるＳ＋０２膜、１３はレジストである。
半導体基板であって、２はコレクタ層、３はベース層、
４はエミ；り層をそれぞれに示しており、６はエミッタ
電極金属、８はベース電極金属である。そしてまた、１
１は第１の絶縁膜となるＳｉ Ｎ膜、１２は第２の絶縁
膜となるＳ＋０２膜、１３はレジストである。
しかして、この実施例による製造方法では、半導体基板
ｌの主面上にあって、まず、コレクタ層２、ベース層３
．エミッタ基層４ａを順次にエピタキシャル成長で形成
させた後、エミッタ基層４ａ上の全面にエミッタ電極金
属基層６ａを蒸着させ、また、このエミッタ電極金属基
層Ｂａ上の全面に、プラズマＣｖＤ法などにより第１の
絶縁膜となるｓ＋３＊一部１１ａを堆積させる（第２図
（ａ））、ついで、このＳｉ３Ｎ、膜部１１ａ上に、写
真製版技術によってエミッタパターン（図示省略）を形
成させると共に、同パターンをマスクに用い、ドライエ
ツチングなどにより、これらのＳｉ３Ｎ４膜部１１ａ、
およびエミッタ電極金属基層６ａのそれぞれを選択的に
エツチング除去して、第１の絶縁膜としてのＳｉ３Ｎ４
膜１１゜およびエニー２夕電極金属６をそれぞれ選択的
にパターニング形成する（同図（ｂ））。
ｌの主面上にあって、まず、コレクタ層２、ベース層３
．エミッタ基層４ａを順次にエピタキシャル成長で形成
させた後、エミッタ基層４ａ上の全面にエミッタ電極金
属基層６ａを蒸着させ、また、このエミッタ電極金属基
層Ｂａ上の全面に、プラズマＣｖＤ法などにより第１の
絶縁膜となるｓ＋３＊一部１１ａを堆積させる（第２図
（ａ））、ついで、このＳｉ３Ｎ、膜部１１ａ上に、写
真製版技術によってエミッタパターン（図示省略）を形
成させると共に、同パターンをマスクに用い、ドライエ
ツチングなどにより、これらのＳｉ３Ｎ４膜部１１ａ、
およびエミッタ電極金属基層６ａのそれぞれを選択的に
エツチング除去して、第１の絶縁膜としてのＳｉ３Ｎ４
膜１１゜およびエニー２夕電極金属６をそれぞれ選択的
にパターニング形成する（同図（ｂ））。
次に、前記Ｓ ｉ３Ｎ ４膜１１．およびエミッタ電極
金属６を含むエミッタ基層４ａ上の全面に、プラズマＣ
ｖＤ法などによって第２の絶縁膜となるＳ＋０２膜部１
２ａを堆積させると共に（同図（Ｃ））、ドライエツチ
ングなどにより、この堆積されたＳｉＯｐ１部！２ａの
うち、 ５ｉ３ＰＩ４膜１１．およびエミッタ電極金
属６のそれぞれ側部端面に接する壁部分を残して、同Ｓ
＋ ０２膜部１２ａを選択的に除去し、残された壁部
分により第２の絶縁膜としてのＳ ＋ ０２膜１２を形
成する（同図（ｄ））。
金属６を含むエミッタ基層４ａ上の全面に、プラズマＣ
ｖＤ法などによって第２の絶縁膜となるＳ＋０２膜部１
２ａを堆積させると共に（同図（Ｃ））、ドライエツチ
ングなどにより、この堆積されたＳｉＯｐ１部！２ａの
うち、 ５ｉ３ＰＩ４膜１１．およびエミッタ電極金
属６のそれぞれ側部端面に接する壁部分を残して、同Ｓ
＋ ０２膜部１２ａを選択的に除去し、残された壁部
分により第２の絶縁膜としてのＳ ＋ ０２膜１２を形
成する（同図（ｄ））。
続いて、前記５１３Ｎａ膜１１とこのＳｉ３Ｎ４膜１１
．およびエミッタ電極金属６の側部端面を覆うＳ ｒ
０２膜１２とをマスクに用い、ウェットエツチングによ
るサイドエツチングによりエミッタ基層４ａをメサエッ
チングして、エミッタ層４を選択的に形成すると共に、
前記ベース層３を露出させ（同図（ｅ））、さらに、こ
れらの上に再度、ベース電極金属基層８ａを蒸着する（
同図（ｆ））。
．およびエミッタ電極金属６の側部端面を覆うＳ ｒ
０２膜１２とをマスクに用い、ウェットエツチングによ
るサイドエツチングによりエミッタ基層４ａをメサエッ
チングして、エミッタ層４を選択的に形成すると共に、
前記ベース層３を露出させ（同図（ｅ））、さらに、こ
れらの上に再度、ベース電極金属基層８ａを蒸着する（
同図（ｆ））。
そして次に、これらの全面にレジスト１３を厚く塗布し
た上で（同図（ｇ））、 ドライエツチングなどによ
り、このレジスト１３をして、前記５４３Ｎ４膜１１と
Ｓ ｉ ０２膜１２上でのベース電極金属基層８ａ部分
が露出されるまでエツチング除去しく同図（ｈ））、つ
いで、今度はウェットエツチングなどにより、この露出
されたベース電極金属基層８ａ部分を除去した後（同図
（ｉ））、さらに、残余のレジスト１３を除去して、前
記ベース層３上にベース電極金属８を形成する（同図（
ｊ））のである。
た上で（同図（ｇ））、 ドライエツチングなどによ
り、このレジスト１３をして、前記５４３Ｎ４膜１１と
Ｓ ｉ ０２膜１２上でのベース電極金属基層８ａ部分
が露出されるまでエツチング除去しく同図（ｈ））、つ
いで、今度はウェットエツチングなどにより、この露出
されたベース電極金属基層８ａ部分を除去した後（同図
（ｉ））、さらに、残余のレジスト１３を除去して、前
記ベース層３上にベース電極金属８を形成する（同図（
ｊ））のである。
従って、この実施例方法の場合には、エミッタ電極金属
６を第１．第２の各絶縁１ｕｌｌ、１２により覆った上
で、この各絶縁膜１１．１２で覆われたエミッタ電極金
属６をマスクに用いるようにするために、従来例と同様
に効果的なエミッタメサエッチングが可能になると共に
、エミッタに対しベース電極金属を自己整合的に形成で
き、併せて、これらの形成を一回のみの写真製版工程で
済ませ得るのである。
６を第１．第２の各絶縁１ｕｌｌ、１２により覆った上
で、この各絶縁膜１１．１２で覆われたエミッタ電極金
属６をマスクに用いるようにするために、従来例と同様
に効果的なエミッタメサエッチングが可能になると共に
、エミッタに対しベース電極金属を自己整合的に形成で
き、併せて、これらの形成を一回のみの写真製版工程で
済ませ得るのである。
以上詳述したようにこの発明によれば、半導体基板上に
コレクタ層、ベース層、エミッタ基層を順次にエピタキ
シャル成長させ、かつエミッタ基層上にエミッタ電極金
属を形成した後、このエミッタ電極金属を第１．第２の
各絶縁膜により覆った上で、これをマスクに用いて、エ
ミッタメサエッチング、ならびにベース電極金属形成を
なすようにしたから、−回のみの写真製版工程で、エミ
ッタ電極の形成と、このエミッタに対するメサエッチン
グ、ならびにベース電極金属の自己整合的形成を簡単に
行なうことができると共に、また併せて、製造工程自体
の簡略化が可能になり、さらには、エミッタ寸法の微細
化を図り得て、エミッタ・ベース電極間隔の短縮された
ＨＢＴを容易に製造できるなどの優れた特長がある。
コレクタ層、ベース層、エミッタ基層を順次にエピタキ
シャル成長させ、かつエミッタ基層上にエミッタ電極金
属を形成した後、このエミッタ電極金属を第１．第２の
各絶縁膜により覆った上で、これをマスクに用いて、エ
ミッタメサエッチング、ならびにベース電極金属形成を
なすようにしたから、−回のみの写真製版工程で、エミ
ッタ電極の形成と、このエミッタに対するメサエッチン
グ、ならびにベース電極金属の自己整合的形成を簡単に
行なうことができると共に、また併せて、製造工程自体
の簡略化が可能になり、さらには、エミッタ寸法の微細
化を図り得て、エミッタ・ベース電極間隔の短縮された
ＨＢＴを容易に製造できるなどの優れた特長がある。
第１図（ａ）ないしＵ）はこの発明に係るヘテロ接合バ
イポーラトランジスタの製造方法の一実施例を工程順に
示すそれぞれ断面図であり、また、第２図（ａ）ないし
くｈ）は従来例による同上へテロ接合バイポーラトラン
ジスタの製造方法を工程順に示すそれぞれ断面図である
。 ｌ・・・・半導体基板、２・・・・コレクタ層、３・・
・・ベース層、４ａ・・・・エミッタ基層、４・・・・
エミッタ層、６ａ・・・・エミッタ電極金属基層、６・
・・・エミッタ電極金属、８ａ・・・・ベース電極金属
基層、８・・・・ベース電極金属、ｌｌａ・・・・５１
３Ｎ一部、１１・・・・第１の絶縁膜となるＳｉ Ｎ膜
、１２ａ・・・・５ｉＯ７膜部、１２・・・・第２の絶
縁膜となるＳ ＋ ０２膜、１３・・・・レジスト。 代理人 大 岩 増 雄 第１図 ＩｚＯＳ Ｓｉ０２ＭＩ杯 第１図 １２ ｒ ５１０２Ｍｇ ４； １ミ・ンタ層 Ｑ／１ ８ａ ； ’：ニースミＵ基層 第１図 １３・−−−レシス［ 第１図 ８； へ−スミ１垂４薯も 第２図 第２図 第２図 手続補正書（自発） 特許庁長官殿 ′□′−゛
１、事件の表示 特願昭 ６２−５９５０５号２、
発明の名称 ペテロ接合バイポーラトランジスタの製造方法３、補正
をする者 代表者志岐守哉 ４、代理人 ５、補正の対象 （１） 明細書の発明の詳細な説明の欄６、補正の内
容 （１） 明細書１０頁２行の「である。」の後へ次の
文を挿入する。 「なお、上記実施例では、ベース電極金属を蒸着する工
程において、第１図（ｆ）のように、Ｓｉ、Ｎ４膜上に
堆積された余分なベース電極金属を除去するために１第
１図（ｇ）〜（ｊ）の工程を行ったが、第１図（ｆ）の
工程の次に５ｉｓＮ＋膜をエツチングすることによシ、
その上の余分なベース電極金属をリフトオフし、第１図
へ）のような形状にしてもよい。 また、上記実施例では、第１図（−）の工程のあとに直
接ペース電極金属を蒸着したが、第１図（ｅ）の工程の
あとに、第１図（ｔ）に示すように、５ｌｓＮａをマス
クとしてｐ型不純物をイオン注入して、外部ベース領域
１４を形成したのち、ペース電極を形成してもよい。」 （２）同書１０頁２０行の「（ｊ）Ｊを「（４」と補正
する。 （３）同書１１頁１２〜１３行の「レジスト」の後へ「
、１４・・・・・・外部ベース領域」を追加する・（４
）図面第１図（ｋ） 、 （Ａを別紙の様に追加する。 以 上 第１０ ｃＫ） 第１１￥１（ｆ） １享：外ギパ′−ス停篠゛
イポーラトランジスタの製造方法の一実施例を工程順に
示すそれぞれ断面図であり、また、第２図（ａ）ないし
くｈ）は従来例による同上へテロ接合バイポーラトラン
ジスタの製造方法を工程順に示すそれぞれ断面図である
。 ｌ・・・・半導体基板、２・・・・コレクタ層、３・・
・・ベース層、４ａ・・・・エミッタ基層、４・・・・
エミッタ層、６ａ・・・・エミッタ電極金属基層、６・
・・・エミッタ電極金属、８ａ・・・・ベース電極金属
基層、８・・・・ベース電極金属、ｌｌａ・・・・５１
３Ｎ一部、１１・・・・第１の絶縁膜となるＳｉ Ｎ膜
、１２ａ・・・・５ｉＯ７膜部、１２・・・・第２の絶
縁膜となるＳ ＋ ０２膜、１３・・・・レジスト。 代理人 大 岩 増 雄 第１図 ＩｚＯＳ Ｓｉ０２ＭＩ杯 第１図 １２ ｒ ５１０２Ｍｇ ４； １ミ・ンタ層 Ｑ／１ ８ａ ； ’：ニースミＵ基層 第１図 １３・−−−レシス［ 第１図 ８； へ−スミ１垂４薯も 第２図 第２図 第２図 手続補正書（自発） 特許庁長官殿 ′□′−゛
１、事件の表示 特願昭 ６２−５９５０５号２、
発明の名称 ペテロ接合バイポーラトランジスタの製造方法３、補正
をする者 代表者志岐守哉 ４、代理人 ５、補正の対象 （１） 明細書の発明の詳細な説明の欄６、補正の内
容 （１） 明細書１０頁２行の「である。」の後へ次の
文を挿入する。 「なお、上記実施例では、ベース電極金属を蒸着する工
程において、第１図（ｆ）のように、Ｓｉ、Ｎ４膜上に
堆積された余分なベース電極金属を除去するために１第
１図（ｇ）〜（ｊ）の工程を行ったが、第１図（ｆ）の
工程の次に５ｉｓＮ＋膜をエツチングすることによシ、
その上の余分なベース電極金属をリフトオフし、第１図
へ）のような形状にしてもよい。 また、上記実施例では、第１図（−）の工程のあとに直
接ペース電極金属を蒸着したが、第１図（ｅ）の工程の
あとに、第１図（ｔ）に示すように、５ｌｓＮａをマス
クとしてｐ型不純物をイオン注入して、外部ベース領域
１４を形成したのち、ペース電極を形成してもよい。」 （２）同書１０頁２０行の「（ｊ）Ｊを「（４」と補正
する。 （３）同書１１頁１２〜１３行の「レジスト」の後へ「
、１４・・・・・・外部ベース領域」を追加する・（４
）図面第１図（ｋ） 、 （Ａを別紙の様に追加する。 以 上 第１０ ｃＫ） 第１１￥１（ｆ） １享：外ギパ′−ス停篠゛
Claims (1)
- 半導体基板上にコレクタ層、ベース層、エミッタ基層を
順次にエピタキシャル成長させ、エミッタ基層上にエミ
ッタ電極金属基層を形成し、かつエミッタ電極金属基層
上に第１の絶縁膜部を堆積させた後、これらの第１の絶
縁膜部、およびエミッタ電極金属基層をパターニングし
て、第１の絶縁膜、およびエミッタ電極金属を選択的に
形成すると共に、これらの側部端面を第２の絶縁膜で覆
い、また、この第１、第２の各絶縁膜で覆われたエミッ
タ電極金属をマスクとして、メサエッチングにより、エ
ミッタ層を選択的に形成してベース層を露出させ、さら
に、露出されたベース層上にベース電極金属を形成させ
るようにしたことを特徴とするヘテロ接合バイポーラト
ランジスタの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5950587A JPS63226066A (ja) | 1987-03-13 | 1987-03-13 | ヘテロ接合バイポ−ラトランジスタの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5950587A JPS63226066A (ja) | 1987-03-13 | 1987-03-13 | ヘテロ接合バイポ−ラトランジスタの製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63226066A true JPS63226066A (ja) | 1988-09-20 |
Family
ID=13115189
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5950587A Pending JPS63226066A (ja) | 1987-03-13 | 1987-03-13 | ヘテロ接合バイポ−ラトランジスタの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63226066A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02165636A (ja) * | 1988-10-31 | 1990-06-26 | Internatl Business Mach Corp <Ibm> | バイポーラ・トランジスタの製造方法 |
| US5298439A (en) * | 1992-07-13 | 1994-03-29 | Texas Instruments Incorporated | 1/f noise reduction in heterojunction bipolar transistors |
-
1987
- 1987-03-13 JP JP5950587A patent/JPS63226066A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02165636A (ja) * | 1988-10-31 | 1990-06-26 | Internatl Business Mach Corp <Ibm> | バイポーラ・トランジスタの製造方法 |
| US5298439A (en) * | 1992-07-13 | 1994-03-29 | Texas Instruments Incorporated | 1/f noise reduction in heterojunction bipolar transistors |
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