JPH04213835A - 非類似的な横方向に間隔を隔てられた層構造を有する半導体装置およびその製造方法 - Google Patents
非類似的な横方向に間隔を隔てられた層構造を有する半導体装置およびその製造方法Info
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- H01L27/0826—Combination of vertical complementary transistors
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は一般に半導体材料におけ
るマイクロ電子集積回路装置の製造、特にそこにおける
非類似的な装置の製造を可能にする非類似的な横方向に
間隔を隔てられた層構造を有する半導体装置に関する。
るマイクロ電子集積回路装置の製造、特にそこにおける
非類似的な装置の製造を可能にする非類似的な横方向に
間隔を隔てられた層構造を有する半導体装置に関する。
【０００２】
【従来の技術】マイクロ電子回路の生成において、単一
の集積回路チップ上にできるだけ多数の装置を集積する
ことが望ましい。この目的は、開発され理論的に利用可
能な多数の非類似的装置が相反する特性を有しているこ
とが多いという事実によって困難になっている。あるタ
イプの装置はある材料構造で製造された場合に最適に機
能し、一方別のタイプの装置は同じ材料構造で完全に動
作不能である。
の集積回路チップ上にできるだけ多数の装置を集積する
ことが望ましい。この目的は、開発され理論的に利用可
能な多数の非類似的装置が相反する特性を有しているこ
とが多いという事実によって困難になっている。あるタ
イプの装置はある材料構造で製造された場合に最適に機
能し、一方別のタイプの装置は同じ材料構造で完全に動
作不能である。
【０００３】相補的なヘテロ接合バイポーラトランジス
タ（ＨＢＴ）は、ＰＮＰおよびＮＰＮトランジスタが非
類似的なエピタキシャル構造である主な例である。しか
しながら、問題はバラクターダイオードとＨＢＴ、半導
体レーザとＨＢＴ、フォトダイオードとＨＢＴ、電界効
果トランジスタ（ＦＥＴ）を備えた種々の装置と高電子
移動トランジスタ（ＨＥＭＴ）等の多数のタイプの非類
似的装置の集積に共通するものである。
タ（ＨＢＴ）は、ＰＮＰおよびＮＰＮトランジスタが非
類似的なエピタキシャル構造である主な例である。しか
しながら、問題はバラクターダイオードとＨＢＴ、半導
体レーザとＨＢＴ、フォトダイオードとＨＢＴ、電界効
果トランジスタ（ＦＥＴ）を備えた種々の装置と高電子
移動トランジスタ（ＨＥＭＴ）等の多数のタイプの非類
似的装置の集積に共通するものである。
【０００４】非類似的な装置を集積にする従来の方法は
、佐々木氏他による文献（“Ｏｐｔｏｅｌｅｃｔｒｏｎ
ｉｃ Ｉｎｔｅｇｒａｔｅｄ Ｒｅｃｅｉｖｅｒｓ ｏ
ｎ ＩｎＰ Ｓｕｂｓｔｒａｔｅｓ ｂｙ Ｏｒｇ
ａｎｏｍｅｔａｌｌｉｃ Ｖａｐｏｒ Ｐｈａｓｅ
Ｅｐｉｔａｘｙ”，Ｊｏｕｒｎａｌ ｏｆ Ｌｉｇｈ
ｔｗａｖｅ Ｔｅｃｈｎｏｌｏｇｙ ，Ｖｏｌ．７，
ｎｏ．１０ ，１５１０乃至１５１３頁，１９８９年１
０月）に示されているように垂直に積層された構造にお
ける装置の製造を含む。しかしながら、このタイプの方
法は最下部（通常下部装置を分離する半絶縁基体）と最
上部（通常上部装置の上部電極）との間の大きい上下差
を有するウェハ上の微細なラインのフォトリソグラフ、
エッチング、接触金属形成、平面化および相互接続金属
形成を必要とするという欠点を有する。 これらの高さの差は処理を非常に困難にするか、または
不可能にする。
、佐々木氏他による文献（“Ｏｐｔｏｅｌｅｃｔｒｏｎ
ｉｃ Ｉｎｔｅｇｒａｔｅｄ Ｒｅｃｅｉｖｅｒｓ ｏ
ｎ ＩｎＰ Ｓｕｂｓｔｒａｔｅｓ ｂｙ Ｏｒｇ
ａｎｏｍｅｔａｌｌｉｃ Ｖａｐｏｒ Ｐｈａｓｅ
Ｅｐｉｔａｘｙ”，Ｊｏｕｒｎａｌ ｏｆ Ｌｉｇｈ
ｔｗａｖｅ Ｔｅｃｈｎｏｌｏｇｙ ，Ｖｏｌ．７，
ｎｏ．１０ ，１５１０乃至１５１３頁，１９８９年１
０月）に示されているように垂直に積層された構造にお
ける装置の製造を含む。しかしながら、このタイプの方
法は最下部（通常下部装置を分離する半絶縁基体）と最
上部（通常上部装置の上部電極）との間の大きい上下差
を有するウェハ上の微細なラインのフォトリソグラフ、
エッチング、接触金属形成、平面化および相互接続金属
形成を必要とするという欠点を有する。 これらの高さの差は処理を非常に困難にするか、または
不可能にする。
【０００５】別の方法は、エピタキシャル構造の少なく
とも１つの選択領域のエピタキシャル成長を必要とする
。Ｍ．Ｋｉｍ氏他による文献（“ＧａＡｓ／ＧａＡｌＡ
ｓ Ｓｅｌｅｃｔｉｖｅ ＭＯＣＶＤ Ｅｐｉｔ
ａｘｙ ａｎｄ Ｐｌａｎａｒ Ｉｏｎ−Ｉｍｐｌａ
ｎｔａｔｉｏｎ Ｔｅｃｈｎｉｑｕｅ ｆｏｒ Ｃｏ
ｍｐｌｅｘ Ｉｎｔｅｇｒａｔｅｄ Ｏｐｔｏｅｌｅ
ｃｔｒｏｎｉｃ Ｃｉｒｃｕｉｔ Ａｐｐｌｉｃａｔ
ｉｏｎｓ ”，ＩＥＥＥ Ｅｌｅｃｔｒｏｎ Ｄｅｖ
ｉｃｅ Ｌｅｔｔｅｒｓ，ｖｏｌ．ＥＤＬ−５，ｎｏ．
８，３０６ 乃至３０９ 頁，１９８４年８月）にはそ
の一例が示されている。この技術は難しく時間を必要と
し、さらに選択領域のエピタキシャル材料の品質を劣化
させるという欠点を持つ。
とも１つの選択領域のエピタキシャル成長を必要とする
。Ｍ．Ｋｉｍ氏他による文献（“ＧａＡｓ／ＧａＡｌＡ
ｓ Ｓｅｌｅｃｔｉｖｅ ＭＯＣＶＤ Ｅｐｉｔ
ａｘｙ ａｎｄ Ｐｌａｎａｒ Ｉｏｎ−Ｉｍｐｌａ
ｎｔａｔｉｏｎ Ｔｅｃｈｎｉｑｕｅ ｆｏｒ Ｃｏ
ｍｐｌｅｘ Ｉｎｔｅｇｒａｔｅｄ Ｏｐｔｏｅｌｅ
ｃｔｒｏｎｉｃ Ｃｉｒｃｕｉｔ Ａｐｐｌｉｃａｔ
ｉｏｎｓ ”，ＩＥＥＥ Ｅｌｅｃｔｒｏｎ Ｄｅｖ
ｉｃｅ Ｌｅｔｔｅｒｓ，ｖｏｌ．ＥＤＬ−５，ｎｏ．
８，３０６ 乃至３０９ 頁，１９８４年８月）にはそ
の一例が示されている。この技術は難しく時間を必要と
し、さらに選択領域のエピタキシャル材料の品質を劣化
させるという欠点を持つ。
【０００６】選択領域のエピタキシ方法に関する適切な
変形は、三浦氏他による文献（“ＡＮｏｖｅｌ Ｐｌ
ａｎａｒｉｚａｔｉｏｎ Ｔｅｃｈｎｉｑｕｅ ｆｏ
ｒ Ｏｐｔｏｅｌｅｃｔｒｏｎｉｃ Ｉｎｔｅｇｒａ
ｔｅｄ Ｃｉｒｃｕｉｔｓ ａｎｄ Ｉｔｓ Ａｐｐ
ｌｉｃａｔｉｏｎ ｔｏ ａ Ｍｏｎｏｌｉｔｈｉｃ
ＡｌＧａＡｓ／ＧａＡｓｐ−ｉ−ｎ ＦＥＴ”，ＩＥ
ＥＥ Ｔｒａｎｓａｃｔｉｏｎｓ ｏｎ Ｅｌｅｃ
ｔｒｏｎ Ｄｅｖｉｃｅ ，ｖｏｌ．ＥＤ−３４，ｎｏ
．２，２４１ 乃至２４６ 頁，１９８７年２月）に記
載されている。この参照文献には、基体またはウェハの
表面に形成されたウェルにおける装置の埋設方法および
それを囲む基体の表面を備えた装置の表面の平坦化方法
が示されている。埋設装置の製造に続いて、付加的な装
置を製造するために基体の別の領域にエピタキシャル層
構造を形成するために選択領域エピタキシが使用される
。
変形は、三浦氏他による文献（“ＡＮｏｖｅｌ Ｐｌ
ａｎａｒｉｚａｔｉｏｎ Ｔｅｃｈｎｉｑｕｅ ｆｏ
ｒ Ｏｐｔｏｅｌｅｃｔｒｏｎｉｃ Ｉｎｔｅｇｒａ
ｔｅｄ Ｃｉｒｃｕｉｔｓ ａｎｄ Ｉｔｓ Ａｐｐ
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ＡｌＧａＡｓ／ＧａＡｓｐ−ｉ−ｎ ＦＥＴ”，ＩＥ
ＥＥ Ｔｒａｎｓａｃｔｉｏｎｓ ｏｎ Ｅｌｅｃ
ｔｒｏｎ Ｄｅｖｉｃｅ ，ｖｏｌ．ＥＤ−３４，ｎｏ
．２，２４１ 乃至２４６ 頁，１９８７年２月）に記
載されている。この参照文献には、基体またはウェハの
表面に形成されたウェルにおける装置の埋設方法および
それを囲む基体の表面を備えた装置の表面の平坦化方法
が示されている。埋設装置の製造に続いて、付加的な装
置を製造するために基体の別の領域にエピタキシャル層
構造を形成するために選択領域エピタキシが使用される
。
【０００７】
【発明が解決しようとする課題】本発明は、各層構造に
対応した特性要求を有するマイクロ電子装置が製造され
得る、互いに横方向に間隔を付けられた非類似的半導体
層構造を有する半導体構造を製造する方法を提供するも
のである。これにより相補的（すなわちＰＮＰおよびＮ
ＰＮ）ＨＢＴ、または光電子および電子装置のような他
の非類似的装置のモノリシック製造が可能になる。
対応した特性要求を有するマイクロ電子装置が製造され
得る、互いに横方向に間隔を付けられた非類似的半導体
層構造を有する半導体構造を製造する方法を提供するも
のである。これにより相補的（すなわちＰＮＰおよびＮ
ＰＮ）ＨＢＴ、または光電子および電子装置のような他
の非類似的装置のモノリシック製造が可能になる。
【０００８】この方法の主な利点は、１つのエピタキシ
ャル成長ランだけが必要であり、２タイプの装置がそれ
らの正確な構造にしたがって同一またはほぼ同一平面に
製造されることができることである。１つの成長ランだ
けしか必要ないので、両装置のためのエピタキシャル材
料の品質が向上し、一方両装置を別々に最適化させるこ
とができる。同一平面は非平面的な方法におけるフォト
リソグラフ、平面化および相互接続処理の装置製造工程
を簡単にする。
ャル成長ランだけが必要であり、２タイプの装置がそれ
らの正確な構造にしたがって同一またはほぼ同一平面に
製造されることができることである。１つの成長ランだ
けしか必要ないので、両装置のためのエピタキシャル材
料の品質が向上し、一方両装置を別々に最適化させるこ
とができる。同一平面は非平面的な方法におけるフォト
リソグラフ、平面化および相互接続処理の装置製造工程
を簡単にする。
【０００９】
【課題を解決するための手段】本発明によると、凹部が
絶縁基体の表面にメサエッチング等によって形成される
。ＰＮＰ層構造のような第１の半導体層構造は凹部を含
む表面上に形成される。絶縁分離層は第１の層構造上に
形成され、その後ＮＰＮ層構造のような第２の層構造が
分離層上に形成される。凹部上の領域はマスクされ、第
２の層構造および分離層は凹部の外側の表面領域上の第
１の層構造からエッチングされる。第１および第２の層
構造の厚さが等しく、凹部の深さが第１の層構造と分離
層との結合された厚さに等しい場合、凹部の横方向外側
の第２の層構造は凹部上で第１の層構造と同一平面であ
る。相補的ヘテロ接合バイポーラトランジスタのような
非類似的なマイクロ電子装置は共通の同時処理により第
１および第２の層構造の露出された各表面に形成される
。
絶縁基体の表面にメサエッチング等によって形成される
。ＰＮＰ層構造のような第１の半導体層構造は凹部を含
む表面上に形成される。絶縁分離層は第１の層構造上に
形成され、その後ＮＰＮ層構造のような第２の層構造が
分離層上に形成される。凹部上の領域はマスクされ、第
２の層構造および分離層は凹部の外側の表面領域上の第
１の層構造からエッチングされる。第１および第２の層
構造の厚さが等しく、凹部の深さが第１の層構造と分離
層との結合された厚さに等しい場合、凹部の横方向外側
の第２の層構造は凹部上で第１の層構造と同一平面であ
る。相補的ヘテロ接合バイポーラトランジスタのような
非類似的なマイクロ電子装置は共通の同時処理により第
１および第２の層構造の露出された各表面に形成される
。
【００１０】本発明のこれらおよびその他の特徴および
利点は、以下の詳細な説明および同一の参照符号が同一
部品を示す添付図面から当業者に明らかになるであろう
。
利点は、以下の詳細な説明および同一の参照符号が同一
部品を示す添付図面から当業者に明らかになるであろう
。
【００１１】
【実施例】図１の（Ａ）を参照すると、基体１０は、本
発明はそれに限定しないが絶縁性または半絶縁性である
ことが好ましい材料のウェハの形態で設けられる。基体
１０の材料は製造されるべき装置およびシステム全体の
要求に応じて広範囲に選択されることができる。基体１
０に使用されても良い材料の代表例はシリコン、絶縁体
上のシリコン（ＳＯＩ）、サファイア上のシリコン（Ｓ
ＯＳ）、ＧａＡｓ、ＩｎＡｌＡｓ、ＩｎＰ等を含む。
発明はそれに限定しないが絶縁性または半絶縁性である
ことが好ましい材料のウェハの形態で設けられる。基体
１０の材料は製造されるべき装置およびシステム全体の
要求に応じて広範囲に選択されることができる。基体１
０に使用されても良い材料の代表例はシリコン、絶縁体
上のシリコン（ＳＯＩ）、サファイア上のシリコン（Ｓ
ＯＳ）、ＧａＡｓ、ＩｎＡｌＡｓ、ＩｎＰ等を含む。
【００１２】さらに図１の（Ａ）には、基体１０の表面
１０ａ 上に付着され、それを貫通する開口１２ａ を
形成されたレジスト材料の層１２の形態のマスクが示さ
れている。本発明の原理を簡単に示すために１つの開口
１２ａ だけが示されているが、実際の適用において非
常に多数の開口１２ａ が所望の集積回路の構造に対応
して選択された位置においてレジスト層１２を通って形
成される。レジスト層１２および開口１２ａ はフォト
リソグラフィのような適切な方法によって形成される。
１０ａ 上に付着され、それを貫通する開口１２ａ を
形成されたレジスト材料の層１２の形態のマスクが示さ
れている。本発明の原理を簡単に示すために１つの開口
１２ａ だけが示されているが、実際の適用において非
常に多数の開口１２ａ が所望の集積回路の構造に対応
して選択された位置においてレジスト層１２を通って形
成される。レジスト層１２および開口１２ａ はフォト
リソグラフィのような適切な方法によって形成される。
【００１３】図１の（Ｂ）に示された次の処理ステップ
において、凹部１０ｂは例えば通常のメサエッチング方
法を使用して表面１０ａ に形成される。基体１０の材
料をエッチングするが、レジスト層１２は行なわない適
切な物質は、凹部１０ｂ を選択された深さに形成する
ために矢印によって示されるように供給される。凹部１
０ｂ はエッチングによる材料の除去によって形成され
ることが好ましいが、本発明はそれに限定されず、また
凹部１０ｂ は代わりに基体１０の表面１０ａ を塑性
的に圧縮するような手段によって形成されてもよい。
において、凹部１０ｂは例えば通常のメサエッチング方
法を使用して表面１０ａ に形成される。基体１０の材
料をエッチングするが、レジスト層１２は行なわない適
切な物質は、凹部１０ｂ を選択された深さに形成する
ために矢印によって示されるように供給される。凹部１
０ｂ はエッチングによる材料の除去によって形成され
ることが好ましいが、本発明はそれに限定されず、また
凹部１０ｂ は代わりに基体１０の表面１０ａ を塑性
的に圧縮するような手段によって形成されてもよい。
【００１４】図１の（Ｃ）のステップにおいて、レジス
ト層１２は除去され、第１の半導体層構造１４が凹部１
０ｂ を含む基体１０の表面１０ａ 上に形成される。 絶縁分離層１６は第１の層構造１４上に形成され、第２
の半導体層構造１８は分離層１６上に形成される。層１
４、１６および１８は単一の成長ランにおける適切なエ
ピタキシャル付着処理によって本発明にしたがって有効
に形成される。
ト層１２は除去され、第１の半導体層構造１４が凹部１
０ｂ を含む基体１０の表面１０ａ 上に形成される。 絶縁分離層１６は第１の層構造１４上に形成され、第２
の半導体層構造１８は分離層１６上に形成される。層１
４、１６および１８は単一の成長ランにおける適切なエ
ピタキシャル付着処理によって本発明にしたがって有効
に形成される。
【００１５】層構造１４および１８は非類似的材料から
形成され、単一の均質な材料の層、間で半導体接合部を
限定する２つ以上の異なる材料の層、間で半導体接合部
を限定する２つ以上の異なってドープされたストラータ
またはサブレーヤを持つ単一材料の層、またはその組合
せをそれぞれ含んでいてもよい。本発明が相補的ＨＢＴ
の構造の製造に適用された場合、第１の層構造１４はＰ
ＮＰおよびＮＰＮ層構造の一方を含み、第２の層構造１
８はＰＮＰおよびＮＰＮ層構造の他方を含む。
形成され、単一の均質な材料の層、間で半導体接合部を
限定する２つ以上の異なる材料の層、間で半導体接合部
を限定する２つ以上の異なってドープされたストラータ
またはサブレーヤを持つ単一材料の層、またはその組合
せをそれぞれ含んでいてもよい。本発明が相補的ＨＢＴ
の構造の製造に適用された場合、第１の層構造１４はＰ
ＮＰおよびＮＰＮ層構造の一方を含み、第２の層構造１
８はＰＮＰおよびＮＰＮ層構造の他方を含む。
【００１６】分離層１６は層構造１４および１８を互い
に分離するように構成される。層１６は電気比抵抗が要
求される分離機能を与えるのに十分高いように実質的に
完全に絶縁性または部分的に絶縁性である。特に相補的
ＨＢＴの製造に適している好ましいが例示に過ぎない材
料のシステムにおいて、層構造１４および１８はＡｌＧ
ａＡｓまたはＧａＡｓから形成され、分離層１６は低温
のＧａＡｓから形成される。他の好ましい材料の組合せ
は分離層１６として低温ＩｎＡｌＡｓを、層構造１４お
よび１８としてＩｎＡｌＡｓ、ＩｎＧａＡｓまたはＩｎ
Ｐを含む。
に分離するように構成される。層１６は電気比抵抗が要
求される分離機能を与えるのに十分高いように実質的に
完全に絶縁性または部分的に絶縁性である。特に相補的
ＨＢＴの製造に適している好ましいが例示に過ぎない材
料のシステムにおいて、層構造１４および１８はＡｌＧ
ａＡｓまたはＧａＡｓから形成され、分離層１６は低温
のＧａＡｓから形成される。他の好ましい材料の組合せ
は分離層１６として低温ＩｎＡｌＡｓを、層構造１４お
よび１８としてＩｎＡｌＡｓ、ＩｎＧａＡｓまたはＩｎ
Ｐを含む。
【００１７】図１の（Ｄ）に示されるように次の処理ス
テップにおいて、レジスト材料の層２０はフォトリソグ
ラフィ等により凹部１０ｂ の領域上だけに形成され、
露出された凹部１０ｂ の横方向外側の表面１０ａ 上
の領域を残す。 図２の（Ａ）の次のステップにおいて、層１６および１
８の材料をエッチングし、レジスト層２０をエッチング
しない物質が矢印で示されるように供給される。エッチ
ング物質は、特定の適用において所望に応じて第１の層
構造１４の材料をエッチングするか、或いは影響を与え
ないように選択される。レジスト層２０はマスクとして
作用するため、第２の層構造１８および分離層１６はレ
ジスト層２０の横方向外側の基体の領域１０ａ 上の第
１の層構造１４からエッチングで除去される。さらに図
２の（Ａ）に示されるように、エッチング物質はレジス
ト層２０の周辺領域をアンダーカットするか、或は所望
ならば、レジスト層２０のエッジの下から制御された量
の層１６および１８を除去する。
テップにおいて、レジスト材料の層２０はフォトリソグ
ラフィ等により凹部１０ｂ の領域上だけに形成され、
露出された凹部１０ｂ の横方向外側の表面１０ａ 上
の領域を残す。 図２の（Ａ）の次のステップにおいて、層１６および１
８の材料をエッチングし、レジスト層２０をエッチング
しない物質が矢印で示されるように供給される。エッチ
ング物質は、特定の適用において所望に応じて第１の層
構造１４の材料をエッチングするか、或いは影響を与え
ないように選択される。レジスト層２０はマスクとして
作用するため、第２の層構造１８および分離層１６はレ
ジスト層２０の横方向外側の基体の領域１０ａ 上の第
１の層構造１４からエッチングで除去される。さらに図
２の（Ａ）に示されるように、エッチング物質はレジス
ト層２０の周辺領域をアンダーカットするか、或は所望
ならば、レジスト層２０のエッジの下から制御された量
の層１６および１８を除去する。
【００１８】図２の（Ｂ）の次のステップにおいて、レ
ジスト層２０は除去され、マイクロ電子装置の製造にに
利用できる本発明を実施した半導体構造２１を形成する
。図２の（Ａ）も参照すると、半導体構造２１は基体１
０と、凹部１０ｂ 中に形成された第１の層構造１４の
第１の部分１４ａ と、凹部１０ｂ の横方向外側の表
面領域１０ａ に形成された第１の層構造１４の第２の
部分１４ｂ とを含んでいる。図２の（Ａ）のステップ
において除去されなかった分離層１６の部分は、１６´
で示されるように凹部１０ｂ において層構造１４の第
１の部分１４ａ上に残っている。図２の（Ａ）のステッ
プにおいて除去されなかった第２の層構造１８の部分は
１８´で示されるように分離層１６´上に残っている。
ジスト層２０は除去され、マイクロ電子装置の製造にに
利用できる本発明を実施した半導体構造２１を形成する
。図２の（Ａ）も参照すると、半導体構造２１は基体１
０と、凹部１０ｂ 中に形成された第１の層構造１４の
第１の部分１４ａ と、凹部１０ｂ の横方向外側の表
面領域１０ａ に形成された第１の層構造１４の第２の
部分１４ｂ とを含んでいる。図２の（Ａ）のステップ
において除去されなかった分離層１６の部分は、１６´
で示されるように凹部１０ｂ において層構造１４の第
１の部分１４ａ上に残っている。図２の（Ａ）のステッ
プにおいて除去されなかった第２の層構造１８の部分は
１８´で示されるように分離層１６´上に残っている。
【００１９】図２の（Ｃ）は半導体層構造領域１４ｂ
および１８´におけるマイクロ電子装置の製造後の、こ
こでは２１´で示されている構造２１の一例を示す。第
１の層構造１４がＰＮＰタイプのエピタキシャル構造を
有し、第２の層構造１８がＮＰＮタイプのエピタキシャ
ル構造を有している相補的ＨＢＴ構造を例にすると、Ｐ
ＮＰタイプのＨＢＴ２２は示されるように第１の層構造
の第２の部分１４ｂ 中に製造されることができる。各
ＰＮＰタイプのＨＢＴ２２はＰ型層２２ａ および２２
ｂ を含み、それらはＮ型層２２ｃ を間に挟んでいる
。半導体接合部２２ｄ は層２２ａ と２２ｃ との間
に形成され、半導体接合部２２ｅ は層２２ｂ と２２
ｃ との間に形成されている。
および１８´におけるマイクロ電子装置の製造後の、こ
こでは２１´で示されている構造２１の一例を示す。第
１の層構造１４がＰＮＰタイプのエピタキシャル構造を
有し、第２の層構造１８がＮＰＮタイプのエピタキシャ
ル構造を有している相補的ＨＢＴ構造を例にすると、Ｐ
ＮＰタイプのＨＢＴ２２は示されるように第１の層構造
の第２の部分１４ｂ 中に製造されることができる。各
ＰＮＰタイプのＨＢＴ２２はＰ型層２２ａ および２２
ｂ を含み、それらはＮ型層２２ｃ を間に挟んでいる
。半導体接合部２２ｄ は層２２ａ と２２ｃ との間
に形成され、半導体接合部２２ｅ は層２２ｂ と２２
ｃ との間に形成されている。
【００２０】ＮＰＮタイプのＨＢＴ２４は示されたよう
に部分１８´において製造されることができる。各ＮＰ
ＮタイプＨＢＴ２４はＮタイプ層２４ａ および２４ｂ
を含み、これらはＰタイプ層２４ｃ を間に挟んでい
る。半導体接合部２４ｄ は層２４ａ と２４ｃ との
間に形成され、半導体接合部２４ｅ は層２４ｂ と２
４ｃ との間に形成される。
に部分１８´において製造されることができる。各ＮＰ
ＮタイプＨＢＴ２４はＮタイプ層２４ａ および２４ｂ
を含み、これらはＰタイプ層２４ｃ を間に挟んでい
る。半導体接合部２４ｄ は層２４ａ と２４ｃ との
間に形成され、半導体接合部２４ｅ は層２４ｂ と２
４ｃ との間に形成される。
【００２１】装置２１の完成後に凹部１０ｂ 中に残っ
ている第１の層構造１４の第１の部分１４ａ および分
離層１６の部分１６´は装置の機能領域を構成しない。 これらの層は、１つのエピタキシャル成長ランにおいて
装置２１の機能部分１４ｂ および１８´の製造を可能
にするために形成されたものであり、これらは以降使用
されない。ここまでは、部分１４ａ は電気的に不活性
な分離層部分１６´によって部分１８´から離されてい
るため、装置２１に全く有害な影響を与えない。しかし
ながら、この電気的に不活性な層１６´は、同一のエピ
タキシャル部分１８´で１つ以上製造される場合にＮＰ
ＮのＨＢＴ２４を互いに電気的に分離することができる
。
ている第１の層構造１４の第１の部分１４ａ および分
離層１６の部分１６´は装置の機能領域を構成しない。 これらの層は、１つのエピタキシャル成長ランにおいて
装置２１の機能部分１４ｂ および１８´の製造を可能
にするために形成されたものであり、これらは以降使用
されない。ここまでは、部分１４ａ は電気的に不活性
な分離層部分１６´によって部分１８´から離されてい
るため、装置２１に全く有害な影響を与えない。しかし
ながら、この電気的に不活性な層１６´は、同一のエピ
タキシャル部分１８´で１つ以上製造される場合にＮＰ
ＮのＨＢＴ２４を互いに電気的に分離することができる
。
【００２２】装置２１におけるマイクロ電子装置の製造
および相互接続のための処理ステップは、凹部１０ｂ
上に形成される第２の層構造１８の部分１８´と凹部１
０ｂ の外側の第１の層構造１４の部分１４ｂ を同一
平面にすることによって非常に容易にされる。部分１４
ｂ および１８´の下面は、層１４および１６の結合さ
れた厚さに等しい深さに凹部１０ｂ を形成することに
よって同一平面にされる。さらに部分１４ｂ および１
８´の上面は等しい厚さに層１４および１８を形成する
ことによって同一平面にされる。この場合において、図
２の（Ａ）のエッチングステップは部分１８´の上面と
部分１４ｂ の上面を同一平面にするように制御される
。
および相互接続のための処理ステップは、凹部１０ｂ
上に形成される第２の層構造１８の部分１８´と凹部１
０ｂ の外側の第１の層構造１４の部分１４ｂ を同一
平面にすることによって非常に容易にされる。部分１４
ｂ および１８´の下面は、層１４および１６の結合さ
れた厚さに等しい深さに凹部１０ｂ を形成することに
よって同一平面にされる。さらに部分１４ｂ および１
８´の上面は等しい厚さに層１４および１８を形成する
ことによって同一平面にされる。この場合において、図
２の（Ａ）のエッチングステップは部分１８´の上面と
部分１４ｂ の上面を同一平面にするように制御される
。
【００２３】部分１４ｂ および１８´は各共通平面に
存在する上面および下面を有して完全に完全に同一平面
にされることが好ましいが、本発明の技術的範囲はそれ
に限定されるものではない。部分１４ｂ および１８´
の上および下面が共に非同一平面であっても、依然とし
て装置２１が１つのエピタキシャル成長ランを使用して
有効に製造されることを可能にする。本発明の修正され
た構造の別の例として、部分１４ｂ および１８´の上
面を同一平面にし、一方下面は非同一平面であることが
可能である。この別の例に対する数学的条件は、凹部１
０ｂ の深さプラス第１の層構造１４の厚さが第１の層
構造１４と分離層１６と第２の層構造１８との厚さの和
に等しいことである。
存在する上面および下面を有して完全に完全に同一平面
にされることが好ましいが、本発明の技術的範囲はそれ
に限定されるものではない。部分１４ｂ および１８´
の上および下面が共に非同一平面であっても、依然とし
て装置２１が１つのエピタキシャル成長ランを使用して
有効に製造されることを可能にする。本発明の修正され
た構造の別の例として、部分１４ｂ および１８´の上
面を同一平面にし、一方下面は非同一平面であることが
可能である。この別の例に対する数学的条件は、凹部１
０ｂ の深さプラス第１の層構造１４の厚さが第１の層
構造１４と分離層１６と第２の層構造１８との厚さの和
に等しいことである。
【００２４】本発明は、材料だけでなく厚さにおいても
かなり異なっている横方向に間隔を隔てられた非類似的
な層構造の製造を可能にする。例えば、２ミクロン程度
の厚さを有する半導体ダイオードレーザ構造は、かなり
厚さが薄く２０００オングストローム程度のＨＥＭＴ構
造と共に集積されることができる。
かなり異なっている横方向に間隔を隔てられた非類似的
な層構造の製造を可能にする。例えば、２ミクロン程度
の厚さを有する半導体ダイオードレーザ構造は、かなり
厚さが薄く２０００オングストローム程度のＨＥＭＴ構
造と共に集積されることができる。
【００２５】図３は、通常のメサトランジスタ処理技術
を使用する本発明の半導体構造における相補的ＨＢＴの
製造に対する好ましい構造を示す。参照符号３０は、細
長いストリップとして形成された隣接した層構造部分１
４ｂ と１６´との間の転移領域を示す。ＰＮＰタイプ
のＨＢＴ２２は図面に示されるように転移領域３０の左
側の部分１４ｂ において垂直の列に形成され、一方Ｎ
ＰＮタイプのＨＢＴは転移領域３０の右側に同様に形成
される。ＨＢＴ２２は金属部３２によって相互接続され
ることができ、一方ＨＢＴ２４は金属部３４によって相
互接続されることができる。 さらに、ＨＢＴ２２は転移領域３０を横切って延在する
金属部３６によりＨＢＴ２４と相互接続されてもよい。 この構造は“ゲートアレイ”構造を構成し、所望の相補
回路を提供する。
を使用する本発明の半導体構造における相補的ＨＢＴの
製造に対する好ましい構造を示す。参照符号３０は、細
長いストリップとして形成された隣接した層構造部分１
４ｂ と１６´との間の転移領域を示す。ＰＮＰタイプ
のＨＢＴ２２は図面に示されるように転移領域３０の左
側の部分１４ｂ において垂直の列に形成され、一方Ｎ
ＰＮタイプのＨＢＴは転移領域３０の右側に同様に形成
される。ＨＢＴ２２は金属部３２によって相互接続され
ることができ、一方ＨＢＴ２４は金属部３４によって相
互接続されることができる。 さらに、ＨＢＴ２２は転移領域３０を横切って延在する
金属部３６によりＨＢＴ２４と相互接続されてもよい。 この構造は“ゲートアレイ”構造を構成し、所望の相補
回路を提供する。
【００２６】層構造部分１４ｂ および１８´が同一平
面である場合、ＰＮＰおよびＮＰＮタイプのＨＢＴは共
通の同時処理によって製造されることができる。ＩｎＡ
ｌＡｓ、ＩｎＧａＡｓまたはＩｎＰＨＢＴの特別の場合
において、Ｐ型およびＮ型オーム接触部が同じ金属化ス
テップを使用して形成されることができる。図３に示さ
れるような装置相互接続は標準的なポリイミド平面化、
ポリイミドを通りＨＢＴ接触部への貫通孔のエッチング
および相互接続金属の標準的なパターン化を使用して行
われてもよい。
面である場合、ＰＮＰおよびＮＰＮタイプのＨＢＴは共
通の同時処理によって製造されることができる。ＩｎＡ
ｌＡｓ、ＩｎＧａＡｓまたはＩｎＰＨＢＴの特別の場合
において、Ｐ型およびＮ型オーム接触部が同じ金属化ス
テップを使用して形成されることができる。図３に示さ
れるような装置相互接続は標準的なポリイミド平面化、
ポリイミドを通りＨＢＴ接触部への貫通孔のエッチング
および相互接続金属の標準的なパターン化を使用して行
われてもよい。
【００２７】本発明のいくつかの実施例が示され説明さ
れているが、当業者は本発明の技術的範囲を逸脱しない
多数の変形および別の実施例を技術的に認識するであろ
う。例えば、本発明は半導体構造において２つの非類似
的な層構造を製造するために使用されるものとして説明
され図示されているが、本発明はそれに限定されるもの
ではなく、基本的な処理から推定することによって３つ
以上の非類似的な層構造を製造するために使用されても
よい。したがって、本発明は特に説明された実施例だけ
に限定されるものではない。種々の修正が考えられ、添
付された特許請求の範囲により限定されるような本発明
の技術的範囲を逸脱することなく実現されることができ
る。
れているが、当業者は本発明の技術的範囲を逸脱しない
多数の変形および別の実施例を技術的に認識するであろ
う。例えば、本発明は半導体構造において２つの非類似
的な層構造を製造するために使用されるものとして説明
され図示されているが、本発明はそれに限定されるもの
ではなく、基本的な処理から推定することによって３つ
以上の非類似的な層構造を製造するために使用されても
よい。したがって、本発明は特に説明された実施例だけ
に限定されるものではない。種々の修正が考えられ、添
付された特許請求の範囲により限定されるような本発明
の技術的範囲を逸脱することなく実現されることができ
る。
【図１】本発明の製造方法の各工程における半導体装置
の簡単な断面図。
の簡単な断面図。
【図２】本発明の製造方法の各工程における半導体装置
の簡単な断面図。
の簡単な断面図。
【図３】この装置中に形成されたマイクロ電子装置の簡
単な好ましい構成図。
単な好ましい構成図。
【符号の説明】
１０…基体、１２，２０…レジスト層、１４…第１の層
構造、１６…絶縁分離層、１８…第２の層構造。
構造、１６…絶縁分離層、１８…第２の層構造。
Claims (23)
- 【請求項１】 （ａ）基体を設け、 （ｂ）基体の表面上に凹部を形成し、 （ｃ）凹部を含む表面上に第１の半導体層構造を形成し
、 （ｄ）第１の層構造上に絶縁層を形成し、（ｅ）絶縁層
上に第２の半導体層構造を形成し、（ｆ）凹部の横方向
外方の領域上に第１の層構造から第２の層構造および絶
縁層を除去するステップを含む半導体装置の製造方法。 - 【請求項２】 ステップ（ｂ）において実質的に均一
な深さの凹部を形成する請求項１記載の方法。 - 【請求項３】 ステップ（ｂ）において第１の層構造
および絶縁層の結合した厚さに実質的に等しい深さに凹
部を形成する請求項１記載の方法。 - 【請求項４】 ステップ（ｂ）においてエッチングに
よって凹部を形成する請求項１記載の方法。 - 【請求項５】 ステップ（ｂ）は、 （ｇ）凹部が形成されるべき基体の領域上に貫通する開
口を備えたレジスト層を基体上に形成し、（ｈ）レジス
ト層をエッチングしない物質を使用して開口を通して基
体をエッチングするステップを含む請求項１記載の方法
。 - 【請求項６】 ステップ（ｆ）は、 （ｇ）凹部上の第２の層構造上にレジスト層を形成し、
（ｈ）レジスト層をエッチングしない物質を使用してレ
ジスト層の横方向外側の第２の層構造および絶縁層をエ
ッチングするステップを含む請求項１記載の方法。 - 【請求項７】 （ｇ）第１および第２の層構造の露出
された各領域において第１および第２の非類似的マイク
ロ電子装置を形成するステップをさらに含む請求項１記
載の方法。 - 【請求項８】 ステップ（ｇ）において共通の同時処
理により第１および第２のマイクロ電子装置を形成する
請求項７記載の方法。 - 【請求項９】 ステップ（ｃ）および（ｅ）において
第１および第２の非類似的半導体材料の第１および第２
の層構造をそれぞれ形成する請求項１記載の方法。 - 【請求項１０】 ステップ（ｃ）および（ｅ）におい
てエピタキシャル付着によって第１および第２の層構造
を形成する請求項１記載の方法。 - 【請求項１１】 ステップ（ｃ）において第１の接合
部を限定する第１および第２の異なってドープされた半
導体層からなる第１の層構造を形成し、ステップ（ｅ）
において第２の接合部を限定する第３および第４の異な
ってドープされそれぞれ第１および第２の半導体層と類
似していない半導体層の第２の層構造を形成する請求項
１記載の方法。 - 【請求項１２】 ステップ（ｃ）においてＰＮＰおよ
びＮＰＮ半導体層構造の一方として第１の層構造を形成
し、ステップ（ｅ）においてＰＮＰおよびＮＰＮ半導体
層構造の他方のものとして第２の層構造を形成する請求
項１記載の方法。 - 【請求項１３】 ステップ（ｂ）において第１の層構
造および絶縁層の結合された厚さに実質的に等しい深さ
に凹部を形成し、ステップ（ｃ）および（ｅ）において
それぞれ等しい厚さを持つ第１および第２の層構造を形
成し、ステップ（ｆ）において凹部の横方向外方の前記
領域上の第１の層構造が凹部上の第２の層構造と実質的
に同平面であるように第２の層構造および絶縁層の除去
を制御する請求項１記載の方法。 - 【請求項１４】 ステップ（ａ）において絶縁材料の
基体を提供する請求項１記載の方法。 - 【請求項１５】 表面に凹部を形成される基体と、凹
部の底部上に形成された第１の半導体層構造の第１の部
分と、第１の層構造上に形成される絶縁層と、絶縁層上
に形成される第２の半導体層構造と、凹部の横方向外方
の領域上に形成された第１の層構造の第２の部分とを含
んでいる半導体装置。 - 【請求項１６】 凹部は実質的に均一な深さを有して
いる請求項１５記載の装置。 - 【請求項１７】 凹部の深さは、第１の層構造および
絶縁層の結合された厚さに実質的に等しい請求項１５記
載の装置。 - 【請求項１８】 さらに第１および第２の層構造の露
出された領域にそれぞれ形成された第１および第２の非
類似的マイクロ電子装置を含む請求項１５記載の装置。 - 【請求項１９】 第１および第２の層構造はそれぞれ
第１および第２の非類似的な半導体材料から形成されて
いる請求項１５記載の装置。 - 【請求項２０】 第１の層構造は第１の接合部を限定
する第１および第２の異なってドープされた半導体層を
含み、第２の層構造は第２の接合部を限定し、第１およ
び第２の半導体層にそれぞれ類似しない第３および第４
の異なってドープされた半導体層を含む請求項１５記載
の装置。 - 【請求項２１】 第１の層構造はＰＮＰおよびＮＰＮ
半導体層構造の一方を含み、第２の層構造はＰＮＰおよ
びＮＰＮ半導体層構造の他方を含む請求項１５記載の装
置。 - 【請求項２２】 基体は絶縁材料で構成されている請
求項１５記載の装置。 - 【請求項２３】 第１の層構造の第２の部分は実質的
に第２の層構造と同一平面である請求項１５記載の装置
。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US477700 | 1990-02-09 | ||
| US07/477,700 US5049522A (en) | 1990-02-09 | 1990-02-09 | Semiconductive arrangement having dissimilar, laterally spaced layer structures, and process for fabricating the same |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04213835A true JPH04213835A (ja) | 1992-08-04 |
Family
ID=23896991
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3019015A Pending JPH04213835A (ja) | 1990-02-09 | 1991-02-12 | 非類似的な横方向に間隔を隔てられた層構造を有する半導体装置およびその製造方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5049522A (ja) |
| EP (1) | EP0441259A3 (ja) |
| JP (1) | JPH04213835A (ja) |
Families Citing this family (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5242843A (en) * | 1992-10-28 | 1993-09-07 | Allied-Signal Inc. | Method for making a heterojunction bipolar transistor with improved high frequency response |
| US5583059A (en) * | 1994-06-01 | 1996-12-10 | International Business Machines Corporation | Fabrication of vertical SiGe base HBT with lateral collector contact on thin SOI |
| US5532486A (en) * | 1995-02-13 | 1996-07-02 | Hughes Aircraft Company | Heterojunction diode with low turn-on voltage |
| US5554865A (en) * | 1995-06-07 | 1996-09-10 | Hughes Aircraft Company | Integrated transmit/receive switch/low noise amplifier with dissimilar semiconductor devices |
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