JPH05235378A - Ｓｉ半導体装置とその製造方法 - Google Patents
Ｓｉ半導体装置とその製造方法Info
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- JPH05235378A JPH05235378A JP3589992A JP3589992A JPH05235378A JP H05235378 A JPH05235378 A JP H05235378A JP 3589992 A JP3589992 A JP 3589992A JP 3589992 A JP3589992 A JP 3589992A JP H05235378 A JPH05235378 A JP H05235378A
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Abstract
(57)【要約】
【目的】 共鳴トンネリングダイオードを有する半導体
装置に関し、シリコンを用いた共鳴トンネリングダイオ
ードを提供することを目的とする。 【構成】 支持部材と、支持部材上に配置された第１の
電極と、第１の電極上に配置され、キャリアがトンネル
可能な厚さを有する第１の絶縁層と、第１の絶縁層上に
配置され、キャリアが２次元状態となる厚さを有するシ
リコン単結晶層と、シリコン単結晶層上に配置され、キ
ャリアがトンネル可能な厚さを有する第２の絶縁層と、
第２の絶縁層上に配置された第２の電極とを有する。
装置に関し、シリコンを用いた共鳴トンネリングダイオ
ードを提供することを目的とする。 【構成】 支持部材と、支持部材上に配置された第１の
電極と、第１の電極上に配置され、キャリアがトンネル
可能な厚さを有する第１の絶縁層と、第１の絶縁層上に
配置され、キャリアが２次元状態となる厚さを有するシ
リコン単結晶層と、シリコン単結晶層上に配置され、キ
ャリアがトンネル可能な厚さを有する第２の絶縁層と、
第２の絶縁層上に配置された第２の電極とを有する。
Description
【０００１】
【産業上の利用分野】本発明は半導体装置に関し、特に
共鳴トンネリングダイオードを有する半導体装置に関す
る。
共鳴トンネリングダイオードを有する半導体装置に関す
る。
【０００２】近年、半導体プロセスの微細化が進み、様
々な量子効果がデバイスに応用されるようになってい
る。量子効果の利用により、新たな機能を有する半導体
デバイスを実現することが可能である。共鳴トンネリン
グダイオードは、負性抵抗等の特有の性質を示す。
々な量子効果がデバイスに応用されるようになってい
る。量子効果の利用により、新たな機能を有する半導体
デバイスを実現することが可能である。共鳴トンネリン
グダイオードは、負性抵抗等の特有の性質を示す。
【０００３】
【従来の技術】ＩＩＩ−Ｖ族半導体は、種々の半導体を
ヘテロエピタキシャル成長することができる。伝導帯の
エネルギレベルの低い半導体井戸層を伝導帯のエネルギ
レベルの高い半導体障壁層で挟んだ構造を作成すると、
電子は半導体井戸層に閉じ込められる。半導体井戸層の
厚さを薄くすると、電子の状態は２次元状態となり、そ
の井戸層に垂直な方向の運動エネルギは量子化してデス
クリートレベルとなる。
ヘテロエピタキシャル成長することができる。伝導帯の
エネルギレベルの低い半導体井戸層を伝導帯のエネルギ
レベルの高い半導体障壁層で挟んだ構造を作成すると、
電子は半導体井戸層に閉じ込められる。半導体井戸層の
厚さを薄くすると、電子の状態は２次元状態となり、そ
の井戸層に垂直な方向の運動エネルギは量子化してデス
クリートレベルとなる。
【０００４】半導体障壁層の厚さを薄くすると、半導体
井戸層に閉じ込められた電子が半導体障壁層をトンネリ
ングによって通過することができるようになる。このよ
うなサンドイッチ構造の両側に電極領域を形成すれば共
鳴トンネリングダイオードが形成される。
井戸層に閉じ込められた電子が半導体障壁層をトンネリ
ングによって通過することができるようになる。このよ
うなサンドイッチ構造の両側に電極領域を形成すれば共
鳴トンネリングダイオードが形成される。
【０００５】共鳴トンネリングダイオードの２つの電極
の間に電位差を与えると、負電極のエネルギレベルが半
導体井戸層内の電子のエネルギ準位と合致したときに、
半導体障壁層のトンネリングが生じ、負性抵抗を示す。
負性抵抗を示す共鳴トンネリングダイオードを利用する
ことにより、発振回路や論理回路を構成することができ
る。
の間に電位差を与えると、負電極のエネルギレベルが半
導体井戸層内の電子のエネルギ準位と合致したときに、
半導体障壁層のトンネリングが生じ、負性抵抗を示す。
負性抵抗を示す共鳴トンネリングダイオードを利用する
ことにより、発振回路や論理回路を構成することができ
る。
【０００６】
【発明が解決しようとする課題】しかし、共鳴トンネリ
ングダイオード等の量子効果を利用した半導体装置は、
従来ＩＩＩ−Ｖ族化合物半導体基板の上に作製されてい
る。これはＩＩＩ−Ｖ族化合物半導体では、分子線エピ
タキシ（ＭＢＥ）や有機金属気相成長法（ＭＯＣＶＤ）
等の結晶成長法を用いてバンドギャップの異なる半導体
を層状にヘテロ成長させることが可能なためである。
ングダイオード等の量子効果を利用した半導体装置は、
従来ＩＩＩ−Ｖ族化合物半導体基板の上に作製されてい
る。これはＩＩＩ−Ｖ族化合物半導体では、分子線エピ
タキシ（ＭＢＥ）や有機金属気相成長法（ＭＯＣＶＤ）
等の結晶成長法を用いてバンドギャップの異なる半導体
を層状にヘテロ成長させることが可能なためである。
【０００７】バンドギャップの狭いＩＩＩ−Ｖ族化合物
半導体層を中央に配置し、バンドギャップの広いＩＩＩ
−Ｖ族化合物半導体等でサンドイッチし、バンドギャッ
プの狭い半導体層内の電子を２次元状態とすることによ
り、共鳴トンネリングダイオードが作製される。
半導体層を中央に配置し、バンドギャップの広いＩＩＩ
−Ｖ族化合物半導体等でサンドイッチし、バンドギャッ
プの狭い半導体層内の電子を２次元状態とすることによ
り、共鳴トンネリングダイオードが作製される。
【０００８】しかしながら、ＩＩＩ−Ｖ族化合物半導体
装置の集積化技術は、シリコン半導体装置の集積化技術
と比べ、未だ遅れている。シリコン基板上に共鳴トンネ
リングダイオードを作製することができれば、多くの利
用分野がひらける。しかしながら、シリコン基板上には
ＩＩＩ−Ｖ族化合物半導体基板上におけるようなヘテロ
エピタキシャル成長の可能性が少ない。
装置の集積化技術は、シリコン半導体装置の集積化技術
と比べ、未だ遅れている。シリコン基板上に共鳴トンネ
リングダイオードを作製することができれば、多くの利
用分野がひらける。しかしながら、シリコン基板上には
ＩＩＩ−Ｖ族化合物半導体基板上におけるようなヘテロ
エピタキシャル成長の可能性が少ない。
【０００９】本発明の目的は、シリコンを用いた共鳴ト
ンネリングダイオードを提供することである。本発明の
他の目的は、シリコンを用いた共鳴トンネリングダイオ
ードを作製することのできる半導体装置の製造方法を提
供することである。
ンネリングダイオードを提供することである。本発明の
他の目的は、シリコンを用いた共鳴トンネリングダイオ
ードを作製することのできる半導体装置の製造方法を提
供することである。
【００１０】
【課題を解決するための手段】図１に本発明の原理説明
図を示す。図１（Ａ）は、シリコンを用いた共鳴トンネ
リングダイオードの断面構造を概略的に示す。下地部材
１の上に、導電性のある第１の電極２が配置され、第１
の電極の上に第１の絶縁層３が配置されている。
図を示す。図１（Ａ）は、シリコンを用いた共鳴トンネ
リングダイオードの断面構造を概略的に示す。下地部材
１の上に、導電性のある第１の電極２が配置され、第１
の電極の上に第１の絶縁層３が配置されている。
【００１１】第１の絶縁層３の上にはシリコン単結晶層
４が配置され、その上に第２の絶縁層５が配置されてい
る。第２の絶縁層５の上には導電性のある第２の電極６
が配置されている。シリコン単結晶層４は、その内部で
キャリアが２次元状態となる厚さを有する。また、第１
の絶縁層３およひ第２の絶縁層５はキャリアがトンネル
可能な厚さを有する。
４が配置され、その上に第２の絶縁層５が配置されてい
る。第２の絶縁層５の上には導電性のある第２の電極６
が配置されている。シリコン単結晶層４は、その内部で
キャリアが２次元状態となる厚さを有する。また、第１
の絶縁層３およひ第２の絶縁層５はキャリアがトンネル
可能な厚さを有する。
【００１２】好ましくは、シリコン単結晶層４の周囲は
酸化シリコン領域１１によって取り囲まれる。たとえば
第１の絶縁層３と第２の絶縁層５は酸化シリコン層で形
成され、第１の電極２と第２の電極６は導電性を有する
多結晶シリコン層で形成される。また、支持部材１は、
シリコン基板とその表面に形成した絶縁層によって形成
される。このような構造は、シリコンウエハの貼り合わ
せ技術を利用したＳＯＩ技術を用いて作製することがで
きる。
酸化シリコン領域１１によって取り囲まれる。たとえば
第１の絶縁層３と第２の絶縁層５は酸化シリコン層で形
成され、第１の電極２と第２の電極６は導電性を有する
多結晶シリコン層で形成される。また、支持部材１は、
シリコン基板とその表面に形成した絶縁層によって形成
される。このような構造は、シリコンウエハの貼り合わ
せ技術を利用したＳＯＩ技術を用いて作製することがで
きる。
【００１３】
【作用】シリコン単結晶層４は、その両側を第１の絶縁
層３と第２の絶縁層５によって挟まれているため、図１
（Ｂ）に示すようなバンド構造が形成される。すなわ
ち、シリコン単結晶層４が電位井戸層を形成し、第１の
絶縁層３と第２の絶縁層５が電位障壁層を形成する。こ
れらの構造の両側に配置される第１の電極２と第２の電
極６は、共に低いエネルギレベルを有する。
層３と第２の絶縁層５によって挟まれているため、図１
（Ｂ）に示すようなバンド構造が形成される。すなわ
ち、シリコン単結晶層４が電位井戸層を形成し、第１の
絶縁層３と第２の絶縁層５が電位障壁層を形成する。こ
れらの構造の両側に配置される第１の電極２と第２の電
極６は、共に低いエネルギレベルを有する。
【００１４】シリコン単結晶層４の厚さを薄くすると、
その中のキャリアのシリコン単結晶層４に垂直な方向の
運動エネルギは量子化し、レベルＥ１で示すような離散
的デスクリートレベルとなる。
その中のキャリアのシリコン単結晶層４に垂直な方向の
運動エネルギは量子化し、レベルＥ１で示すような離散
的デスクリートレベルとなる。
【００１５】第１の絶縁層３と第２の絶縁層５の厚さを
薄くすると、キャリアがこれらの絶縁層をトンネリング
で通過することが可能となる。シリコン単結晶層内のキ
ャリアのエネルギレベルＥ１に一致するエネルギのキャ
リアが、たとえば第１の電極２から注入されると、この
キャリアは第１の絶縁層３をトンネリングで通過し、シ
リコン単結晶層内で安定な状態となり、さらに第２の絶
縁層５をトンネリングで通過することができる。このよ
うにしてシリコンを用いた共鳴トンネリングダイオード
が形成される。
薄くすると、キャリアがこれらの絶縁層をトンネリング
で通過することが可能となる。シリコン単結晶層内のキ
ャリアのエネルギレベルＥ１に一致するエネルギのキャ
リアが、たとえば第１の電極２から注入されると、この
キャリアは第１の絶縁層３をトンネリングで通過し、シ
リコン単結晶層内で安定な状態となり、さらに第２の絶
縁層５をトンネリングで通過することができる。このよ
うにしてシリコンを用いた共鳴トンネリングダイオード
が形成される。
【００１６】
【実施例】図２、図３は、本発明の実施例による共鳴ト
ンネリングダイオードを有する半導体装置の製造方法を
示す。
ンネリングダイオードを有する半導体装置の製造方法を
示す。
【００１７】まず、図２（Ａ）に示すように、高い不純
物濃度を有する下地Ｓｉ基板２１上に低い不純物濃度
（真性を含む）を有するＳｉエピタキシャル層２２を形
成したＳｉ基板を準備する。Ｓｉエピタキシャル層２２
の表面上に酸化膜２３、窒化膜２４を形成し、活性領域
となる部分を除いてパターニングにより除去する。
物濃度を有する下地Ｓｉ基板２１上に低い不純物濃度
（真性を含む）を有するＳｉエピタキシャル層２２を形
成したＳｉ基板を準備する。Ｓｉエピタキシャル層２２
の表面上に酸化膜２３、窒化膜２４を形成し、活性領域
となる部分を除いてパターニングにより除去する。
【００１８】露出したＳｉエピタキシャル層２２を酸化
性雰囲気中で熱酸化することにより、局所酸化領域（Ｌ
ＯＣＯＳ酸化膜）２７を形成する。このＬＯＣＯＳ工程
の後、表面の酸化膜２３、窒化膜２４は除去する。
性雰囲気中で熱酸化することにより、局所酸化領域（Ｌ
ＯＣＯＳ酸化膜）２７を形成する。このＬＯＣＯＳ工程
の後、表面の酸化膜２３、窒化膜２４は除去する。
【００１９】続いて、図２（Ｂ）に示すように、表面に
ＣＶＤ酸化膜２８を堆積し、その上にホトレジスト層を
形成し、パターニングすることにより、レジストマスク
（図示せず）を形成する。
ＣＶＤ酸化膜２８を堆積し、その上にホトレジスト層を
形成し、パターニングすることにより、レジストマスク
（図示せず）を形成する。
【００２０】このレジストマスク２６をエッチングマス
クとし、下のＣＶＤ酸化膜２８、ＬＯＣＯＳ酸化膜２７
をエッチングして凹部２９を形成し、Ｓｉエピタキシャ
ル層２２の表面を露出する。露出したＳｉエピタキシャ
ル層２２表面に厚さ約５ｎｍの酸化膜２５を形成し、凹
部２９を埋め込んで多結晶シリコン層３１を堆積する。
クとし、下のＣＶＤ酸化膜２８、ＬＯＣＯＳ酸化膜２７
をエッチングして凹部２９を形成し、Ｓｉエピタキシャ
ル層２２の表面を露出する。露出したＳｉエピタキシャ
ル層２２表面に厚さ約５ｎｍの酸化膜２５を形成し、凹
部２９を埋め込んで多結晶シリコン層３１を堆積する。
【００２１】図２（Ｃ）に示すように、多結晶シリコン
層３１を研磨し、平坦な表面を形成した後、ＣＶＤ酸化
膜３２を堆積し、平坦に研磨して他のＳｉ基板３５と貼
り合わせを行なう。２つのＳｉ基板を貼り合わせること
により、図２（Ｃ）に示すような構造を得る。
層３１を研磨し、平坦な表面を形成した後、ＣＶＤ酸化
膜３２を堆積し、平坦に研磨して他のＳｉ基板３５と貼
り合わせを行なう。２つのＳｉ基板を貼り合わせること
により、図２（Ｃ）に示すような構造を得る。
【００２２】次に、Ｓｉ基板２１を下側からまず機械研
削により研削し、続いて不純物濃度に依存した選択エッ
チングを行なうことによって下地Ｓｉ基板２１の部分を
除去し、Ｓｉエピタキシャル層２２を残す。さらに研磨
材を用いた研磨等によりＳｉエピタキシャル層２２を研
磨する。
削により研削し、続いて不純物濃度に依存した選択エッ
チングを行なうことによって下地Ｓｉ基板２１の部分を
除去し、Ｓｉエピタキシャル層２２を残す。さらに研磨
材を用いた研磨等によりＳｉエピタキシャル層２２を研
磨する。
【００２３】図３（Ａ）に示すように、ＬＯＣＯＳ酸化
膜２７が露出した時点で研磨を停止する。このとき、Ｌ
ＯＣＯＳ酸化膜２７に取り囲まれた領域内には、薄い単
結晶Ｓｉ領域２２ａが残る。さらに、単結晶Ｓｉ領域２
２ａの厚さを調整するエッチングや研磨を行なってもよ
い。
膜２７が露出した時点で研磨を停止する。このとき、Ｌ
ＯＣＯＳ酸化膜２７に取り囲まれた領域内には、薄い単
結晶Ｓｉ領域２２ａが残る。さらに、単結晶Ｓｉ領域２
２ａの厚さを調整するエッチングや研磨を行なってもよ
い。
【００２４】その後、図５（Ｂ）に示すように、得られ
た構造を上下反転し、表面にＣＶＤ酸化膜３６を堆積す
る。このＣＶＤ酸化膜３６上にホトレジストマスクを形
成し、選択エッチングすることによって凹部３７を形成
し、単結晶Ｓｉ領域２２ａを露出する。この単結晶Ｓｉ
領域２２ａの表面に、たとえば厚さ約５ｎｍの薄い酸化
膜３８を形成する。
た構造を上下反転し、表面にＣＶＤ酸化膜３６を堆積す
る。このＣＶＤ酸化膜３６上にホトレジストマスクを形
成し、選択エッチングすることによって凹部３７を形成
し、単結晶Ｓｉ領域２２ａを露出する。この単結晶Ｓｉ
領域２２ａの表面に、たとえば厚さ約５ｎｍの薄い酸化
膜３８を形成する。
【００２５】なお、単結晶Ｓｉ領域２２ａは、酸化膜３
８形成前にたとえば厚さ約１０ｎｍ程度であり、酸化膜
３８形成によりたとえば厚さ約８ｎｍとなるようにす
る。次に図５（Ｃ）に示すように、酸化膜３８上に多結
晶シリコン層３９を堆積し、パターニングすることによ
り、共鳴トンネリングダイオード（ＲＴＤ）の基本的構
造が作製される。
８形成前にたとえば厚さ約１０ｎｍ程度であり、酸化膜
３８形成によりたとえば厚さ約８ｎｍとなるようにす
る。次に図５（Ｃ）に示すように、酸化膜３８上に多結
晶シリコン層３９を堆積し、パターニングすることによ
り、共鳴トンネリングダイオード（ＲＴＤ）の基本的構
造が作製される。
【００２６】続いて表面に絶縁層４１を形成し、ダイオ
ードの各電極に到達するコンタクト孔を開孔し、Ａｌ層
を堆積する。このＡｌ層をパターニングすることによっ
て、Ａｌ電極４２ａ、４２ｂを得る。このようにして、
図５（Ｃ）に示すようなＲＴＤ構造が得られる。
ードの各電極に到達するコンタクト孔を開孔し、Ａｌ層
を堆積する。このＡｌ層をパターニングすることによっ
て、Ａｌ電極４２ａ、４２ｂを得る。このようにして、
図５（Ｃ）に示すようなＲＴＤ構造が得られる。
【００２７】なお、同一のチップ上に複数の活性領域を
パターニングし、その一部に共鳴トンネリングダイオー
ド（ＲＴＤ）を形成し、他の一部にＭＯＳトランジスタ
等の素子を形成して半導体集積回路装置を構成すること
もできる。
パターニングし、その一部に共鳴トンネリングダイオー
ド（ＲＴＤ）を形成し、他の一部にＭＯＳトランジスタ
等の素子を形成して半導体集積回路装置を構成すること
もできる。
【００２８】この場合、図３（Ａ）に示す単結晶Ｓｉ領
域２２ａの厚さをＭＯＳトランジスタ形成に適した厚さ
とし、ＲＴＤを作製する領域は、図３（Ｂ）等の段階に
おいて、エッチングによりさらに厚さを低減するように
することが好ましい。
域２２ａの厚さをＭＯＳトランジスタ形成に適した厚さ
とし、ＲＴＤを作製する領域は、図３（Ｂ）等の段階に
おいて、エッチングによりさらに厚さを低減するように
することが好ましい。
【００２９】このようにして作製された共鳴トンネリン
グダイオードの動作について図４を参照して簡単に説明
する。図３（Ｃ）の構造において、多結晶シリコン層３
１と３９が共鳴トンネリングダイオードの２つの電極領
域を構成し、単結晶シリコン領域２２ａが共鳴トンネリ
ングダイオード中間のウェル領域Ｗを構成し、その両側
の酸化膜２５、３８がバリア領域Ｂ１、Ｂ２を構成す
る。図４は、これらの領域の伝導帯のエネルギ準位を示
す。
グダイオードの動作について図４を参照して簡単に説明
する。図３（Ｃ）の構造において、多結晶シリコン層３
１と３９が共鳴トンネリングダイオードの２つの電極領
域を構成し、単結晶シリコン領域２２ａが共鳴トンネリ
ングダイオード中間のウェル領域Ｗを構成し、その両側
の酸化膜２５、３８がバリア領域Ｂ１、Ｂ２を構成す
る。図４は、これらの領域の伝導帯のエネルギ準位を示
す。
【００３０】ウェル層Ｗ内の電子の状態は、ウェル層Ｗ
を薄くすることにより、２次元的となって量子化し、両
電極領域のエネルギ準位よりも高くなっている。共鳴ト
ンネリングダイオードのバイアス電圧を変化させると、
負極に対するウェル層Ｗ内の電子のエネルギ準位を上下
することができる。
を薄くすることにより、２次元的となって量子化し、両
電極領域のエネルギ準位よりも高くなっている。共鳴ト
ンネリングダイオードのバイアス電圧を変化させると、
負極に対するウェル層Ｗ内の電子のエネルギ準位を上下
することができる。
【００３１】図４（Ａ）に示すように、両電極間に電位
差を与えると、負極の電子のエネルギ準位が相対的に持
ち上がり、ウェル層Ｗ内のエネルギ準位Ｅ１に近づく。
図４（Ｂ）に示すように、電位差を増大させ、負極の電
子のエネルギ準位ＥF1がウェル層Ｗ内の電子のエネルギ
準位Ｅ１と等しくなると、負極からウェル層Ｗにバリア
層Ｂ１を通過したトンネリングが発生し、さらにウェル
層Ｗから正電極にバリア層Ｂ２を通過したトンネリング
が生じる。この状態においては、負極から正極に電子が
流れる。
差を与えると、負極の電子のエネルギ準位が相対的に持
ち上がり、ウェル層Ｗ内のエネルギ準位Ｅ１に近づく。
図４（Ｂ）に示すように、電位差を増大させ、負極の電
子のエネルギ準位ＥF1がウェル層Ｗ内の電子のエネルギ
準位Ｅ１と等しくなると、負極からウェル層Ｗにバリア
層Ｂ１を通過したトンネリングが発生し、さらにウェル
層Ｗから正電極にバリア層Ｂ２を通過したトンネリング
が生じる。この状態においては、負極から正極に電子が
流れる。
【００３２】図４（Ｃ）に示すように、さらにバイアス
電圧を増加すると、負極の電子のエネルギ準位ＥF1は、
ウェル層Ｗ内の電子のエネルギ準位Ｅ１よりも高くな
り、再び電流は流れなくなる。
電圧を増加すると、負極の電子のエネルギ準位ＥF1は、
ウェル層Ｗ内の電子のエネルギ準位Ｅ１よりも高くな
り、再び電流は流れなくなる。
【００３３】したがって、共鳴トンネリングダイオード
に次第に増大するバイアス電圧を印加すると、電流の低
い状態（図４（Ａ）の状態）から電流が流れる状態（図
４（Ｂ）の状態）に変化し、さらにバイアス電圧が増大
すると再び電流が流れにくい状態（図４（Ｃ）の状態）
となる。このようにして負性抵抗が発生する。
に次第に増大するバイアス電圧を印加すると、電流の低
い状態（図４（Ａ）の状態）から電流が流れる状態（図
４（Ｂ）の状態）に変化し、さらにバイアス電圧が増大
すると再び電流が流れにくい状態（図４（Ｃ）の状態）
となる。このようにして負性抵抗が発生する。
【００３４】図５は、本発明の他の実施例による共鳴ト
ンネリングダイオードを有する半導体装置の製造方法を
示す。まず、図５（Ａ）に示すように、高不純物濃度の
下地Ｓｉ基板２１の上に、低不純物濃度のＳｉエピタキ
シャル層２２を備えたエピタキシャル基板２０を準備
し、エピタキシャル層２２の上にレジストマスク５１を
形成する。
ンネリングダイオードを有する半導体装置の製造方法を
示す。まず、図５（Ａ）に示すように、高不純物濃度の
下地Ｓｉ基板２１の上に、低不純物濃度のＳｉエピタキ
シャル層２２を備えたエピタキシャル基板２０を準備
し、エピタキシャル層２２の上にレジストマスク５１を
形成する。
【００３５】このレジストマスク５１をエッチング用マ
スクとして利用し、異方性ドライエッチングを行なうこ
とにより、図５（Ｂ）に示すようにエピタキシャル層２
２の所定領域以外を所定厚さエッチングし、除去する。
このようにして、エピタキシャル層２２の所定領域に段
差構造２２ｂを形成する。
スクとして利用し、異方性ドライエッチングを行なうこ
とにより、図５（Ｂ）に示すようにエピタキシャル層２
２の所定領域以外を所定厚さエッチングし、除去する。
このようにして、エピタキシャル層２２の所定領域に段
差構造２２ｂを形成する。
【００３６】その後、図５（Ｃ）に示すように、ＣＶＤ
により表面にＳｉＯ2 層５２を堆積する。このＳｉＯ2
層５２は、少なくとも段差部の隆起よりも高い厚さを有
する。このため、段差部を有するエピタキシャル層２２
ｂは、ＳｉＯ2 層５２によって埋め込まれる。
により表面にＳｉＯ2 層５２を堆積する。このＳｉＯ2
層５２は、少なくとも段差部の隆起よりも高い厚さを有
する。このため、段差部を有するエピタキシャル層２２
ｂは、ＳｉＯ2 層５２によって埋め込まれる。
【００３７】次に図６（Ａ）で示すように、ＳｉＯ2 層
５２の上にホトレジストマスク５３を形成し、このホト
レジストマスク５３をエッチングマスクとしてその下の
ＳｉＯ2 層５２をエッチングする。エッチングはエピタ
キシャル層２２ｂの表面が露出するまで行なう。エピタ
キシャル層２２ｂの表面が露出した後、エッチングを停
止し、ホトレジストマスク５３を除去する。
５２の上にホトレジストマスク５３を形成し、このホト
レジストマスク５３をエッチングマスクとしてその下の
ＳｉＯ2 層５２をエッチングする。エッチングはエピタ
キシャル層２２ｂの表面が露出するまで行なう。エピタ
キシャル層２２ｂの表面が露出した後、エッチングを停
止し、ホトレジストマスク５３を除去する。
【００３８】次に図６（Ｂ）に示すように、エピタキシ
ャル層２２ｂの表面に酸化膜２５を形成する。次に、表
面上に多結晶シリコン層５５を堆積し、その表面を研磨
することによって平坦な表面を形成し、平坦化した表面
にＳｉＯ2 層５６を形成する。このＳｉＯ2 層５６を他
のＳｉ基板５７と貼り合わせることによって図６（Ｂ）
に示す構造を得る。
ャル層２２ｂの表面に酸化膜２５を形成する。次に、表
面上に多結晶シリコン層５５を堆積し、その表面を研磨
することによって平坦な表面を形成し、平坦化した表面
にＳｉＯ2 層５６を形成する。このＳｉＯ2 層５６を他
のＳｉ基板５７と貼り合わせることによって図６（Ｂ）
に示す構造を得る。
【００３９】なお、この構造は図２（Ｃ）に示す構造と
同様の構造であり、以後同様の工程を実行することによ
り、図３（Ｃ）に示すような共鳴トンネリングダイオー
ド構造を作製することができる。
同様の構造であり、以後同様の工程を実行することによ
り、図３（Ｃ）に示すような共鳴トンネリングダイオー
ド構造を作製することができる。
【００４０】以上説明したような共鳴トンネリングダイ
オードは、単結晶シリコン層を用いて構成されており、
優れた特性が得られる。さらに、種々のシリコンデバイ
スと集積化することが可能である。
オードは、単結晶シリコン層を用いて構成されており、
優れた特性が得られる。さらに、種々のシリコンデバイ
スと集積化することが可能である。
【００４１】図７は、共鳴トンネリングダイオードとＭ
ＯＳトランジスタを集積化した構造例を示す。図７
（Ａ）において、支持用シリコン基板６１の表面上には
ＳｉＯ2 層６２が形成されており、その表面上に電極と
して機能する多結晶シリコン層６３、６４が選択的に形
成されている。この多結晶シリコン層６３、６４の表面
には、酸化シリコン層６５、６６が配置され、その上に
単結晶シリコン領域６８、６９が配置されている。ま
た、これらの領域を取り囲んでＳｉＯ2 領域６７が形成
されている。
ＯＳトランジスタを集積化した構造例を示す。図７
（Ａ）において、支持用シリコン基板６１の表面上には
ＳｉＯ2 層６２が形成されており、その表面上に電極と
して機能する多結晶シリコン層６３、６４が選択的に形
成されている。この多結晶シリコン層６３、６４の表面
には、酸化シリコン層６５、６６が配置され、その上に
単結晶シリコン領域６８、６９が配置されている。ま
た、これらの領域を取り囲んでＳｉＯ2 領域６７が形成
されている。
【００４２】単結晶シリコン領域６８の上には、ＳｉＯ
2 層７１を介して多結晶シリコン層７３が形成され、共
鳴トンネリングダイオード構造を構成している。また、
単結晶シリコン領域６９の上には、ＳｉＯ2 層７２を介
してゲート電極となる多結晶シリコン領域７５が形成さ
れると共に、その両側に単結晶シリコン領域６９に直接
接触する多結晶シリコン領域７４、７６が形成され、ソ
ース電極、ドレイン電極を構成している。
2 層７１を介して多結晶シリコン層７３が形成され、共
鳴トンネリングダイオード構造を構成している。また、
単結晶シリコン領域６９の上には、ＳｉＯ2 層７２を介
してゲート電極となる多結晶シリコン領域７５が形成さ
れると共に、その両側に単結晶シリコン領域６９に直接
接触する多結晶シリコン領域７４、７６が形成され、ソ
ース電極、ドレイン電極を構成している。
【００４３】なお、単結晶シリコン領域６９下のＳｉＯ
2 層６６およびその下の多結晶シリコン層６４もゲート
電極を構成し、ダブルゲートＭＯＳトランジスタ構造を
構成している。なお、表面上にはＳｉＯ2 等の絶縁層７
７が形成されている。
2 層６６およびその下の多結晶シリコン層６４もゲート
電極を構成し、ダブルゲートＭＯＳトランジスタ構造を
構成している。なお、表面上にはＳｉＯ2 等の絶縁層７
７が形成されている。
【００４４】なお、１つの共鳴トンネリングダイオード
と１つのＭＯＳトランジスタを示したが、同一チップ上
に所望数の共鳴トンネリングダイオード、ＭＯＳトラン
ジスタ、抵抗等を形成することにより、種々のシリコン
集積回路装置を形成することができる。
と１つのＭＯＳトランジスタを示したが、同一チップ上
に所望数の共鳴トンネリングダイオード、ＭＯＳトラン
ジスタ、抵抗等を形成することにより、種々のシリコン
集積回路装置を形成することができる。
【００４５】図７（Ｂ）は、このようにして形成するこ
とのできるメモリ回路の例を示す。図中、Ｑ１、Ｑ２、
Ｑ３は、ＭＯＳトランジスタを示し、ＲＴＤは共鳴トン
ネリングダイオードを示し、ＲL は負荷抵抗を示し、Ａ
ＭＰはアンプを示し、Ｉはインバータを示す。このメモ
リ回路は、３つの異なる状態をとることができる。
とのできるメモリ回路の例を示す。図中、Ｑ１、Ｑ２、
Ｑ３は、ＭＯＳトランジスタを示し、ＲＴＤは共鳴トン
ネリングダイオードを示し、ＲL は負荷抵抗を示し、Ａ
ＭＰはアンプを示し、Ｉはインバータを示す。このメモ
リ回路は、３つの異なる状態をとることができる。
【００４６】図８は、図７に示したようなシリコン集積
回路の製造方法の主要部を示す。図８（Ａ）に示すよう
に、高不純物濃度の下地Ｓｉ基板８１の上に低不純物濃
度のエピタキシャル層７０を備えたシリコン基板の表面
に、半導体素子を形成するための隆起部６８、６９を形
成し、その上にＳｉＯ2 層６５、６６を介して多結晶シ
リコン領域６３、６４を形成する。
回路の製造方法の主要部を示す。図８（Ａ）に示すよう
に、高不純物濃度の下地Ｓｉ基板８１の上に低不純物濃
度のエピタキシャル層７０を備えたシリコン基板の表面
に、半導体素子を形成するための隆起部６８、６９を形
成し、その上にＳｉＯ2 層６５、６６を介して多結晶シ
リコン領域６３、６４を形成する。
【００４７】ＲＴＤ用のＳｉＯ2 層６５は、たとえば厚
さ５ｎｍであり、ＭＯＳ用のＳｉＯ 2 層は、たとえば厚
さ１５ｎｍである。なお、これらの領域の周囲はＳｉＯ
2 領域６７によって取り囲まれている。この構造の表面
が平坦化され、その上にＳｉＯ2 層８２が形成されてい
る。
さ５ｎｍであり、ＭＯＳ用のＳｉＯ 2 層は、たとえば厚
さ１５ｎｍである。なお、これらの領域の周囲はＳｉＯ
2 領域６７によって取り囲まれている。この構造の表面
が平坦化され、その上にＳｉＯ2 層８２が形成されてい
る。
【００４８】また、他のＳｉ基板６１の表面にＳｉＯ2
層８３が形成され、ＳｉＯ2 層８２と８３を対向させ、
両基板を貼り合わせてある。このような構造を作製した
後、図８（Ｂ）に示すように下側の基板から研磨を行
い、エピタキシャル層７０の隆起部６８、６９のみを残
す。
層８３が形成され、ＳｉＯ2 層８２と８３を対向させ、
両基板を貼り合わせてある。このような構造を作製した
後、図８（Ｂ）に示すように下側の基板から研磨を行
い、エピタキシャル層７０の隆起部６８、６９のみを残
す。
【００４９】このように各素子領域部分を分離して形成
した後、必要に応じて選択的エッチングを行い、単結晶
シリコン領域６８、６９の厚さを調整する。たとえば、
ＲＴＤ用の単結晶シリコン領域６８は厚さ約１０ｎｍと
し、ＭＯＳ用の単結晶シリコン領域６９は厚さ約４０ｎ
ｍとする。
した後、必要に応じて選択的エッチングを行い、単結晶
シリコン領域６８、６９の厚さを調整する。たとえば、
ＲＴＤ用の単結晶シリコン領域６８は厚さ約１０ｎｍと
し、ＭＯＳ用の単結晶シリコン領域６９は厚さ約４０ｎ
ｍとする。
【００５０】その後、上述の実施例で説明したような共
鳴トンネリングダイオードの製造工程および、通常行な
われるＭＯＳトランジスタの製造工程を行なうことによ
り、図７に示すような半導体集積回路装置を形成するこ
とができる。
鳴トンネリングダイオードの製造工程および、通常行な
われるＭＯＳトランジスタの製造工程を行なうことによ
り、図７に示すような半導体集積回路装置を形成するこ
とができる。
【００５１】なお、図示の構成においては、ＭＯＳトラ
ンジスタはダブルゲートを有する構造を例示したが、ダ
ブルゲートでなくシングルゲートのＭＯＳトランジスタ
を形成することも勿論可能である。
ンジスタはダブルゲートを有する構造を例示したが、ダ
ブルゲートでなくシングルゲートのＭＯＳトランジスタ
を形成することも勿論可能である。
【００５２】以上説明したような構成によれば、各半導
体素子は単結晶シリコン領域に形成されるため、格子欠
陥等が少なく、エネルギ準位のばらつきが少なく、散乱
の少ない半導体デバイスを形成することができる。
体素子は単結晶シリコン領域に形成されるため、格子欠
陥等が少なく、エネルギ準位のばらつきが少なく、散乱
の少ない半導体デバイスを形成することができる。
【００５３】以上実施例に沿って本発明を説明したが、
本発明はこれらに制限されるものではない。たとえば、
種々の変更、改良、組み合わせ等が可能なことは当業者
に自明であろう。
本発明はこれらに制限されるものではない。たとえば、
種々の変更、改良、組み合わせ等が可能なことは当業者
に自明であろう。
【００５４】
【発明の効果】以上説明したように、本発明によれば、
単結晶シリコン領域を用いて共鳴トンネリングダイオー
ドを形成することができる。
単結晶シリコン領域を用いて共鳴トンネリングダイオー
ドを形成することができる。
【００５５】共鳴トンネリングダイオードと他のシリコ
ン素子を集積化することができ、共鳴トンネリングダイ
オードを有する半導体集積回路装置を実現することがで
きる。
ン素子を集積化することができ、共鳴トンネリングダイ
オードを有する半導体集積回路装置を実現することがで
きる。
【００５６】半導体素子がシリコン単結晶領域に形成さ
れるため、高性能の半導体素子を作製することができ
る。
れるため、高性能の半導体素子を作製することができ
る。
【図１】本発明の原理説明図である。図１（Ａ）は構造
を示す断面図、図１（Ｂ）はその主要部のバンド構造を
示すダイヤグラムである。
を示す断面図、図１（Ｂ）はその主要部のバンド構造を
示すダイヤグラムである。
【図２】本発明の実施例によるＲＴＤを作製するための
製造方法を説明するための断面図である。
製造方法を説明するための断面図である。
【図３】本発明の実施例によるＲＴＤを作製するための
製造方法を説明するための断面図である。
製造方法を説明するための断面図である。
【図４】ＲＴＤの動作を説明するための概略バンドダイ
ヤグラムである。
ヤグラムである。
【図５】本発明の他の実施例によるＲＴＤを有する半導
体装置を作製するための製造方法を説明するための断面
図である。
体装置を作製するための製造方法を説明するための断面
図である。
【図６】本発明の他の実施例によるＲＴＤを有する半導
体装置を作製するための製造方法を説明するための断面
図である。
体装置を作製するための製造方法を説明するための断面
図である。
【図７】ＲＴＤとＭＯＳトランジスタを集積化したシリ
コン半導体集積回路装置を示す。図７（Ａ）は一部概略
断面図であり、図７（Ｂ）は等価回路図である。
コン半導体集積回路装置を示す。図７（Ａ）は一部概略
断面図であり、図７（Ｂ）は等価回路図である。
【図８】図７に示すシリコン半導体集積回路装置を作製
するための製造方法の主要工程を示す断面図である。
するための製造方法の主要工程を示す断面図である。
１ 支持基板 ２ 第１の電極 ３ 第１の絶縁層 ４ シリコン単結晶層 ５ 第２の絶縁層 ６ 第２の電極 １１ 酸化シリコン領域 ２１ 高不純物濃度下地Ｓｉ基板 ２２ 低不純物濃度Ｓｉエピタキシャル層 ２７ ＬＯＣＯＳ酸化膜 ２５、３８ 酸化膜 ２２ａ 単結晶シリコン層 ３１、３９ 多結晶シリコン層
Claims (5)
- 【請求項１】 支持部材（１）と、 支持部材上に配置された第１の電極（２）と、 第１の電極上に配置され、キャリアがトンネル可能な厚
さを有する第１の絶縁層（３）と、 第１の絶縁層上に配置され、キャリアが２次元状態とな
る厚さを有するシリコン単結晶層（４）と、 シリコン単結晶層上に配置され、キャリアがトンネル可
能な厚さを有する第２の絶縁層（５）と、 第２の絶縁層上に配置された第２の電極（６）とを有す
るシリコン半導体装置。 - 【請求項２】 前記支持部材がシリコンウエハとその上
に配置された酸化シリコン層を含み、前記第１および第
２の絶縁層が酸化シリコン層であり、さらに前記第１お
よび第２の絶縁層の間で前記シリコン単結晶層を取り囲
む酸化シリコン領域（１１）を有する請求項１記載のシ
リコン半導体装置。 - 【請求項３】 不純物濃度の高い下地シリコン基板上に
不純物濃度の低いエピタキシャルシリコン層を形成した
エピタキシャルシリコン基板の表面部に所定厚さの単結
晶シリコン領域（４）が酸化シリコン領域（１１）で囲
まれた構造を形成する段差形成工程と、 前記単結晶シリコン領域の表面にキャリアがトンネル可
能な厚さを有する第１のシリコン酸化膜（３）を形成す
る第１酸化膜形成工程と、 前記第１のシリコン酸化膜上に多結晶シリコン層（２）
を形成する工程と、 前記第１の多結晶シリコン層の上に支持用シリコン基板
（１）を貼り合わせる工程と、 不純物濃度差を利用した選択エッチングを用いてエピタ
キシャルシリコン基板の下地シリコン基板を除去する工
程と、 露出したエピタキシャルシリコン層を前記酸化シリコン
領域をストッパとして研磨する工程と、 残った前記単結晶シリコン領域の表面にキャリアがトン
ネル可能な厚さを有する第２のシリコン酸化膜（５）を
形成する第２酸化膜形成工程と、 第２のシリコン酸化膜上に導電層（６）を形成する工程
とを含むシリコン半導体装置の製造方法。 - 【請求項４】 前記段差形成工程が前記エピタキシャル
シリコン層上に酸化用マスクを形成し、局所酸化を行な
うことを含む請求項３記載のシリコン半導体装置の製造
方法。 - 【請求項５】 前記段差形成工程が、前記エピタキシャ
ルシリコン層上にエッチング用マスクを形成し、エピタ
キシャルシリコン層を所定厚さ選択エッチすることを含
む請求項３記載のシリコン半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3589992A JPH05235378A (ja) | 1992-02-24 | 1992-02-24 | Ｓｉ半導体装置とその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3589992A JPH05235378A (ja) | 1992-02-24 | 1992-02-24 | Ｓｉ半導体装置とその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05235378A true JPH05235378A (ja) | 1993-09-10 |
Family
ID=12454876
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3589992A Withdrawn JPH05235378A (ja) | 1992-02-24 | 1992-02-24 | Ｓｉ半導体装置とその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05235378A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5739544A (en) * | 1993-05-26 | 1998-04-14 | Matsushita Electric Industrial Co., Ltd. | Quantization functional device utilizing a resonance tunneling effect and method for producing the same |
| US5945687A (en) * | 1995-11-30 | 1999-08-31 | Matsushita Electric Industrial Co., Ltd. | Quantization functional device, quantization functional apparatus utilizing the same, and method for producing the same |
| US6091077A (en) * | 1996-10-22 | 2000-07-18 | Matsushita Electric Industrial Co., Ltd. | MIS SOI semiconductor device with RTD and/or HET |
| JP2009295710A (ja) * | 2008-06-04 | 2009-12-17 | Toyota Central R&D Labs Inc | 共鳴トンネルダイオード及びその製法 |
-
1992
- 1992-02-24 JP JP3589992A patent/JPH05235378A/ja not_active Withdrawn
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5739544A (en) * | 1993-05-26 | 1998-04-14 | Matsushita Electric Industrial Co., Ltd. | Quantization functional device utilizing a resonance tunneling effect and method for producing the same |
| US5945687A (en) * | 1995-11-30 | 1999-08-31 | Matsushita Electric Industrial Co., Ltd. | Quantization functional device, quantization functional apparatus utilizing the same, and method for producing the same |
| US6103583A (en) * | 1995-11-30 | 2000-08-15 | Matsushita Electric Industrial Co., Ltd. | Method for producing quantization functional device |
| US6091077A (en) * | 1996-10-22 | 2000-07-18 | Matsushita Electric Industrial Co., Ltd. | MIS SOI semiconductor device with RTD and/or HET |
| US6171905B1 (en) | 1996-10-22 | 2001-01-09 | Matsushita Electric Industrial Co., Ltd. | Semiconductor device and method of manufacturing the same |
| JP2009295710A (ja) * | 2008-06-04 | 2009-12-17 | Toyota Central R&D Labs Inc | 共鳴トンネルダイオード及びその製法 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19990518 |