JPH0472633A - 半導体装置の製造方法 - Google Patents

半導体装置の製造方法

Info

Publication number
JPH0472633A
JPH0472633A JP2186203A JP18620390A JPH0472633A JP H0472633 A JPH0472633 A JP H0472633A JP 2186203 A JP2186203 A JP 2186203A JP 18620390 A JP18620390 A JP 18620390A JP H0472633 A JPH0472633 A JP H0472633A
Authority
JP
Japan
Prior art keywords
electrode
insulating film
semiconductor layer
substrate
forming
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2186203A
Other languages
English (en)
Other versions
JP2913785B2 (ja
Inventor
Shunji Nakamura
俊二 中村
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Fujitsu Ltd
Original Assignee
Fujitsu Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Fujitsu Ltd filed Critical Fujitsu Ltd
Priority to JP2186203A priority Critical patent/JP2913785B2/ja
Priority to US07/729,239 priority patent/US5202273A/en
Publication of JPH0472633A publication Critical patent/JPH0472633A/ja
Priority to US07/971,235 priority patent/US5367189A/en
Application granted granted Critical
Publication of JP2913785B2 publication Critical patent/JP2913785B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66053—Multistep manufacturing processes of devices having a semiconductor body comprising crystalline silicon carbide
    • H01L29/66068—Multistep manufacturing processes of devices having a semiconductor body comprising crystalline silicon carbide the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/20—Deposition of semiconductor materials on a substrate, e.g. epitaxial growth solid phase epitaxy
    • H01L21/2003—Deposition of semiconductor materials on a substrate, e.g. epitaxial growth solid phase epitaxy characterised by the substrate
    • H01L21/2007—Bonding of semiconductor wafers to insulating substrates or to semiconducting substrates using an intermediate insulating layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/70—Bipolar devices
    • H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
    • H01L29/73—Bipolar junction transistors
    • H01L29/7317—Bipolar thin film transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/7722—Field effect transistors using static field induced regions, e.g. SIT, PBT
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78642—Vertical transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/80—Field effect transistors with field effect produced by a PN or other rectifying junction gate, i.e. potential-jump barrier
    • H01L29/808—Field effect transistors with field effect produced by a PN or other rectifying junction gate, i.e. potential-jump barrier with a PN junction gate, e.g. PN homojunction gate
    • H01L29/8083—Vertical transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S148/00—Metal treatment
    • Y10S148/15—Silicon on sapphire SOS
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S438/00—Semiconductor device manufacturing: process
    • Y10S438/931—Silicon carbide semiconductor

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Superconductor Devices And Manufacturing Methods Thereof (AREA)
  • Junction Field-Effect Transistors (AREA)
  • Thin Film Transistor (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概要〕 高速縦型構造のＭＯＳ型トランジスタ、　５ＩＴ（靜電
誘導トランジスタ）、３端子超電導トランジスタの製造
方法に関し。
縦型構造の半導体装置の高速化をはかった製造方法を提
供することを目的とし。
■）仮基板（１）上に、同一エツチング条件でエッチン
グレートが該仮基板（１）より小さい一導電型の半導体
層（２）と第１の絶縁膜（３）を形成し、該第１の絶縁
膜（３）にコンタクト孔を開口し、該半導体層（２）を
露出する第１工程と、該コンタクト孔を覆って該第１の
絶縁膜（３）上に該半導体層（２）に接続する第１の電
極（４）を形成する第２工程と、該仮基板（１）上に絶
縁膜（５）を介して補強材（６）を接着するか、あるい
は絶縁性の補強材（６）を直かに接着し、該補強材（６
）を支持基板として該仮基板（１）をエツチング除去す
る第３工程と、支持基板上に該半導体層（２）と第２の
絶縁膜（７）とが順に積層された凸型パターンを形成し
、該半導体層（２）の側面にゲート絶縁膜（８）を形成
する第４工程と、該半導体層（２）の側面にゲート電極
αＱを形成し、該第２の絶縁膜（７）を開口して該半導
体層（２）上に第２の電極０υを形成し、該第１の絶縁
膜（３）を開口して該第１の電極（４）上に引き出し電
極αのを形成する第５工程とを有するように構成する。
２）前記第４工程を、支持基板上に該半導体層（２）と
第２の絶縁膜（７）とか順に積層された凸型パターンを
形成し、該半導体層（２）の周縁に反対導電型領域（９
）を形成するように構成する。
３）前記第１の電極および第２の電極か超電導体からな
るように構成する。
〔産業上の利用分野〕
本発明は半導体装置の製造方法に係り、特に高速縦型構
造のＭＯ５型トランジスタ、ＳＩＴ、３端子超電導トラ
ンジスタの製造方法に関する。
近年の高速情報処理の要求に伴い、高速演算処理を行え
る集積回路およびそれを構成するトランジスタの開発か
要望されている。
本発明はこの要望に対応する半導体装置の製造方法とし
て利用できる。
〔従来の技術〕
第２図は従来の高速トランジスタの一例を示す断面図で
ある。
この構造は本発明者がさきに本出願人より特許出願１′
シたＳＩＴで、縦型構造（動作キャリアの流れか基板に
対して垂直な方向）のＪ　ＦＥＴ（接合型電界効果トラ
ンジスタ）である。
り 特願昭６２−３０９４３８号明細書　出願日　昭６２．
１２．０９〔特公平１−１５５１２６３　　公告日　平
成１．０６．１４）特願昭６２−３０９４３９号明細書
　出願日　昭６２．１２．０９〔特公平１−１５５１２
６４　　公告日　平成１．０６．１４）図において、２
１は半導体基板でｐ型シリコン（ｐ−Ｓｉ）基板、２２
は高濃度ｎ型（ｎ”型）ドレイン領域、２３はフィール
ド絶縁膜で二酸化シリコン（ＳｉＯ□）膜、２４は半導
体層で例えばｎ型シリコン（ｎ−Ｓｉ）層で、ゲート電
極と接する周縁の部分はｐ型に変換されているもの、２
５は眉間絶縁膜で５ｉＯｚ膜、２６はゲート電極、２７
はソース電極、２８はドレイン電極である。
このトランジスタはゲート長を半導体層２４の厚さて規
定できるので、リソグラフィ技術によらず半導体層の膜
厚制御による極微細加工か行え、その結果、ゲートに寄
生する静電容量を極小化できるので高速化か可能になる
。
〔発明が解決しようとする課題〕
上記の従来例のトランジスタをさらに高速化しようとす
ると次のような問題点か生ずる。
（１）　　ドレイン領域２２と半導体基板２１間に図示
のように接合容量か存在するために、高速化の障害とな
っていた。
従って、基板を絶縁体とする５ＯＳ（Ｓｉｌｉｃｏｎ　
ｏｎＩｎｓｕｌａｔｏｒ）構造か望まれる。
（２）　　フィールド５１０２Ｍを形成する際、　５ｉ
ｎ２膜がＳｉより変換され体積膨張して形成されるため
第３図に示されるようにゲート開口部の形成を妨げ、そ
の結果トランジスタの正常動作を阻害する場合かあった
。
第３図はフィールド絶縁膜形成後の問題点を説明する断
面図である。
図において、２５は耐酸化性絶縁膜で窒化シリコン（Ｓ
ｌｚＮ４）で、これをマスクにして基板を酸化してフィ
ールドＳｉＯ□膜２３を形成する際に、フィールド５ｉ
０２膜２３は半導体層２４との境界で５ｉ０２の凸部２
３Ａが形成され、上記の障害を生ずる。
（３）高速化のためにドレイン領域２２は低抵抗化か望
ましく１例えば金属等で形成されることか望ましいか、
従来例ではこれかできない。
さらに、第２図の構造は３端子型超電導トランジスタに
適用して、−層の高速化をはかろうとすると、ソース電
極だけでなく、ドレイン電極となる半導体基板自体も超
電導体でなければならないのて、従来方法ではこれがで
きない。
本発明は上記の問題点を解決し、縦型構造の半導体装置
の高速化をはかった製造方法を提供することを目的とす
る。
〔課題を解決するための手段〕
上記課題の解決は。
１）仮基板（１）上に、同一エツチング条件でエツチン
グレートが該仮基板（１）より小さい一導電型の半導体
層（２）と第１の絶縁膜（３）を形成し、該第１の絶縁
膜（３）にコンタクト孔を開口し、該半導体層（２）を
露出する第１工程と、該コンタクト孔を覆って該第１の
絶縁膜（３）上に該半導体層（２）に接続する第１の電
極（４）を形成する第２工程と、該仮基板（１）上に絶
縁膜（５）を介して補強材（６）を接着するか、あるい
は絶縁性の補強材（６）を直かに接着し、該補強材（６
）を支持基板として該仮基板（１）をエツチング除去す
る第３工程と、支持基板上に該半導体層（２）と第２の
絶縁膜（７）とが順に積層された凸型パターンを形成し
、該半導体層（２）の側面にゲート絶縁膜（８）を形成
する第４工程と、該半導体層（２）の側面にゲート電極
α０）を形成し、該第２の絶縁膜（７）を開口して該半
導体層（２）上に第２の電極ａυを形成し、該第１の絶
縁膜（３）を開口して該第１の電極（４）上に引き出し
電極α２を形成する第５工程とを有する半導体装置の製
造方法、あるいは ２）前記第４工程が、支持基板上に該半導体層（２）と
第２の絶縁膜（７）とか順に積層された凸型パターンを
形成し、該半導体層（２）の周縁に反対導電型領域（９
）を形成する前記ｌ）記載の半導体装置の製造方法、あ
るいは ３）前記第１の電極および第２の電極が超電導体からな
ることを特徴とする前記ｌ）または２）記載の半導体装
置の製造方法により達成される。
〔作用〕
本発明はつぎの工程で構成される。
これらの工程を実施例の第１図（ａ）〜（ｄ）を用いて
説明する。
（１）第１図（ａ）参照 仮基板ｌ上に半導体層２を成長する。
ここで、半導体層２はあるエツチング条件でエッチング
レートが仮基板より小さいものを選択する。
（２）第１図（ｂ）参照 つぎに、半導体層２上に電極４を形成し、この上に絶縁
膜５を介してを補強材６を形成しくまたは絶縁性の補強
材６を形成し）、仮基板ｌをエツチング除去して半導体
層２を露出させる。
（３）第１図（Ｃ）参照 以後、補強材６を支持基板として上下反転して処理を行
う。
このようにすることで、電極４が埋め込まれているにも
かかわらず支持基板表面は完全に平坦となり、以後のプ
ロセスの精度向上に寄与することができる。
（４）第１図（ｄ）参照 支持基板上に順に半導体層２．絶縁膜７からなる凸型パ
ターンを形成し半導体層の側面にゲート電極用の開口部
を形成する。
以上の工程によりＳｏｌ構造か形成されるので前記問題
点（１）は解決される。
つぎに部分酸化（ＬＯＧＯ３）法によるフィールド絶縁
膜を使用しないので問題点（２）は発生しない。
さらに支持基板に埋め込まれる電極はプロセス上の温度
に耐えられれば何でもよく、超電導体であっでも、メタ
ルであってもよい。従って問題点（３）は解決される。
〔実施例〕
第１図（ａ）〜（ｇｌは本発明の一実施例を説明する断
面図である。
第１図（ａ）において、仮基板としてＳｉ基板ｌを用い
、この上に半導体層として厚さ１００〜１００ＯＡのｎ
型炭化珪素（ｎ−３ｉＣ）層２をエピタキシャル成長す
る。
エピタキシャル成長の条件は、Ｓｉのソースガスとして
５ｉＣ１，、ＣのソースガスとしてＣ３Ｈ，、ドーパン
トガスとしてＢ２Ｈ，、キャリアガスとしてＨ２を用い
、これを２００　Ｐａに減圧した雰囲気中で基板温度を
１０００℃にして行った。
つぎに、第１の絶縁膜として気相成長（ＣＶＤ）による
厚さ２０００〜３０００人のＳｉＯ□膜３を成長し９通
常のりソゲラフイエ程により、コンタクト領域を開口す
る。
第１図（ｂ）において、厚さ約３０００人のドープされ
たポリシリコン膜４を成長する。
ポリシリコンの代わりに、高融点金属、高温超電導酸化
物等電極となる材料を用いてもよい。
つぎに、ポリシリコン膜４をパターニングして第１の電
極を形成する。
つぎに、仮基板上全面に厚さ約３００ＯＡのＣＶＤ　Ｓ
ｉｎ、膜５を成長スル。
この膜は、後に形成される補強材が絶縁物で形成される
場合は必ずしも必要でない。
第１図（Ｃ）において、補強材６として、融点が６００
〜１０００℃程度のガラス板を溶融させて基板表面に接
着する。
補強材の形成方法は、仮基板表面を平坦化絶縁膜等を用
いて一旦平坦化して、補強材として別のＳｉ基板を接着
してもよい。また、樹脂等の有機材または無機材等で固
める方法であってもよい。
ただし、後工程の熱処理に耐え得る材料を選ぶか、もし
くは後工程の熱処理温度を低温化して補強材が耐えられ
るような温度にまで下げる必要がある。
つぎに、Ｓｉ基板ｌを弗硝酸を用いてエツチング除去す
る。
この際、　ＳｉＣ層２はほとんどエツチングされない。
また、補強材６がエツチングされないようにする。補強
材にガラスを用いた場合はレジスト等の有機材で保護し
てエツチングを行い、後に有機材を除去する。
この後は、補強材６を支持基板として上下逆転して処理
を行う。
第１図（ｄ）において、第２の絶縁膜として、支持基板
表面に４００℃の低温プラズマＣＶＤ法により。
厚さ約２０００人のＣＶＤ　Ｓｉｎｇ膜７を成長し、前
記コンタクト領域上に形成したレジストマスク（図示せ
ず）と異方性エツチングを用いて、　ＣＶＤ　Ｓｉｎ、
膜７とＳｉＣ層２をエツチングして凸型パターンを形成
する。
この際のエツチングは９反応ガスとしてＣＦ、、あるい
はＣ１ｘ＋ＢＣ１ｓを用いる。
第１図（ｅｌにおいて、　ＳｉＣ層２の側壁に厚さ２０
０人のＣＶＤ　５１０２膜８を形成し、　ＭＯ３型トラ
ンジスタのゲート絶縁膜とする。
このゲート絶縁膜の形成は熱酸化やその他の方法を用い
てもよい。
第１図げ）において、　ＣＶＤ　ＳｉＯ□膜７およびポ
リシリコン膜４上のＣＶＤ　ＳｉＯ□膜３に開口部を形
成し。
スパッタ法等により基板上にアルミニウム（ＡＩ）膜を
被着し、パターニングしてゲート電極１０．ソース電極
（第２の電極）１１．　　トレイン電極（第１の電極の
引き出し電極）１２を形成する。
以上で、　ＭＯ３型トランジスタが作製できる。
第１図（ｇ）において、第１図（ｅ）の工程の代わりに
。
ゲート絶縁膜８を形成しないで、　ＳｉＣ層２の側壁よ
りｐ型不純物を導入してＳｉＣ層２の周縁をｐ要領域９
に変換してｐｎ接合を形成する。
ｐｎ接合の形成は、　ＳｉＣ層２の側壁は露出した状態
でＡＩ電極１０．１１．１２を形成した後、４００〜５
００°Ｃで例えば６０分間熱処理すると、　ＡＩはＳｉ
Ｃ中に拡散してｐ要領域９を形成することができる。
ＳｉＣはＡ１の拡散により良質のｐｎ接合が形成できる
。
以上でＳＩＴを作製することができる。
超電導トランジスタの形成に対しても、ソース電極ＩＯ
およびポリシリコン膜４がドレイン電極として超電導体
に置き替わるだけで１本発明を提要することができる。
実施例では、仮基板／半導体層の組み合わせにＳｉ／Ｓ
ｉＣを用いたが、この他に例えばＳｉ／Ｃ（ダイヤモン
ド）、　Ｓｉ／ＧａＡｓ、　Ｓｉ／ＳｉＣ，Ｓｉ／ＢＮ
、　Ｓｉ／ＩｎＳｂ等であっても本発明は適用可能であ
る。
なお、実施例ではセルファライン型でない素子について
説明したが、前記特願昭６２−３０９４３８号明細書に
示されるセルファライン型素子についても本発明は適用
可能である。
〔発明の効果〕
以上説明したように本発明によれば、縦型構造の半導体
装置の高速化をはかった製造方法が得られた。
この結果。
（１）高速化に適したＳＯＩ構造が得られ。
（２）従来の高速縦型構造の欠点であった半導体層側面
のゲート開口部の異常をフィールド絶縁膜をなくするこ
とにより防止し。
（３）さらに超電導体でソース、ドレイン電極を作製で
きるようになり半導体装置の高速化に寄与することがで
きる。
【図面の簡単な説明】
第１図（ａ）〜（ｇ）は本発明の一実施例を説明する断
面図。 第２図は従来の高速トランジスタの一例を示す断面図。 第３図はフィールド絶縁膜形成後の問題点を説明する断
面図である。 図において。 ■は仮基板でＳｉ基板。 ２は半導体層でｎ−３ｉＣ層。 ３ｔｔ第１（７）絶縁膜テＣＶＤ　５ｉｆｔ膜。 ４は第１の電極でポリシリコン膜。 ５はＣＶＤ　ＳｉＯ□膜。 ６は補強材で支持基板。 ７は第２の絶縁膜でＣＶＤ　ＳｉＯ□膜。 ８はゲート絶縁膜。 ９はｐ型頭域。 ＩＯはゲート電極。 １１はソース電極（第２の電極）。 １２はドレイン電極 （第１の電極の引き出し電極） （−ご２ 実施分ｊの断面図 第　１図（でのｊ） 実施サリの町面図 第 ！ 図岬の２） 実ｊｉ也４列め１面　図 第 図けの３）

Claims (1)

  1. 【特許請求の範囲】 １）仮基板（１）上に、同一エッチング条件でエッチン
    グレートが該仮基板（１）より小さい一導電型の半導体
    層（２）と第１の絶縁膜（３）を形成し、該第１の絶縁
    膜（３）にコンタクト孔を開口し、該半導体層（２）を
    露出する第１工程と、 該コンタクト孔を覆って該第１の絶縁膜（３）上に該半
    導体層（２）に接続する第１の電極（４）を形成する第
    ２工程と、 該仮基板（１）上に絶縁膜（５）を介して補強材（６）
    を接着するか、あるいは絶縁性の補強材（６）を直かに
    接着し、該補強材（６）を支持基板として該仮基板（１
    ）をエッチング除去する第３工程と、 支持基板上に該半導体層（２）と第２の絶縁膜（７）と
    が順に積層された凸型パターンを形成し、該半導体層（
    ２）の側面にゲート絶縁膜（８）を形成する第４工程と
    、 該半導体層（２）の側面にゲート電極（１０）を形成し
    、該第２の絶縁膜（７）を開口して該半導体層（２）上
    に第２の電極（１１）を形成し、該第１の絶縁膜（３）
    を開口して該第１の電極（４）上に引き出し電極（１２
    ）を形成する第５工程 とを有することを特徴とする半導体装置の製造方法。 ２）前記第４工程が、支持基板上に該半導体層（２）と
    第２の絶縁膜（７）とが順に積層された凸型パターンを
    形成し、該半導体層（２）の周縁に反対導電型領域（９
    ）を形成することを特徴とする請求項１記載の半導体装
    置の製造方法。 ３）前記第１の電極および第２の電極が超電導体からな
    ることを特徴とする請求項１または２記載の半導体装置
    の製造方法。
JP2186203A 1990-07-12 1990-07-12 半導体装置の製造方法 Expired - Fee Related JP2913785B2 (ja)

Priority Applications (3)

Application Number Priority Date Filing Date Title
JP2186203A JP2913785B2 (ja) 1990-07-12 1990-07-12 半導体装置の製造方法
US07/729,239 US5202273A (en) 1990-07-12 1991-07-12 Method of manufacturing a vertical semiconductor device
US07/971,235 US5367189A (en) 1990-07-12 1992-11-04 Vertical semiconductor device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2186203A JP2913785B2 (ja) 1990-07-12 1990-07-12 半導体装置の製造方法

Publications (2)

Publication Number Publication Date
JPH0472633A true JPH0472633A (ja) 1992-03-06
JP2913785B2 JP2913785B2 (ja) 1999-06-28

Family

ID=16184181

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2186203A Expired - Fee Related JP2913785B2 (ja) 1990-07-12 1990-07-12 半導体装置の製造方法

Country Status (2)

Country Link
US (2) US5202273A (ja)
JP (1) JP2913785B2 (ja)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007180492A (ja) * 2005-12-01 2007-07-12 National Institute Of Information & Communication Technology 薄層デバイスの作成方法
JP2009224769A (ja) * 2008-02-18 2009-10-01 Semiconductor Energy Lab Co Ltd 半導体装置の作製方法
JP2011040593A (ja) * 2009-08-12 2011-02-24 Seiko Epson Corp 半導体装置ならびに半導体装置の製造方法

Families Citing this family (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3282172B2 (ja) * 1994-07-29 2002-05-13 ソニー株式会社 ＢｉＭＯＳ半導体装置の製造方法
US5354695A (en) * 1992-04-08 1994-10-11 Leedy Glenn J Membrane dielectric isolation IC fabrication
EP0480814B1 (en) * 1990-10-08 1996-04-24 Sumitomo Electric Industries, Ltd. Superconducting device having an extremely thin superconducting channel formed of oxide superconductor material and method for manufacturing the same
KR930006732B1 (ko) * 1991-05-08 1993-07-23 재단법인 한국전자통신연구소 전기적 특성을 갖는 구조물이 매립된 반도체기판 및 그 제조방법
US5391510A (en) * 1992-02-28 1995-02-21 International Business Machines Corporation Formation of self-aligned metal gate FETs using a benignant removable gate material during high temperature steps
US6008126A (en) * 1992-04-08 1999-12-28 Elm Technology Corporation Membrane dielectric isolation IC fabrication
US5488232A (en) * 1993-09-28 1996-01-30 North Carolina State University Oriented diamond film structures on non-diamond substrates
US5612547A (en) * 1993-10-18 1997-03-18 Northrop Grumman Corporation Silicon carbide static induction transistor
JPH07335907A (ja) * 1994-06-14 1995-12-22 Sony Corp Ｓｏｉ基板に形成したｃｍｏｓトランジスタおよびそのｓｏｉ基板の製造方法
US6020257A (en) * 1995-06-07 2000-02-01 Elm Technology Corporation Membrane dielectric isolation IC fabrication
US5689127A (en) * 1996-03-05 1997-11-18 International Business Machines Corporation Vertical double-gate field effect transistor
SE9602407D0 (sv) * 1996-06-19 1996-06-19 Abb Research Ltd A method for producing a channel region layer in a voltage controlled semiconductor device
US5705830A (en) * 1996-09-05 1998-01-06 Northrop Grumman Corporation Static induction transistors
US6215152B1 (en) * 1998-08-05 2001-04-10 Cree, Inc. MOSFET having self-aligned gate and buried shield and method of making same
US6620719B1 (en) * 2000-03-31 2003-09-16 International Business Machines Corporation Method of forming ohmic contacts using a self doping layer for thin-film transistors
JP4014456B2 (ja) * 2002-06-19 2007-11-28 株式会社日立ハイテクノロジーズ エッチング処理方法
WO2004047181A1 (en) * 2002-11-20 2004-06-03 Koninklijke Philips Electronics N.V. Radiation-emitting semiconductor device and method of manufacturing such a device
EP2816588B1 (en) 2005-06-20 2016-09-21 Nippon Telegraph And Telephone Corporation Process for producing a diamond semiconductor element
US7829989B2 (en) * 2005-09-07 2010-11-09 Alpha & Omega Semiconductor, Ltd. Vertical packaged IC device modules with interconnected 3D laminates directly contacts wafer backside
US7692223B2 (en) * 2006-04-28 2010-04-06 Semiconductor Energy Laboratory Co., Ltd Semiconductor device and method for manufacturing the same
US8324661B2 (en) * 2009-12-23 2012-12-04 Intel Corporation Quantum well transistors with remote counter doping

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3579058A (en) * 1968-02-02 1971-05-18 Molekularelektronik Semiconductor module and method of its production
US4870475A (en) * 1985-11-01 1989-09-26 Nec Corporation Semiconductor device and method of manufacturing the same
JP2530672B2 (ja) * 1987-12-09 1996-09-04 富士通株式会社 半導体装置の製造方法
JP2530673B2 (ja) * 1987-12-09 1996-09-04 富士通株式会社 半導体装置の製造方法

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007180492A (ja) * 2005-12-01 2007-07-12 National Institute Of Information & Communication Technology 薄層デバイスの作成方法
JP2009224769A (ja) * 2008-02-18 2009-10-01 Semiconductor Energy Lab Co Ltd 半導体装置の作製方法
JP2011040593A (ja) * 2009-08-12 2011-02-24 Seiko Epson Corp 半導体装置ならびに半導体装置の製造方法

Also Published As

Publication number Publication date
US5367189A (en) 1994-11-22
JP2913785B2 (ja) 1999-06-28
US5202273A (en) 1993-04-13

Similar Documents

Publication Publication Date Title
JPH0472633A (ja) 半導体装置の製造方法
JPS6252963A (ja) バイポ−ラトランジスタの製造方法
JPH0513426A (ja) 半導体装置
US8003459B2 (en) Method for forming semiconductor devices with active silicon height variation
JPH04275436A (ja) Ｓｏｉｍｏｓトランジスタ
JPS60224253A (ja) 半導体装置およびその製造方法
JPS59168675A (ja) 半導体装置の製法
JPH03201564A (ja) ラテラル型半導体装置
JPH05235378A (ja) Ｓｉ半導体装置とその製造方法
JPS5933271B2 (ja) 半導体装置の製造方法
JPH0685051A (ja) 半導体装置の製造方法
KR950021519A (ko) 동종접합 및 이종접합 쌍극자 트랜지스터의 제조방법
JPH05234884A (ja) 半導体装置の製造方法
JPS6294985A (ja) Ｍｏｓ型半導体装置の製造方法
JPH02237120A (ja) 半導体装置とその製造方法
JPH0410548A (ja) 半導体装置の製造方法
JPS639150A (ja) 半導体装置の製造方法
JPS59231833A (ja) 半導体装置及びその製造法
JPH02281634A (ja) 縦型電界効果トランジスタの製造方法
JPH03188665A (ja) Ｍｏｓ型半導体装置及びその製造方法
JPH02226758A (ja) 半導体装置
JPH01196166A (ja) 半導体装置
JPH0582789A (ja) Ｍｏｓトランジスタおよびその製造方法
JPS62265764A (ja) 薄膜電界効果トランジスタの製造方法
JPH11204803A (ja) 半導体装置の製造方法

Legal Events

Date Code Title Description
LAPS Cancellation because of no payment of annual fees