JPH01196166A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPH01196166A JPH01196166A JP2155188A JP2155188A JPH01196166A JP H01196166 A JPH01196166 A JP H01196166A JP 2155188 A JP2155188 A JP 2155188A JP 2155188 A JP2155188 A JP 2155188A JP H01196166 A JPH01196166 A JP H01196166A
- Authority
- JP
- Japan
- Prior art keywords
- layer
- type
- schottky junction
- guard ring
- groove
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 39
- 239000012535 impurity Substances 0.000 claims abstract description 11
- 239000000758 substrate Substances 0.000 claims description 17
- 238000009792 diffusion process Methods 0.000 claims description 6
- 229910021420 polycrystalline silicon Inorganic materials 0.000 abstract description 13
- 230000000694 effects Effects 0.000 abstract description 12
- 230000003071 parasitic effect Effects 0.000 abstract description 6
- 230000015572 biosynthetic process Effects 0.000 abstract description 5
- 230000010354 integration Effects 0.000 abstract description 5
- 230000002093 peripheral effect Effects 0.000 abstract 1
- 239000010410 layer Substances 0.000 description 48
- 230000004888 barrier function Effects 0.000 description 12
- 239000010936 titanium Substances 0.000 description 7
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 6
- 239000011229 interlayer Substances 0.000 description 6
- 238000002955 isolation Methods 0.000 description 5
- 229910052719 titanium Inorganic materials 0.000 description 5
- 238000000137 annealing Methods 0.000 description 4
- 238000005229 chemical vapour deposition Methods 0.000 description 4
- 238000010438 heat treatment Methods 0.000 description 4
- 238000004519 manufacturing process Methods 0.000 description 4
- 238000000034 method Methods 0.000 description 4
- ZXEYZECDXFPJRJ-UHFFFAOYSA-N $l^{3}-silane;platinum Chemical compound [SiH3].[Pt] ZXEYZECDXFPJRJ-UHFFFAOYSA-N 0.000 description 3
- 238000009413 insulation Methods 0.000 description 3
- 239000002184 metal Substances 0.000 description 3
- 229910052751 metal Inorganic materials 0.000 description 3
- 229910021339 platinum silicide Inorganic materials 0.000 description 3
- 229910021332 silicide Inorganic materials 0.000 description 3
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 3
- 238000005468 ion implantation Methods 0.000 description 2
- 239000012299 nitrogen atmosphere Substances 0.000 description 2
- UXBCHMIKTYBYTN-LQPTXBPRSA-N (3s,8s,9s,10r,13r,14s,17r)-3-[12-(3-iodophenyl)dodecoxy]-10,13-dimethyl-17-[(2r)-6-methylheptan-2-yl]-2,3,4,7,8,9,11,12,14,15,16,17-dodecahydro-1h-cyclopenta[a]phenanthrene Chemical compound O([C@@H]1CC2=CC[C@H]3[C@@H]4CC[C@@H]([C@]4(CC[C@@H]3[C@@]2(C)CC1)C)[C@H](C)CCCC(C)C)CCCCCCCCCCCCC1=CC=CC(I)=C1 UXBCHMIKTYBYTN-LQPTXBPRSA-N 0.000 description 1
- VLJQDHDVZJXNQL-UHFFFAOYSA-N 4-methyl-n-(oxomethylidene)benzenesulfonamide Chemical compound CC1=CC=C(S(=O)(=O)N=C=O)C=C1 VLJQDHDVZJXNQL-UHFFFAOYSA-N 0.000 description 1
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 description 1
- 235000019687 Lamb Nutrition 0.000 description 1
- QAOWNCQODCNURD-UHFFFAOYSA-N Sulfuric acid Chemical compound OS(O)(=O)=O QAOWNCQODCNURD-UHFFFAOYSA-N 0.000 description 1
- 229910008479 TiSi2 Inorganic materials 0.000 description 1
- 229910052782 aluminium Inorganic materials 0.000 description 1
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- DFJQEGUNXWZVAH-UHFFFAOYSA-N bis($l^{2}-silanylidene)titanium Chemical compound [Si]=[Ti]=[Si] DFJQEGUNXWZVAH-UHFFFAOYSA-N 0.000 description 1
- 229910017052 cobalt Inorganic materials 0.000 description 1
- 239000010941 cobalt Substances 0.000 description 1
- GUTLYIVDDKVIGB-UHFFFAOYSA-N cobalt atom Chemical compound [Co] GUTLYIVDDKVIGB-UHFFFAOYSA-N 0.000 description 1
- 238000010276 construction Methods 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 239000013078 crystal Substances 0.000 description 1
- 230000005684 electric field Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 238000005530 etching Methods 0.000 description 1
- 229960002050 hydrofluoric acid Drugs 0.000 description 1
- 239000002245 particle Substances 0.000 description 1
- 238000001020 plasma etching Methods 0.000 description 1
- 229910021340 platinum monosilicide Inorganic materials 0.000 description 1
- 238000005036 potential barrier Methods 0.000 description 1
- 238000004544 sputter deposition Methods 0.000 description 1
- 229910001220 stainless steel Inorganic materials 0.000 description 1
- 239000010935 stainless steel Substances 0.000 description 1
- 235000011149 sulphuric acid Nutrition 0.000 description 1
- WQJQOUPTWCFRMM-UHFFFAOYSA-N tungsten disilicide Chemical compound [Si]#[W]#[Si] WQJQOUPTWCFRMM-UHFFFAOYSA-N 0.000 description 1
- 229910021342 tungsten silicide Inorganic materials 0.000 description 1
Landscapes
- Electrodes Of Semiconductors (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Bipolar Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体装置に係り、より詳しくはショットキー
バリアダイオードを有する半導体装置の構造に関する。
バリアダイオードを有する半導体装置の構造に関する。
従来のショットキーバリアダイオードは、半導体と金属
との接触により生ずる電位障壁を利用したものであり、
ショットキー接合領域の周辺部をガードリング構造とし
、その周辺部における電界集中の緩和や結晶の不完全性
の改善を行ない、逆方向電圧−電流特性等の性能向上を
しているのが一般的である。第２図はこの種のショット
キーバリアタイオードの構造を示す断面説明図である。
との接触により生ずる電位障壁を利用したものであり、
ショットキー接合領域の周辺部をガードリング構造とし
、その周辺部における電界集中の緩和や結晶の不完全性
の改善を行ない、逆方向電圧−電流特性等の性能向上を
しているのが一般的である。第２図はこの種のショット
キーバリアタイオードの構造を示す断面説明図である。
第２図において、ショットキー接合は、Ｐ型Ｓｉ基板１
の主表面にｎ＋型埋め込み層２を介して形成されたｎ型
エピタキシャル成長Ｓｉ層３と白金シリサイド（ＰｔＳ
ｉ）層１２との界面に形成されている。さらに、ショッ
トキー接合領域の周辺部にはＰ型ガードリング領域７ａ
が形成されている。このＰ型ガードリング領域７ａは、
ショットキー接合が形成される前にイオン注入法等によ
り形成される。
の主表面にｎ＋型埋め込み層２を介して形成されたｎ型
エピタキシャル成長Ｓｉ層３と白金シリサイド（ＰｔＳ
ｉ）層１２との界面に形成されている。さらに、ショッ
トキー接合領域の周辺部にはＰ型ガードリング領域７ａ
が形成されている。このＰ型ガードリング領域７ａは、
ショットキー接合が形成される前にイオン注入法等によ
り形成される。
なお、図中、４は素子絶縁分離膜、８は層間絶縁膜、１
０はバリアメタル層、１１はアルミニラム（Ａ」）膜で
ある。
０はバリアメタル層、１１はアルミニラム（Ａ」）膜で
ある。
しかしながら、従来のショットキーバリアタイオードに
おいては、Ｐ型ガードリング領域７ａを形成後、層間絶
縁膜８に選択的に開孔部を設け、この開孔部にショッｌ
−キー接合を形成しているため、それらを形成するため
のマスク合わせ余裕等が必要となり、ガードリング面積
の縮小とそれに付随する寄生素子効果の低減には限界が
ある。その結果、ショットキーバリアタイオードをバイ
ポーラＴＣ等に組み込んだ場合、ＩＣの高集積化及び高
性能化等の大きな障害となっている。
おいては、Ｐ型ガードリング領域７ａを形成後、層間絶
縁膜８に選択的に開孔部を設け、この開孔部にショッｌ
−キー接合を形成しているため、それらを形成するため
のマスク合わせ余裕等が必要となり、ガードリング面積
の縮小とそれに付随する寄生素子効果の低減には限界が
ある。その結果、ショットキーバリアタイオードをバイ
ポーラＴＣ等に組み込んだ場合、ＩＣの高集積化及び高
性能化等の大きな障害となっている。
そこで、本発明はこのような問題点を解決するものて、
その目的とするところは、素子面積が小さく、それに（
付随した寄生素子効果か低い、高集積化、高性能化に適
したショットキーバリアタイオードを揚供するところに
ある。
その目的とするところは、素子面積が小さく、それに（
付随した寄生素子効果か低い、高集積化、高性能化に適
したショットキーバリアタイオードを揚供するところに
ある。
本発明の半導体装置は、半導体基板の一領域にショット
キー接合を有する半導体装置において、前記ショットキ
ー接合形成領域の少なくとも一側面以上が、前記半導体
基板中に開孔された講により囲まれており、前記溝には
前記半導体基板と逆導電型の不純物を含有する半導体層
が埋め込まれ、前記半導体層からの拡散によりショット
キー接合周辺部にガードリング層が形成されていること
を特徴とする。
キー接合を有する半導体装置において、前記ショットキ
ー接合形成領域の少なくとも一側面以上が、前記半導体
基板中に開孔された講により囲まれており、前記溝には
前記半導体基板と逆導電型の不純物を含有する半導体層
が埋め込まれ、前記半導体層からの拡散によりショット
キー接合周辺部にガードリング層が形成されていること
を特徴とする。
以下、本発明の代表的な実施例を図面を参照して説明す
る。
る。
第１図は、本発明によるショットキーバリアタイオード
の一実施例を示す断面説明図である。
の一実施例を示す断面説明図である。
第１区において、ショットキー接合は、Ｐ型Ｓｊ基板１
の主表面にｎ４型埋め込み層２を介して形成されたｎ型
エピタキシャル成長Ｓｉ層３とヂタンシリサイド（Ｔｉ
Ｓｉｚ）層９との界面に形成されている。さらに、ショ
ットキー接合形成領域の側面は、ｎ＋型エピタキシャル
成長Ｓｊ層３中に開孔された溝５により囲まれており、
この溝５にはＰ＋型多結晶Ｓｉ層６が埋め込まれている
。
の主表面にｎ４型埋め込み層２を介して形成されたｎ型
エピタキシャル成長Ｓｉ層３とヂタンシリサイド（Ｔｉ
Ｓｉｚ）層９との界面に形成されている。さらに、ショ
ットキー接合形成領域の側面は、ｎ＋型エピタキシャル
成長Ｓｊ層３中に開孔された溝５により囲まれており、
この溝５にはＰ＋型多結晶Ｓｉ層６が埋め込まれている
。
まな、ショットキー接合周辺には、このＰ＋型多結晶Ｓ
ｉ層６からのＰ型不純物の拡散により、Ｐ型カードリン
ク層７か形成されている。なお、図中、４は素子絶縁分
離膜、８は層間絶縁膜、１０はチタンタンクステン（Ｔ
ｉＷ）、チタンナイトライド（Ｔ ｉ Ｎ ）もしくは
モリブデンシリサイド（ＭｏＳｉ２）等より選ばれてな
るバリアメタル層、１１はＡ、Ｑ膜である。
ｉ層６からのＰ型不純物の拡散により、Ｐ型カードリン
ク層７か形成されている。なお、図中、４は素子絶縁分
離膜、８は層間絶縁膜、１０はチタンタンクステン（Ｔ
ｉＷ）、チタンナイトライド（Ｔ ｉ Ｎ ）もしくは
モリブデンシリサイド（ＭｏＳｉ２）等より選ばれてな
るバリアメタル層、１１はＡ、Ｑ膜である。
上記実施例の構造によれは、ショットキー接合周辺に、
ｎ型エピタキシャルＳｉ層３内の講５に埋め込まれたＰ
″′型多結晶Ｓｉ層６からのＰ型不純物の拡散により、
自己整合的にＰ型カードリンク層７か形成され、従来構
造のようなマスク合わせ余裕等が不用となるため、ガー
ドリング面積及びショットキーダイオード全体の面積を
大幅に縮小てきる２その結果、高集積化ができると共に
、面積縮小に付随する寄生素子効果の低減ができ、半導
体装置を高速化、高性能化ならしめるという効果かある
。
ｎ型エピタキシャルＳｉ層３内の講５に埋め込まれたＰ
″′型多結晶Ｓｉ層６からのＰ型不純物の拡散により、
自己整合的にＰ型カードリンク層７か形成され、従来構
造のようなマスク合わせ余裕等が不用となるため、ガー
ドリング面積及びショットキーダイオード全体の面積を
大幅に縮小てきる２その結果、高集積化ができると共に
、面積縮小に付随する寄生素子効果の低減ができ、半導
体装置を高速化、高性能化ならしめるという効果かある
。
また、多結晶Ｓｉ層は化学気相成長（ＣＶＤ）法により
形成すると狭い溝への充填性が優れているため、素子表
面の平坦化に有利である。さらに、この多結晶Ｓｉ層は
配線な型としても用いることか可能である。
形成すると狭い溝への充填性が優れているため、素子表
面の平坦化に有利である。さらに、この多結晶Ｓｉ層は
配線な型としても用いることか可能である。
次に、上記実施例のショット式−へリアタイオードの製
造方法を第３図について順次説明する。
造方法を第３図について順次説明する。
（１）第３図（ａ）は、本発明によるショットキーバリ
アタイオードを製造するために、従来の技術により予備
加工された半導体基板の一部を示す。
アタイオードを製造するために、従来の技術により予備
加工された半導体基板の一部を示す。
図において、Ｐ型Ｓｉ基板１上にｎ＋型埋め込み層２が
形成され、その上にｎ型エピタキシャル成長Ｓｉ層３及
び素子絶縁分離膜４が形成されている。
形成され、その上にｎ型エピタキシャル成長Ｓｉ層３及
び素子絶縁分離膜４が形成されている。
（２）第３図（ｂ）は、素子絶縁分離膜４の一部分を選
択的に除去し、ｎ型エピタキシャル成長８１層３中に涌
５を形成した状態を示す。溝５の形成については、沸酸
（）丁Ｆ ）等によるウェブＩ〜・エツチングもしくは
、反応性イオンエッチンクを用いるのがよい。
択的に除去し、ｎ型エピタキシャル成長８１層３中に涌
５を形成した状態を示す。溝５の形成については、沸酸
（）丁Ｆ ）等によるウェブＩ〜・エツチングもしくは
、反応性イオンエッチンクを用いるのがよい。
（３）次に第３図（ｃ）は、ＣＶＤ法等により溝５にＰ
＋型多結晶Ｓり層６を埋め込み処理した状態を示す。な
お、溝５内に多結晶Ｓｉを埋め込み後、イオン注入法も
しくはプレデイポジション法等によりＰ＋型多結晶Ｓｉ
６を形成してもよい。
＋型多結晶Ｓり層６を埋め込み処理した状態を示す。な
お、溝５内に多結晶Ｓｉを埋め込み後、イオン注入法も
しくはプレデイポジション法等によりＰ＋型多結晶Ｓｉ
６を形成してもよい。
（４）第３図（ｄ）は、Ｐ型ガードリング層７、層間絶
縁膜８及びＴｉＳｉ２層９が形成された状態を示す。す
なわち、８００〜１０００℃の熱処理を行ない、Ｐ＋型
多結晶Ｓｉ層６からのＰ型不純物の拡散により、ｎ型エ
ピタキシャルＳｉ層３内に涌５を囲って自己整合的にＰ
型ガードリング層７か形成される。なお、熱処理は、類
アニールもしくは、ランプアニール等によりなされる。
縁膜８及びＴｉＳｉ２層９が形成された状態を示す。す
なわち、８００〜１０００℃の熱処理を行ない、Ｐ＋型
多結晶Ｓｉ層６からのＰ型不純物の拡散により、ｎ型エ
ピタキシャルＳｉ層３内に涌５を囲って自己整合的にＰ
型ガードリング層７か形成される。なお、熱処理は、類
アニールもしくは、ランプアニール等によりなされる。
′っづいて、層間絶縁膜かＤＶＤ法で堆積された後、シ
ョットキー接合形成領域に選択的に開孔部が設けられ、
Ｓｔ基板を露出した後、基板の全面にチタンをスパッタ
リングで２００〜１０００人被着した後、窒素雰囲気で
６００〜８００°Ｃ１１０〜６０秒のランプアニールで
チタンのシリサイド化処理を行なう。この場合、Ｓｔが
露出している領域のみがシリサイド化され、他領域はチ
タンのままである。さらに未反応のチタンをＨ２ＳＯ４
／Ｈ２Ｏ２溶液もしくはＮ Ｈ４０Ｈ／ Ｈ２０２／
Ｈ２０溶液等により除去することにより、選択的にＴｉ
Ｓｉ２層９を形成する。
ョットキー接合形成領域に選択的に開孔部が設けられ、
Ｓｔ基板を露出した後、基板の全面にチタンをスパッタ
リングで２００〜１０００人被着した後、窒素雰囲気で
６００〜８００°Ｃ１１０〜６０秒のランプアニールで
チタンのシリサイド化処理を行なう。この場合、Ｓｔが
露出している領域のみがシリサイド化され、他領域はチ
タンのままである。さらに未反応のチタンをＨ２ＳＯ４
／Ｈ２Ｏ２溶液もしくはＮ Ｈ４０Ｈ／ Ｈ２０２／
Ｈ２０溶液等により除去することにより、選択的にＴｉ
Ｓｉ２層９を形成する。
以下、従来の半導体装置の製造方法に従うことにより、
前述したごとき効果を奏する半導体装置か比較的少ない
１稈で形成される。
前述したごとき効果を奏する半導体装置か比較的少ない
１稈で形成される。
第４図は本発明の他の実施例を示す断面説明図である。
図において、１〜４．６〜１１の部分は第１図と同一の
符号を用いた。
符号を用いた。
第４図において、Ｐ型ガードリング層７は、ｎ型エピタ
キシャル成長りｔ層３内に開孔されな溝５ａに埋め込ま
れたＰ＋型多結晶Ｓｉ層６からの不純物の拡散により形
成されている。他の部分は第１図に示す半導体装置と同
様である。
キシャル成長りｔ層３内に開孔されな溝５ａに埋め込ま
れたＰ＋型多結晶Ｓｉ層６からの不純物の拡散により形
成されている。他の部分は第１図に示す半導体装置と同
様である。
このＷｉ造によれは、第１図に示す半導体装置と同様な
効果が得られる。
効果が得られる。
なお、上記の実施例においては、溝に埋め込む半導体層
としてＰ型多結晶Ｓｉ層を用いたか、この他にＰ型エピ
タキシャル成長Ｓｉ層を選択成長させてもよい。さらに
、シリサイド層はＴ ｉ Ｓ ｉ、層に変えて、ＰｔＳ
ｉ、Ｍｏ５ｔ２、コバルトシリサイド、タングステンシ
リサイド等を用いてもよい。そして、シリサイド化の熱
処理には、上記ランプアニールの他に窒素雰囲気中で５
００〜１０００°Ｃｌ２Ｏ〜３０分間の熱処理法で行な
うこともできる。
としてＰ型多結晶Ｓｉ層を用いたか、この他にＰ型エピ
タキシャル成長Ｓｉ層を選択成長させてもよい。さらに
、シリサイド層はＴ ｉ Ｓ ｉ、層に変えて、ＰｔＳ
ｉ、Ｍｏ５ｔ２、コバルトシリサイド、タングステンシ
リサイド等を用いてもよい。そして、シリサイド化の熱
処理には、上記ランプアニールの他に窒素雰囲気中で５
００〜１０００°Ｃｌ２Ｏ〜３０分間の熱処理法で行な
うこともできる。
ところで、上記実施例においては、ショットキー接合形
成領域の側面全体を上述の溝構造により囲む場合を示し
たが、ショットキー接合形成領域の少なくとも一側面を
上述の溝構造にしても、上述と同様の効果が得られる。
成領域の側面全体を上述の溝構造により囲む場合を示し
たが、ショットキー接合形成領域の少なくとも一側面を
上述の溝構造にしても、上述と同様の効果が得られる。
また、本発明は上述の実施例に限定されず、その要旨を
逸しない範囲で種々変更か可能であることは言うまでも
ない。
逸しない範囲で種々変更か可能であることは言うまでも
ない。
以上述べたように、本発明の半導体装置によれば、ショ
ットキー接合形成領域の少なくとも一側面以上が、半導
体基板中に開孔された溝により囲まれており、この溝に
は半導体基板と逆導電型の不純物を含有する半導体層か
埋め込まれ、この半導体層からの不純物の拡散によりシ
ョットキー接合周辺部にガードリング層か形成されてい
るなめ、ガードリング面積及びショットキータイオード
全体の面積を大幅に縮小することができ、寄生素子効果
を低減せしめる。その結果、ショットキーバリアタイオ
ードをバイポーラＩＣ等に組み込んだ場合、ＩＣの高集
積化、高速化及び高性能化を同時に達成できる等の効果
を有する。
ットキー接合形成領域の少なくとも一側面以上が、半導
体基板中に開孔された溝により囲まれており、この溝に
は半導体基板と逆導電型の不純物を含有する半導体層か
埋め込まれ、この半導体層からの不純物の拡散によりシ
ョットキー接合周辺部にガードリング層か形成されてい
るなめ、ガードリング面積及びショットキータイオード
全体の面積を大幅に縮小することができ、寄生素子効果
を低減せしめる。その結果、ショットキーバリアタイオ
ードをバイポーラＩＣ等に組み込んだ場合、ＩＣの高集
積化、高速化及び高性能化を同時に達成できる等の効果
を有する。
また、溝内をＣＶＤ法による半導体層により充填してい
るため、素子表面の平坦性に優れた半導体装置を得るこ
とができる。さらに、この半導体層は配線電極としても
利用できる。
るため、素子表面の平坦性に優れた半導体装置を得るこ
とができる。さらに、この半導体層は配線電極としても
利用できる。
なお、本発明はバイポーラＩＣ，ＭＯ８ＩＣもしくはバ
イポーラＭＯ３（Ｂｉ−ＭＯＳ）ＩＣ等に適用可能であ
る。
イポーラＭＯ３（Ｂｉ−ＭＯＳ）ＩＣ等に適用可能であ
る。
第１図は本発明の半導体装置の一実施例を示す断面説明
図、第２図は従来の半導体装置の断面説四国、第３図（
ａ）〜（ｄ）は第１図に示す半導体装置の製造工程別断
面説明図、第４図は本発明の半導体装置の他の実施例を
示す断面説明図である。 １・・・・・Ｐ型Ｓｉ基板 ２・・・・・ｎ＋型埋め込み層 ３・・・・・ｎ型エピタキシャル成長ＳＬ層４・・・・
・素子絶縁分離膜 ５．５ａ・・講 ６・・・・・Ｐ＋多結晶Ｓｉ層 ７．７ａ・・Ｐ型ガードリング層 ８・・・・・層間絶縁膜 ９・・・・・Ｔ ｉ Ｓ ｉ、 ２層 １０・・・・・バリアメタル層 １１・・・・・Ａｊ膜 １２・・・・・ＰｔＳｉ層 以 上 −１１＝ （Ｃン （ＣＩ） 第３図
図、第２図は従来の半導体装置の断面説四国、第３図（
ａ）〜（ｄ）は第１図に示す半導体装置の製造工程別断
面説明図、第４図は本発明の半導体装置の他の実施例を
示す断面説明図である。 １・・・・・Ｐ型Ｓｉ基板 ２・・・・・ｎ＋型埋め込み層 ３・・・・・ｎ型エピタキシャル成長ＳＬ層４・・・・
・素子絶縁分離膜 ５．５ａ・・講 ６・・・・・Ｐ＋多結晶Ｓｉ層 ７．７ａ・・Ｐ型ガードリング層 ８・・・・・層間絶縁膜 ９・・・・・Ｔ ｉ Ｓ ｉ、 ２層 １０・・・・・バリアメタル層 １１・・・・・Ａｊ膜 １２・・・・・ＰｔＳｉ層 以 上 −１１＝ （Ｃン （ＣＩ） 第３図
Claims (1)
- 半導体基板の一領域にショットキー接合を有する半導
体装置において、前記ショットキー接合形成領域の少な
くとも一側面以上が、前記半導体基板中に開孔された溝
により囲まれており、前記溝には前記半導体基板と逆導
電型の不純物を含有する半導体層が埋め込まれ、前記半
導体層からの拡散によりショットキー接合周辺部にガー
ドリング層が形成されていることを特徴とする半導体装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2155188A JPH01196166A (ja) | 1988-02-01 | 1988-02-01 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2155188A JPH01196166A (ja) | 1988-02-01 | 1988-02-01 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01196166A true JPH01196166A (ja) | 1989-08-07 |
Family
ID=12058134
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2155188A Pending JPH01196166A (ja) | 1988-02-01 | 1988-02-01 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01196166A (ja) |
-
1988
- 1988-02-01 JP JP2155188A patent/JPH01196166A/ja active Pending
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5202273A (en) | Method of manufacturing a vertical semiconductor device | |
| EP0076106B1 (en) | Method for producing a bipolar transistor | |
| US6635938B1 (en) | Semiconductor device and manufacturing method thereof | |
| JPS63136568A (ja) | 半導体装置 | |
| JPH01196166A (ja) | 半導体装置 | |
| JPH0233924A (ja) | 半導体装置 | |
| JPH0945900A (ja) | Ｍｉｓ型ｆｅｔおよびその製造方法 | |
| JP2586816B2 (ja) | 半導体装置の製造方法 | |
| US5187108A (en) | Method of manufacturing a bipolar transistor | |
| JPH0620944A (ja) | 半導体装置及びその製造方法 | |
| JPH04303944A (ja) | 半導体装置の製造方法 | |
| JPS60123061A (ja) | 半導体装置 | |
| KR100234381B1 (ko) | 반도체 장치 제조방법 | |
| JP2576373B2 (ja) | 半導体装置及びその製造方法 | |
| JPH01196167A (ja) | 半導体装置 | |
| JPH01196168A (ja) | 半導体装置 | |
| JPS60176240A (ja) | 半導体装置の製造方法 | |
| JPS613461A (ja) | 半導体装置の製造方法 | |
| JPH0324733A (ja) | 半導体装置及びその製造方法 | |
| JPH0437167A (ja) | 半導体装置 | |
| JPH0555577A (ja) | 薄膜トランジスタの製造方法 | |
| JPH01147864A (ja) | 半導体装置 | |
| JPS61251164A (ja) | Ｂｉ−ＭＩＳ集積回路の製造方法 | |
| JPH02218164A (ja) | Ｍｉｓ型電界効果トランジスタ | |
| JPH0314241A (ja) | 半導体装置の製造方法 |