JPH0582789A - Ｍｏｓトランジスタおよびその製造方法 - Google Patents
Ｍｏｓトランジスタおよびその製造方法Info
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- JPH0582789A JPH0582789A JP26865691A JP26865691A JPH0582789A JP H0582789 A JPH0582789 A JP H0582789A JP 26865691 A JP26865691 A JP 26865691A JP 26865691 A JP26865691 A JP 26865691A JP H0582789 A JPH0582789 A JP H0582789A
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Abstract
(57)【要約】
【目的】 電気的特性に優れかつ信頼性の高いＭＯＳト
ランジスタおよびその製造方法を得る。 【構成】 ゲートシリコン酸化膜１２は単結晶シリコン
島６の上面よりも側面で厚さが厚く、かつこの側面では
上端部で厚さが厚くなる階段状の断面形状とした。
ランジスタおよびその製造方法を得る。 【構成】 ゲートシリコン酸化膜１２は単結晶シリコン
島６の上面よりも側面で厚さが厚く、かつこの側面では
上端部で厚さが厚くなる階段状の断面形状とした。
Description
【０００１】
【産業上の利用分野】本発明は、絶縁層上の単結晶シリ
コン島に形成されたメサ型分離構造のＭＯＳトランジス
タおよびその製造方法に関するものである。
コン島に形成されたメサ型分離構造のＭＯＳトランジス
タおよびその製造方法に関するものである。
【０００２】
【従来の技術】単結晶シリコン層と埋め込みシリコン酸
化膜と単結晶シリコン基板とが順次積層された構造のＳ
ＯＩ（Silicon On Insulator）基板を用いて単結晶シリ
コン層にＭＯＳ集積回路を作り込む場合、各ＭＯＳトラ
ンジスタを相互に絶縁分離する方法の１つとしてメサ型
分離法がある。この分離法は、ＭＯＳトランジスタを形
成する領域を除いた領域の単結晶シリコン層を全て除去
する方法であり、製造が容易かつ分離領域も狭くできる
といった特徴を有しているため、多用されている。
化膜と単結晶シリコン基板とが順次積層された構造のＳ
ＯＩ（Silicon On Insulator）基板を用いて単結晶シリ
コン層にＭＯＳ集積回路を作り込む場合、各ＭＯＳトラ
ンジスタを相互に絶縁分離する方法の１つとしてメサ型
分離法がある。この分離法は、ＭＯＳトランジスタを形
成する領域を除いた領域の単結晶シリコン層を全て除去
する方法であり、製造が容易かつ分離領域も狭くできる
といった特徴を有しているため、多用されている。
【０００３】図１０〜図１２は従来のメサ型分離構造の
ｎチャネルＭＯＳトランジスタの製造工程を示す断面図
である。また、図１２および図１３はこのｎチャネルＭ
ＯＳトランジスタの構造を示す断面図である。ここで図
１０〜図１２を用いて従来の製造方法の概要を説明した
後、図１２および図１３を基に従来構造の問題を説明す
る。
ｎチャネルＭＯＳトランジスタの製造工程を示す断面図
である。また、図１２および図１３はこのｎチャネルＭ
ＯＳトランジスタの構造を示す断面図である。ここで図
１０〜図１２を用いて従来の製造方法の概要を説明した
後、図１２および図１３を基に従来構造の問題を説明す
る。
【０００４】図１０に示すようにｐ形の単結晶シリコン
層２０と埋め込みシリコン酸化膜２１とｐ形の単結晶シ
リコン基板２２とが順次に積層された構造のＳＯＩ基板
を出発基板としてまず、単結晶シリコン層２０の表面に
厚さ５ｎｍ程度のシリコン酸化膜２３を熱酸化で形成
し、その後、パターン化したレジスト２４をマスクとし
てシリコン酸化膜２３と単結晶シリコン層２０とを順次
に異方性エッチング法で除去する。これによって厚さが
０．４μｍ前後であるｐ形の単結晶シリコン島２５を埋
め込みシリコン酸化膜２１の上に形成する。
層２０と埋め込みシリコン酸化膜２１とｐ形の単結晶シ
リコン基板２２とが順次に積層された構造のＳＯＩ基板
を出発基板としてまず、単結晶シリコン層２０の表面に
厚さ５ｎｍ程度のシリコン酸化膜２３を熱酸化で形成
し、その後、パターン化したレジスト２４をマスクとし
てシリコン酸化膜２３と単結晶シリコン層２０とを順次
に異方性エッチング法で除去する。これによって厚さが
０．４μｍ前後であるｐ形の単結晶シリコン島２５を埋
め込みシリコン酸化膜２１の上に形成する。
【０００５】次に図１１に示すようにシリコン酸化膜２
３を除去した後、単結晶シリコン島２５の上面および側
面を熱酸化して例えば厚さが２０ｎｍのゲ−トシリコン
酸化膜２６を形成する。その後、減圧ＣＶＤ法で多結晶
シリコン膜２７を例えば０．３μｍの厚さに堆積する。
３を除去した後、単結晶シリコン島２５の上面および側
面を熱酸化して例えば厚さが２０ｎｍのゲ−トシリコン
酸化膜２６を形成する。その後、減圧ＣＶＤ法で多結晶
シリコン膜２７を例えば０．３μｍの厚さに堆積する。
【０００６】次に図１２に示すようにパターン化したレ
ジストをマスクとして多結晶シリコン膜２７を加工し、
ゲ−ト用の多結晶シリコン電極２８を形成する。続いて
多結晶シリコン電極２８をマスクとしてｎ形不純物のイ
オン注入を行い、ｎ形のソ−ス領域２９とドレイン電極
３０とを形成する。このとき、ゲ−トシリコン酸化膜２
６を介して多結晶シリコン電極２８の直下に位置するｐ
形の半導体領域がチャネル領域３１となる。続いて厚さ
が０．３μｍ前後のパッシベーション膜３２をＣＶＤ法
で堆積して素子表面を覆った後、ソ−ス電極３３とドレ
イン電極３４とを形成してｎチャネルＭＯＳトランジス
タが完成する。
ジストをマスクとして多結晶シリコン膜２７を加工し、
ゲ−ト用の多結晶シリコン電極２８を形成する。続いて
多結晶シリコン電極２８をマスクとしてｎ形不純物のイ
オン注入を行い、ｎ形のソ−ス領域２９とドレイン電極
３０とを形成する。このとき、ゲ−トシリコン酸化膜２
６を介して多結晶シリコン電極２８の直下に位置するｐ
形の半導体領域がチャネル領域３１となる。続いて厚さ
が０．３μｍ前後のパッシベーション膜３２をＣＶＤ法
で堆積して素子表面を覆った後、ソ−ス電極３３とドレ
イン電極３４とを形成してｎチャネルＭＯＳトランジス
タが完成する。
【０００７】
【発明が解決しようとする課題】しかしながら、このよ
うな製造方法により形成されたメサ型分離構造のｎチャ
ネルＭＯＳトランジスタは、ソ−ス領域２９とドレイン
領域３０との間で発生するリーク電流（以降、ソ−ス・
ドレイン間リーク電流という）の増大やゲ−トシリコン
酸化膜２６の絶縁破壊電圧の低下といった問題を有して
いた。この原因は、ゲ−トシリコン酸化膜２６の形状お
よび膜厚の不均一にあり、この詳細を図１３を用いて説
明する。
うな製造方法により形成されたメサ型分離構造のｎチャ
ネルＭＯＳトランジスタは、ソ−ス領域２９とドレイン
領域３０との間で発生するリーク電流（以降、ソ−ス・
ドレイン間リーク電流という）の増大やゲ−トシリコン
酸化膜２６の絶縁破壊電圧の低下といった問題を有して
いた。この原因は、ゲ−トシリコン酸化膜２６の形状お
よび膜厚の不均一にあり、この詳細を図１３を用いて説
明する。
【０００８】図１３は図１２に示すＭＯＳトランジスタ
をＸ−Ｘ′線に沿って壁開したときの断面構造を示した
ものである。同図において、ゲ−トシリコン酸化膜２６
は、チャネル領域３１の側面の上端部Ａで凸状に形成さ
れ、また、前記側面の底端部Ｂでその膜厚が半分程度に
まで減少している。これら上端部Ａおよび底端部Ｂでの
シリコン酸化膜をゲ−トシリコン酸化膜とする局所的な
寄生ＭＯＳトランジスタの閾値電圧は、チャネル領域３
１の上面でのシリコン酸化膜をゲ−トシリコン酸化膜と
するメインＭＯＳトランジスタのそれと比較して極めて
小さくなる。このためにメインＭＯＳトランジスタがオ
フ状態にあっても寄生ＭＯＳトランジスタはオン状態ま
たはこれに近い準オン状態となり、その結果、ソ−ス・
ドレイン間リーク電流は数桁にわたって増大する。
をＸ−Ｘ′線に沿って壁開したときの断面構造を示した
ものである。同図において、ゲ−トシリコン酸化膜２６
は、チャネル領域３１の側面の上端部Ａで凸状に形成さ
れ、また、前記側面の底端部Ｂでその膜厚が半分程度に
まで減少している。これら上端部Ａおよび底端部Ｂでの
シリコン酸化膜をゲ−トシリコン酸化膜とする局所的な
寄生ＭＯＳトランジスタの閾値電圧は、チャネル領域３
１の上面でのシリコン酸化膜をゲ−トシリコン酸化膜と
するメインＭＯＳトランジスタのそれと比較して極めて
小さくなる。このためにメインＭＯＳトランジスタがオ
フ状態にあっても寄生ＭＯＳトランジスタはオン状態ま
たはこれに近い準オン状態となり、その結果、ソ−ス・
ドレイン間リーク電流は数桁にわたって増大する。
【０００９】図１４は一例として従来の技術で製造した
メサ型分離構造のｎチャネルＭＯＳトランジスタのサブ
スレッショルド特性を示したものである。同図には、寄
生ＭＯＳトランジスタが形成されない構造のｎチャネル
ＭＯＳトランジスタのサブスレッショルド特性も併せて
示している。この例では、寄生ＭＯＳトランジスタが形
成されることによってゲ−ト電圧０Ｖにおけるソ−ス・
ドレイン間リーク電流は５桁も増大している。一方、図
１３の底端部Ｂでゲ−トシリコン酸化膜２６の膜厚が半
分程度にまで薄くなることから、ゲ−トシリコン酸化膜
２６の絶縁破壊電圧も大幅に低下する。
メサ型分離構造のｎチャネルＭＯＳトランジスタのサブ
スレッショルド特性を示したものである。同図には、寄
生ＭＯＳトランジスタが形成されない構造のｎチャネル
ＭＯＳトランジスタのサブスレッショルド特性も併せて
示している。この例では、寄生ＭＯＳトランジスタが形
成されることによってゲ−ト電圧０Ｖにおけるソ−ス・
ドレイン間リーク電流は５桁も増大している。一方、図
１３の底端部Ｂでゲ−トシリコン酸化膜２６の膜厚が半
分程度にまで薄くなることから、ゲ−トシリコン酸化膜
２６の絶縁破壊電圧も大幅に低下する。
【００１０】したがって本発明は、前述した従来の問題
を解決するためになされたものであり、その目的は、電
気的特性に優れかつ信頼性の高いＭＯＳトランジスタお
よびその製造方法を提供することにある。
を解決するためになされたものであり、その目的は、電
気的特性に優れかつ信頼性の高いＭＯＳトランジスタお
よびその製造方法を提供することにある。
【００１１】
【課題を解決するための手段】このような目的を達成す
るために本発明によるＭＯＳトランジスタは、ゲ−トシ
リコン酸化膜は単結晶シリコン島の上面よりも側面で厚
さが厚く、かつこの側面では上端部よりもさらに底端部
で厚さが厚くなる階段状の断面形状としたものである。
また、本発明によるＭＯＳトランジスタの製造方法は、
自己整合法で単結晶シリコン島の側面のみを窓開けした
シリコン窒化膜をマスクとして下地の多結晶シリコン膜
を選択的に熱酸化し、これによってこの単結晶シリコン
島の側面に上面よりも厚さの厚いゲ−トシリコン酸化膜
を形成するものである。
るために本発明によるＭＯＳトランジスタは、ゲ−トシ
リコン酸化膜は単結晶シリコン島の上面よりも側面で厚
さが厚く、かつこの側面では上端部よりもさらに底端部
で厚さが厚くなる階段状の断面形状としたものである。
また、本発明によるＭＯＳトランジスタの製造方法は、
自己整合法で単結晶シリコン島の側面のみを窓開けした
シリコン窒化膜をマスクとして下地の多結晶シリコン膜
を選択的に熱酸化し、これによってこの単結晶シリコン
島の側面に上面よりも厚さの厚いゲ−トシリコン酸化膜
を形成するものである。
【００１２】
【作用】本発明においては、単結晶シリコン島の側面に
形成される寄生ＭＯＳトランジスタの閾値電圧を上面に
形成されるメインＭＯＳトランジスタのそれよりも大き
くすることができる。このためにソ−ス・ドレイン間リ
ーク電流を大幅に低減できる。また、この単結晶シリコ
ン島の側面、特に底端部に厚さの厚いゲ−トシリコン酸
化膜を形成できるため、ゲ−トシリコン酸化膜の絶縁破
壊電圧の低下を防止できる。
形成される寄生ＭＯＳトランジスタの閾値電圧を上面に
形成されるメインＭＯＳトランジスタのそれよりも大き
くすることができる。このためにソ−ス・ドレイン間リ
ーク電流を大幅に低減できる。また、この単結晶シリコ
ン島の側面、特に底端部に厚さの厚いゲ−トシリコン酸
化膜を形成できるため、ゲ−トシリコン酸化膜の絶縁破
壊電圧の低下を防止できる。
【００１３】
【実施例】以下、図面を用いて本発明の実施例を詳細に
説明する。図１は本発明によるＭＯＳトランジスタの一
実施例による断面構造を示すｎチャネルＭＯＳトランジ
スタの断面図であり、同図ではソ−スとドレインとが向
かい合った方向に素子を壁開したときの断面構造であ
る。また、図２は図１に示すＭＯＳトランジスタのＸ−
Ｘ′線に沿って壁開したときの断面構造を示す断面図で
ある。図１において、２は埋め込みシリコン酸化膜、３
は単結晶シリコン基板、６は単結晶シリコン島、１２は
ゲ−トシリコン酸化膜、１３は多結晶シリコン電極、１
４はソ−ス領域、１５はドレイン電極、１６はチャネル
領域、１７はパッシベーション膜、１８はソ−ス電極、
１９はドレイン電極である。
説明する。図１は本発明によるＭＯＳトランジスタの一
実施例による断面構造を示すｎチャネルＭＯＳトランジ
スタの断面図であり、同図ではソ−スとドレインとが向
かい合った方向に素子を壁開したときの断面構造であ
る。また、図２は図１に示すＭＯＳトランジスタのＸ−
Ｘ′線に沿って壁開したときの断面構造を示す断面図で
ある。図１において、２は埋め込みシリコン酸化膜、３
は単結晶シリコン基板、６は単結晶シリコン島、１２は
ゲ−トシリコン酸化膜、１３は多結晶シリコン電極、１
４はソ−ス領域、１５はドレイン電極、１６はチャネル
領域、１７はパッシベーション膜、１８はソ−ス電極、
１９はドレイン電極である。
【００１４】図２において、ゲ−トシリコン酸化膜１２
は、単結晶シリコン島６の上面よりも側面で厚さが厚
い。また、このゲ−トシリコン酸化膜１２は、側面の上
端部Ａよりも底端部Ｂでさらに厚さが厚いため、急峻さ
が緩和された階段状の断面形状を有している。ゲ−トシ
リコン酸化膜１２がこのような形状上の特徴を持つこと
から、単結晶シリコン島６の側面に形成される寄生ＭＯ
Ｓトランジスタを不活性とでき、ソ−ス・ドレイン間リ
ーク電流を大幅に低減できる。また、側面で発生するゲ
−トシリコン酸化膜１２の絶縁破壊電圧の低下も防止で
きる。さらに側面の急峻さが緩和されていることから、
電極配線の段切れと言った問題も軽減できる。
は、単結晶シリコン島６の上面よりも側面で厚さが厚
い。また、このゲ−トシリコン酸化膜１２は、側面の上
端部Ａよりも底端部Ｂでさらに厚さが厚いため、急峻さ
が緩和された階段状の断面形状を有している。ゲ−トシ
リコン酸化膜１２がこのような形状上の特徴を持つこと
から、単結晶シリコン島６の側面に形成される寄生ＭＯ
Ｓトランジスタを不活性とでき、ソ−ス・ドレイン間リ
ーク電流を大幅に低減できる。また、側面で発生するゲ
−トシリコン酸化膜１２の絶縁破壊電圧の低下も防止で
きる。さらに側面の急峻さが緩和されていることから、
電極配線の段切れと言った問題も軽減できる。
【００１５】図３〜図９は図１に示した本発明によるｎ
チャネルＭＯＳトランジスタの製造方法の一実施例を説
明する工程の断面図である。まず、図３に示すように厚
さ１００ｎｍ前後のｐ形単結晶シリコン層１と厚さ１０
０ｎｍ前後の埋め込みシリコン酸化膜２とｐ形単結晶シ
リコン基板３とが順次積層された構造のＳＯＩ基板を出
発基板としてまず、単結晶シリコン層１の表面に厚さ５
ｎｍのシリコン酸化膜４を熱酸化で形成する。その後、
パターン化したレジスト５をマスクとしてシリコン酸化
膜４と単結晶シリコン層１とを順次に異方性エッチング
法で除去する。これによってｐ形の単結晶シリコン島６
を埋め込みシリコン酸化膜２の上に形成する。
チャネルＭＯＳトランジスタの製造方法の一実施例を説
明する工程の断面図である。まず、図３に示すように厚
さ１００ｎｍ前後のｐ形単結晶シリコン層１と厚さ１０
０ｎｍ前後の埋め込みシリコン酸化膜２とｐ形単結晶シ
リコン基板３とが順次積層された構造のＳＯＩ基板を出
発基板としてまず、単結晶シリコン層１の表面に厚さ５
ｎｍのシリコン酸化膜４を熱酸化で形成する。その後、
パターン化したレジスト５をマスクとしてシリコン酸化
膜４と単結晶シリコン層１とを順次に異方性エッチング
法で除去する。これによってｐ形の単結晶シリコン島６
を埋め込みシリコン酸化膜２の上に形成する。
【００１６】次に図４に示すようにレジスト５とシリコ
ン酸化膜４とを除去した後、単結晶シリコン島６の上面
と側面とに厚さ１０ｎｍ程度のシリコン酸化膜７を熱酸
化で形成する。その後、減圧ＣＶＤ法で多結晶シリコン
膜８を３０ｎｍ程度の厚さに堆積し、続いて耐酸化性を
有する厚さ５０ｎｍ前後のシリコン窒化膜９を堆積す
る。なお、多結晶シリコン膜９の代わりにアモルファス
シリコン膜を堆積しても良い。ただし、後の熱処理工程
でこのアモルファスシリコン膜は多結晶シリコン膜に改
質する。
ン酸化膜４とを除去した後、単結晶シリコン島６の上面
と側面とに厚さ１０ｎｍ程度のシリコン酸化膜７を熱酸
化で形成する。その後、減圧ＣＶＤ法で多結晶シリコン
膜８を３０ｎｍ程度の厚さに堆積し、続いて耐酸化性を
有する厚さ５０ｎｍ前後のシリコン窒化膜９を堆積す
る。なお、多結晶シリコン膜９の代わりにアモルファス
シリコン膜を堆積しても良い。ただし、後の熱処理工程
でこのアモルファスシリコン膜は多結晶シリコン膜に改
質する。
【００１７】次に図５に示すようにＥＣＲプラズマ堆積
法で厚さ２００ｎｍ程度のシリコン酸化膜１０を堆積
し、その後、フッ化水素酸水溶液で単結晶シリコン島６
の側面に堆積したシリコン酸化膜１０のみを自己整合的
に除去する。このとき、単結晶シリコン島６の上面とフ
ィールド領域とに堆積したシリコン酸化膜１０は、その
エッチング・レートが前述した側面に堆積したシリコン
酸化膜１０と比較して約２桁小さいため、僅かにエッチ
ングされるだけである。ＥＣＲプラズマ堆積法で形成し
たシリコン酸化膜１０が示すこの特異なエッチング特性
は、例えば公知文献（Journal of The Electrochemical
Society [K.Ehara et al.,"Planar Interconnection T
echnology for LSI Fabrication Utilizing Lift-off P
rocess,"Journal of The Electrochemical Society, Vo
l.131, No.2, pp.419-424,1984.]) に開示されている。
法で厚さ２００ｎｍ程度のシリコン酸化膜１０を堆積
し、その後、フッ化水素酸水溶液で単結晶シリコン島６
の側面に堆積したシリコン酸化膜１０のみを自己整合的
に除去する。このとき、単結晶シリコン島６の上面とフ
ィールド領域とに堆積したシリコン酸化膜１０は、その
エッチング・レートが前述した側面に堆積したシリコン
酸化膜１０と比較して約２桁小さいため、僅かにエッチ
ングされるだけである。ＥＣＲプラズマ堆積法で形成し
たシリコン酸化膜１０が示すこの特異なエッチング特性
は、例えば公知文献（Journal of The Electrochemical
Society [K.Ehara et al.,"Planar Interconnection T
echnology for LSI Fabrication Utilizing Lift-off P
rocess,"Journal of The Electrochemical Society, Vo
l.131, No.2, pp.419-424,1984.]) に開示されている。
【００１８】次に図６に示すようにシリコン酸化膜１０
をマスクとして表面が露出したシリコン窒化膜９を熱リ
ン酸水溶液で除去し、その後、例えばフッ化水素酸水溶
液でシリコン酸化膜１０を除去する。これによって多結
晶シリコン膜８は、単結晶シリコン島６の側面でのみ露
出し、他の領域ではシリコン窒化膜９で覆われる。
をマスクとして表面が露出したシリコン窒化膜９を熱リ
ン酸水溶液で除去し、その後、例えばフッ化水素酸水溶
液でシリコン酸化膜１０を除去する。これによって多結
晶シリコン膜８は、単結晶シリコン島６の側面でのみ露
出し、他の領域ではシリコン窒化膜９で覆われる。
【００１９】次に図７に示すように露出した多結晶シリ
コン膜８を熱酸化し、これを全てシリコン酸化膜１１に
改質する。このとき、多結晶シリコン膜８の厚さは３０
ｎｍであるので、これを酸化して得られるシリコン酸化
膜１１の厚さは約２．２倍の６６ｎｍとなる。多結晶シ
リコン膜８の下地であるシリコン酸化膜７の厚さが１０
ｎｍであることから、この実施例の場合には、単結晶シ
リコン島６の側面には７６ｎｍ厚のシリコン酸化膜１１
が形成されることになる。
コン膜８を熱酸化し、これを全てシリコン酸化膜１１に
改質する。このとき、多結晶シリコン膜８の厚さは３０
ｎｍであるので、これを酸化して得られるシリコン酸化
膜１１の厚さは約２．２倍の６６ｎｍとなる。多結晶シ
リコン膜８の下地であるシリコン酸化膜７の厚さが１０
ｎｍであることから、この実施例の場合には、単結晶シ
リコン島６の側面には７６ｎｍ厚のシリコン酸化膜１１
が形成されることになる。
【００２０】次に図８に示すようにシリコン窒化膜９を
熱リン酸水溶液を用いて除去し、続いて多結晶シリコン
膜８を例えばＥＣＲエッチング法で除去する。その後、
単結晶シリコン島６の上面に形成されていた厚さ１０ｎ
ｍのシリコン酸化膜７を例えばフッ化水素酸水溶液で除
去する。このとき、単結晶シリコン島６の側面に形成さ
れていたシリコン酸化膜１１もその表面が除去されるた
め、その膜厚は６６ｎｍとなる。なお、単結晶シリコン
島６の側面に残すシリコン酸化膜１１をさらに厚くした
い場合には、前述した図４の多結晶シリコン膜８の厚さ
を大きくすれば良い。
熱リン酸水溶液を用いて除去し、続いて多結晶シリコン
膜８を例えばＥＣＲエッチング法で除去する。その後、
単結晶シリコン島６の上面に形成されていた厚さ１０ｎ
ｍのシリコン酸化膜７を例えばフッ化水素酸水溶液で除
去する。このとき、単結晶シリコン島６の側面に形成さ
れていたシリコン酸化膜１１もその表面が除去されるた
め、その膜厚は６６ｎｍとなる。なお、単結晶シリコン
島６の側面に残すシリコン酸化膜１１をさらに厚くした
い場合には、前述した図４の多結晶シリコン膜８の厚さ
を大きくすれば良い。
【００２１】次に図９に示すように通常のＭＯＳトラン
ジスタの製造工程にしたがってまず、ｐ形の単結晶シリ
コン島６の上面に例えば２０ｎｍ厚のゲ−トシリコン酸
化膜１２を熱酸化で形成し、続いて厚さ３００ｎｍ程度
のゲ−ト用の多結晶シリコン電極１３を堆積，加工す
る。その後、多結晶シリコン電極１３をマスクとしてｎ
形不純物のイオン注入を行い、ｎ形のソ−ス領域１４と
ドレイン電極１５とを形成する。このとき、ゲ−トシリ
コン酸化膜１２直下のｐ形シリコン領域がチャネル領域
１６となる。続いてパッシベーション膜１７を堆積し、
さらに電極コンタクトを窓開し、最後にソ−ス電極１８
とドレイン電極１９とを施してｎチャネルＭＯＳトラン
ジスタを得る。
ジスタの製造工程にしたがってまず、ｐ形の単結晶シリ
コン島６の上面に例えば２０ｎｍ厚のゲ−トシリコン酸
化膜１２を熱酸化で形成し、続いて厚さ３００ｎｍ程度
のゲ−ト用の多結晶シリコン電極１３を堆積，加工す
る。その後、多結晶シリコン電極１３をマスクとしてｎ
形不純物のイオン注入を行い、ｎ形のソ−ス領域１４と
ドレイン電極１５とを形成する。このとき、ゲ−トシリ
コン酸化膜１２直下のｐ形シリコン領域がチャネル領域
１６となる。続いてパッシベーション膜１７を堆積し、
さらに電極コンタクトを窓開し、最後にソ−ス電極１８
とドレイン電極１９とを施してｎチャネルＭＯＳトラン
ジスタを得る。
【００２２】なお、前述した実施例においては、ＭＯＳ
トランジスタとしてｎチャネルＭＯＳトランジスタにつ
いて説明したが、ｐチャネルＭＯＳトランジスタに適用
した場合でも不純物のタイプが異なるだけで本質的には
同じであり、これも当然本発明に含まれることは勿論で
ある。
トランジスタとしてｎチャネルＭＯＳトランジスタにつ
いて説明したが、ｐチャネルＭＯＳトランジスタに適用
した場合でも不純物のタイプが異なるだけで本質的には
同じであり、これも当然本発明に含まれることは勿論で
ある。
【００２３】
【発明の効果】以上、説明したように本発明によるＭＯ
Ｓトランジスタおよびその製造方法によれば、以下に説
明するような極めて優れた効果が得られる。 ＭＯＳトランジスタを形成する単結晶シリコン島の側
面には、その上面よりも厚さの厚いゲ−トシリコン酸化
膜を制御性良く形成できる。このために側面で形成され
る寄生ＭＯＳトランジスタを容易に不活性とでき、ソ−
ス・ドレイン間リーク電流を大幅に低減できる。また、
側面で発生するゲ−トシリコン酸化膜の耐圧劣化も防止
できる。さらに単結晶シリコン島の側面で急峻さが緩和
されることから、ここでの電極配線切れを軽減できる。
したがって本発明での構造を採用すれば、電気的特性に
優れ、かつ信頼性の高いＭＯＳトランジスタを実現でき
る。 単結晶シリコン島の側面に残す厚いゲ−トシリコン酸
化膜は、自己整合法によって形成される。このためにゲ
−トシリコン酸化膜の厚さおよび形状は、単結晶シリコ
ン島の平面形状とその大きさには依存しない。したがっ
てＭＯＳトランジスタを１チップ上に数多く配置する場
合、柔軟性が高く、また、高集積化も図れる。
Ｓトランジスタおよびその製造方法によれば、以下に説
明するような極めて優れた効果が得られる。 ＭＯＳトランジスタを形成する単結晶シリコン島の側
面には、その上面よりも厚さの厚いゲ−トシリコン酸化
膜を制御性良く形成できる。このために側面で形成され
る寄生ＭＯＳトランジスタを容易に不活性とでき、ソ−
ス・ドレイン間リーク電流を大幅に低減できる。また、
側面で発生するゲ−トシリコン酸化膜の耐圧劣化も防止
できる。さらに単結晶シリコン島の側面で急峻さが緩和
されることから、ここでの電極配線切れを軽減できる。
したがって本発明での構造を採用すれば、電気的特性に
優れ、かつ信頼性の高いＭＯＳトランジスタを実現でき
る。 単結晶シリコン島の側面に残す厚いゲ−トシリコン酸
化膜は、自己整合法によって形成される。このためにゲ
−トシリコン酸化膜の厚さおよび形状は、単結晶シリコ
ン島の平面形状とその大きさには依存しない。したがっ
てＭＯＳトランジスタを１チップ上に数多く配置する場
合、柔軟性が高く、また、高集積化も図れる。
【図１】本発明によるＭＯＳトランジスタの一実施例に
よる構成を示す断面図である。
よる構成を示す断面図である。
【図２】図１のＸ−Ｘ′線の断面図である。
【図３】本発明によるＭＯＳトランジスタの製造方法の
一実施例を説明する工程の一断面図である。
一実施例を説明する工程の一断面図である。
【図４】本発明によるＭＯＳトランジスタの製造方法の
一実施例を説明する工程の一断面図である。
一実施例を説明する工程の一断面図である。
【図５】本発明によるＭＯＳトランジスタの製造方法の
一実施例を説明する工程の一断面図である。
一実施例を説明する工程の一断面図である。
【図６】本発明によるＭＯＳトランジスタの製造方法の
一実施例を説明する工程の一断面図である。
一実施例を説明する工程の一断面図である。
【図７】本発明によるＭＯＳトランジスタの製造方法の
一実施例を説明する工程の一断面図である。
一実施例を説明する工程の一断面図である。
【図８】本発明によるＭＯＳトランジスタの製造方法の
一実施例を説明する工程の一断面図である。
一実施例を説明する工程の一断面図である。
【図９】本発明によるＭＯＳトランジスタの製造方法の
一実施例を説明する工程の一断面図である。
一実施例を説明する工程の一断面図である。
【図１０】従来のＭＯＳトランジスタの製造方法を説明
する工程の一断面図である。
する工程の一断面図である。
【図１１】従来のＭＯＳトランジスタの製造方法を説明
する工程の一断面図である。
する工程の一断面図である。
【図１２】従来のＭＯＳトランジスタの製造方法を説明
する工程の一断面図である。
する工程の一断面図である。
【図１３】図１２に示すＭＯＳトランジスタのＸ−Ｘ′
線の断面図である。
線の断面図である。
【図１４】従来のｎチャネルＭＯＳトランジスタのサブ
スレッショルド特性を示す図である。
スレッショルド特性を示す図である。
１ 単結晶シリコン層 ２ 埋め込みシリコン酸化膜 ３ 単結晶シリコン基板 ４ シリコン酸化膜 ５ レジスト ６ 単結晶シリコン島 ７ シリコン酸化膜 ８ 多結晶シリコン膜 ９ シリコン窒化膜 １０ シリコン酸化膜 １１ シリコン酸化膜 １２ ゲ−トシリコン酸化膜 １３ 多結晶シリコン電極 １４ ソ−ス電極 １５ ドレイン領域 １６ チャネル領域 １７ パッシベーション膜 １８ ソ−ス電極 １９ ドレイン電極
Claims (3)
- 【請求項１】 絶縁層上に形成された単結晶シリコン島
の上面および側面にゲ−トシリコン酸化膜を有するメサ
型分離構造のＭＯＳトランジスタにおいて、 前記単結晶シリコン島の側面に形成されたゲ−トシリコ
ン酸化膜が前記側面の上端部および底端部の両近傍で前
記単結晶シリコン島の上面に形成されたゲ−トシリコン
酸化膜よりも厚さが厚く、かつ前記単結晶シリコン島の
側面に形成されたゲ−トシリコン酸化膜が前記側面の上
端部よりも前記底端部で厚さが厚くなって階段状の断面
形状を有することを特徴とするＭＯＳトランジスタ。 - 【請求項２】 絶縁層上に形成された単結晶シリコン島
の上面および側面にゲ−トシリコン酸化膜を有するメサ
型分離構造のＭＯＳトランジスタにおいて、 前記単結晶シリコン島の上面，側面および前記単結晶シ
リコン島間のフィールド領域に非単結晶シリコン膜とシ
リコン窒化膜とを順次堆積する堆積工程と、 前記単結晶シリコン島の側面に堆積した前記シリコン窒
化膜のみを選択的に除去する選択除去工程と、 前記単結晶シリコン島の側面にのみ露出した前記非単結
晶シリコン膜を選択的に熱酸化してこれをシリコン酸化
膜に改質する改質工程と、 を有することを特徴とするＭＯＳトランジスタの製造方
法。 - 【請求項３】 請求項２において、傾斜部でのエッチン
グレートが平坦部でのそれよりも極めて大きい特性を有
するシリコン酸化膜を前記シリコン窒化膜上に堆積する
堆積工程と、 前記単結晶シリコン島の側面に堆積した前記シリコン酸
化膜のみをフッ化水素酸水溶液で自己整合的に除去する
除去工程と、 前記シリコン酸化膜をマスクとして前記単結晶シリコン
島の側面部で露出した前記シリコン窒化膜を除去する除
去工程と、 を有することを特徴とするＭＯＳトランジスタの製造方
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26865691A JPH0582789A (ja) | 1991-09-20 | 1991-09-20 | Ｍｏｓトランジスタおよびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26865691A JPH0582789A (ja) | 1991-09-20 | 1991-09-20 | Ｍｏｓトランジスタおよびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0582789A true JPH0582789A (ja) | 1993-04-02 |
Family
ID=17461584
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP26865691A Pending JPH0582789A (ja) | 1991-09-20 | 1991-09-20 | Ｍｏｓトランジスタおよびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0582789A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008141108A (ja) * | 2006-12-05 | 2008-06-19 | Semiconductor Energy Lab Co Ltd | 半導体装置及びその作製方法 |
-
1991
- 1991-09-20 JP JP26865691A patent/JPH0582789A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008141108A (ja) * | 2006-12-05 | 2008-06-19 | Semiconductor Energy Lab Co Ltd | 半導体装置及びその作製方法 |
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