本発明の実施の形態について、図面を用いて以下に説明する。但し、本発明は以下の説明に限定されず、本発明の趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本発明は以下に示す実施の形態の記載内容に限定して解釈されるものではない。なお、以下に説明する本発明の構成において、同じものを指す符号は異なる図面間で共通して用いる場合がある。
(実施の形態1)
本実施の形態では、半導体層の端部におけるゲート絶縁膜の被覆不良によるリーク電流を抑制することが可能な半導体装置の構造について説明する。
図1は本発明に係る半導体装置の主要な構成を説明するための上面図及び断面図である。図1(A)は、特に薄膜トランジスタの要部の上面図を示し、図1(B)は図1(A)のA1とB1とを結ぶ破線における断面図を示し、図1(C)は図1(A)のA2とB2とを結ぶ破線における断面図を示している。
本実施の形態に示す薄膜トランジスタは、基板30上に絶縁層31を介して島状に設けられた半導体層32と、半導体層32上に形成されたゲート絶縁層33と、半導体層32の上方にゲート絶縁層33を介して設けられたゲート電極として機能する導電層34と、を含む薄膜トランジスタ205と、ゲート絶縁層33及び導電層34を覆って設けられた絶縁層203と、絶縁層203上に設けられたソース電極又はドレイン電極として機能する導電層204とを有している(図1(A)〜(C))。なお、半導体層32は、チャネル形成領域32aとソース領域又はドレイン領域として機能する不純物領域32b、32cとに加えて、半導体層32の端部、ここでは導電層34の下方のチャネル形成領域32aに接した部分に形成された絶縁層36とを有している。なお、チャネル形成領域32a中に、不純物領域32b、32cに添加した不純物とは逆の導電型の不純物が添加されていてもよい。
ここで、絶縁層36は、酸素を含む雰囲気下で半導体層32の端部をプラズマ処理することにより形成された酸化膜である。半導体層の端部に形成された絶縁層36は、半導体層32の端部とゲート電極として機能する導電層34が短絡してリーク電流が流れるのを防止するために設ける。従って、絶縁層36は、少なくとも半導体層32のチャネル形成領域32aの側面(露出している部分)に形成されていればよい。ただし、それ以外の部分に形成されていてももちろん構わない。なお、本実施の形態において、絶縁層36はゲート絶縁層33の下側(基板側)の領域にゲート絶縁層33と接して形成されている。
本実施の形態において、基板30上に形成された絶縁層31上に、半導体層とゲート絶縁層として機能する絶縁層とを順次形成し、半導体層と絶縁層とをエッチングすることにより、島状に設けられた半導体層32及びゲート絶縁層33を形成する。その後、ゲート絶縁層33及び半導体層32の端部の半導体層が露出している部分に対してプラズマ処理を行うことにより、半導体層32の端部に絶縁層36を形成することができる。
なお、本実施の形態において、ゲート絶縁層33の表面からプラズマ処理を行うため、半導体層32の端部のみではなく、ゲート絶縁層33と接する半導体層32表面も酸化される。従って、ゲート絶縁層33と接する半導体層32表面にも絶縁層36が形成されている。
本実施の形態に示す半導体装置は、ゲート電極下の半導体層のチャネル形成領域の端部(側面)に絶縁層を有するため、ゲート絶縁膜の半導体層表面への被覆不良が半導体装置に及ぼす影響を低減することができる。つまり、半導体層のチャネル形成領域の側面とゲート電極とが接しない構造にできるため、ゲートリーク不良を低減し、ゲート電極の耐圧を向上させることが可能となる。
本実施の形態において、ゲート絶縁層33は、酸化シリコン(SiO)膜、窒化シリコン(SiN)膜、酸化窒化シリコン(SiOxNy)(x>y>0)膜、窒化酸化シリコン(SiNxOy)(x>y>0)膜、Hf系酸化膜等を単層又は積層した膜を用いて形成することができる。このような絶縁層は、気相成長法やスパッタリング法で形成することができる。なお、気相成長法やスパッタリング法で形成されたゲート絶縁膜表面をプラズマ処理してもよい。また、半導体層32を形成した後に、酸素を含む雰囲気又は窒素を含む雰囲気下で半導体膜表面をプラズマ処理することにより、半導体膜表面に形成された酸化シリコン(SiO)膜、窒化シリコン(SiN)膜、酸化窒化シリコン(SiOxNy)(x>y>0)膜、又は窒化酸化シリコン(SiNxOy)(x>y>0)膜をゲート絶縁層として用いることもできる。
ここで、ゲート絶縁層33として、酸化シリコン(SiO)膜、窒化シリコン(SiN)膜、酸化窒化シリコン(SiOxNy)(x>y>0)膜、窒化酸化シリコン(SiNxOy)(x>y>0)膜、Hf系酸化膜等を単層又は積層した膜を、気相成長法やスパッタリング法を用いて形成する場合、これらの膜の誘電率に比べて半導体層32の端部に形成される酸化膜の誘電率は小さくなる。よって、ゲート絶縁層33と半導体層の端部に形成される絶縁層36とを同程度の膜厚で形成した場合でも、ゲート絶縁層33の実効膜厚に比べて半導体層32の端部に形成される絶縁層36(酸化膜)の実効膜厚を厚くすることができ、半導体層32の端部における電界集中を緩和することができる。例えば、ゲート絶縁層33を5〜20nm程度の膜厚で形成した場合、ゲート絶縁層33の実効膜厚に比べて半導体層32の端部に形成される酸化膜の実効膜厚は厚くなり、半導体層32の端部における電界集中を緩和することができる。従って、ゲートリーク不良を低減し、ゲート電極の耐圧を向上させることが可能となる。
また、ゲート絶縁層33として窒化シリコン(SiN)膜や窒化酸化シリコン(SiNxOy)(x>y>0)膜を用いた場合、ゲート絶縁層33に接する半導体層32の酸化速度に比べて、半導体層32の端部の露出している部分の酸化速度が速いため、半導体層32の端部に厚く酸化膜を形成することができる。よって、半導体層32の端部付近における電界集中を緩和することができ、ゲートリーク不良を低減し、ゲート電極の耐圧を向上させることが可能となる。
また、エッチングして半導体層32及び絶縁層33を形成する際に、図2(A)に示すように、半導体層32の下地膜として形成される絶縁層31も部分的に除去され、窪み37が形成されることがある。窪み37が形成された場合に、半導体層32上にゲート絶縁層33を形成すると、半導体層32及び窪み37の段差を覆いきれず、ゲート絶縁層33が部分的に切断されてしまい、半導体層32とゲート電極として機能する導電層34とが接して半導体層32及びゲート電極層の間でリーク電流が生じてしまう可能性がある。
しかしながら本実施の形態で示すように、島状の半導体層32とゲート絶縁層33を形成した後に半導体層32表面を酸素を含む雰囲気下でプラズマ処理して半導体層32の端部に絶縁層36を形成することにより、図2(B)に示すように半導体層32の表面を絶縁層で覆うことができる。従って、絶縁層31が部分的に除去されて窪み37が形成された場合でも、半導体層32のチャネル形成領域32aと半導体層32上に形成される導電層34とが接することがなくなる。従って、ゲートリーク不良を低減し、ゲート電極の耐圧を向上させることが可能となる。
なお、酸素を含む雰囲気下として例えば、酸素(O2)と希ガス(He、Ne、Ar、Kr、Xeの少なくとも一つを含む)との混合ガス雰囲気下、酸素と水素(H2)と希ガスとの混合ガス雰囲気下、一酸化二窒素と希ガスとの混合ガス雰囲気下、または一酸化二窒素と水素と希ガスとの混合ガス雰囲気下で行うことができる。例えば、酸素(O2)、水素(H2)とアルゴン(Ar)との混合ガスを用いることができる。その場合、酸素を0.1〜100sccm、水素を0.1〜100sccm、アルゴンを100〜5000sccm含んだ混合ガスを用いることができる。なお、酸素:水素:アルゴン=1:1:100の比率で混合ガスを導入することが好ましい。例えば、酸素を5sccm、水素を5sccm、アルゴンを500sccmとして導入すればよい。
また、窒素を含む雰囲気下として例えば、窒素(N2)と希ガス(He、Ne、Ar、Kr、Xeの少なくとも一つを含む)との混合ガス雰囲気下、窒素と水素と希ガスとの混合ガス雰囲気下、またはアンモニア(NH3)と希ガスとの混合ガス雰囲気下で行うことができる。
なお、プラズマ処理は、上記ガスの雰囲気中において、電子密度が1×1011cm−3以上であり、電子温度が1.5eV以下のプラズマを用いて行う。より詳しくいうと、電子密度が1×1011cm−3以上1×1013cm−3以下で、電子温度が0.5eV以上1.5eV以下のプラズマで行う。上記プラズマはプラズマの電子密度が高密度であり、基板30上に形成された被処理物(ここでは、半導体層32)付近での電子温度が低いため、被処理物に対するプラズマによる損傷を防止することができる。また、プラズマの電子密度が1×1011cm−3以上と高密度であるため、プラズマ処理を用いて、被照射物を酸化することよって形成される酸化物または窒化膜は、CVD法やスパッタ法等により形成された膜と比較して膜厚等が均一性に優れ、且つ緻密な膜を形成することができる。また、プラズマの電子温度が1.5eV以下と低いため、従来のプラズマ処理や熱酸化法と比較して低い温度で酸化または窒化処理を行うことができる。例えば、ガラス基板の歪点よりも100度以上低い温度でプラズマ処理を行っても十分に酸化を行うことができる。また、プラズマを形成するための周波数としては、マイクロ波(2.45GHz)等の高周波を用いることができる。
なお、薄膜トランジスタの形状は図1に示すものに限られるものではなく、例えばゲート電極として機能する導電層34の側壁に接して絶縁物からなるサイドウォール301を形成してもよいし、ソース領域又はドレイン領域として機能する不純物領域32b、32cとチャネル形成領域32aとの間に、不純物領域32b、32cより低濃度に不純物が添加された低濃度不純物領域(LDD領域)32d、32eが形成されていてもよい(図9(A))。また、薄膜トランジスタの構造として上述した構造に限られず、チャネル形成領域が1つ形成されるシングルゲート構造でもよいし、2つ形成されるダブルゲート構造または3つ形成されるトリプルゲート構造等のマルチゲート構造を用いることができる。また、ゲート電極を積層構造で設けてもよい。例えば、ゲート電極を第1の導電層34aと第1の導電層34a上に形成される第2の導電層34bとの2層構造とし、第1の導電膜をテーパー状で形成し、第1の導電膜にのみ重なるように低濃度不純物領域32d、32eを設ける構造(図9(B))としてもよい。また、ゲート電極を第1の導電層34aと第1の導電層34a上に形成される第2の導電層34bで設け、第2の導電層34bの側壁に接し且つ導電層34aの上方に形成されるようにサイドウォール301を設ける構造(図9(C))としてもよい。また、ソース領域またはドレイン領域として機能する不純物領域32b、32cをNi、Co、W等のシリサイドで形成することも可能である。
(実施の形態2)
本実施の形態では、図1に示した半導体装置の作製方法の一例に関して図面を参照して説明する。なお、本実施の形態では図1(A)のA1とB1とを結ぶ破線での断面における作製工程を図3(A)〜(C)、図4(A)〜(B)を用いて、図1(A)のA2とB2とを結ぶ破線での断面における作製工程を図3(D)〜(F)、図4(C)〜(D)を用いて説明する。
まず、基板30上に絶縁層31を形成する(図3(A)、(D))。
基板30は、ガラス基板、石英基板、金属基板(例えばセラミック基板またはステンレス基板など)、Si基板等の半導体基板などを用いることができる。また、他にもプラスチック基板として、ポリエチレンテレフタレート(PET)、ポリエチレンナフタレート(PEN)、ポリエーテルサルフィン(PES)、アクリルなどの基板を選択することもできる。
絶縁層31は、基板30からアルカリ金属などの不純物が拡散して、上に形成される素子の汚染を防ぐものであり、ブロッキング層として適宜設ければ良い。例えば、CVD法やスパッタリング法等を用いて、酸化シリコン、窒化シリコン、酸化窒化シリコン(SiOxNy)(x>y>0)、窒化酸化シリコン(SiNxOy)(x>y>0)等の絶縁材料を用いて形成することができる。例えば、絶縁層31を2層構造とする場合、第1層目の絶縁膜として窒化酸化シリコン膜を形成し、第2層目の絶縁膜として酸化窒化シリコン膜を形成するとよい。また、第1層目の絶縁膜として窒化シリコン膜を形成し、第2層目の絶縁膜として酸化シリコン膜を形成してもよい。
続いて、絶縁層31上に半導体膜201を形成する。半導体膜201は、非晶質半導体膜又は結晶質半導体膜で形成することができる。結晶性半導体膜としては、絶縁層31上に形成した非晶質半導体膜を熱処理やレーザー光の照射によって結晶化させたものなどを用いることができる。なお、半導体材料としては、シリコンが好ましく、その他にシリコンゲルマニウム半導体等を用いることもできる。
半導体膜201は、10nm〜200nm、好ましくは10nm〜50nm程度、更に好ましくは10nm〜30nm程度の膜厚で形成するとよい。なお、50nm以下の半導体膜を形成する場合、50nm以上の膜厚で半導体膜を形成した後で、半導体膜の表面をドライエッチング処理することにより10nm〜50nm程度の膜厚の半導体膜を形成してもよい。このときのエッチングの際のエッチングガスとしては、Cl2、BCl3、SiCl4等の塩素系のガス、CF4、NF3、SF6、CHF3、CF4等のフッ素系のガス、又はフッ素系ガスにO2ガス、H2ガス、HeやAr等の不活性ガスを適宜加えた混合ガス等を用いることができる。なお、ドライエッチングの前に、半導体膜表面を希フッ酸処理して半導体表面に形成される自然酸化膜を除去し、その後半導体表面をオゾン水などで処理して半導体表面に酸化膜を形成しておいてもよい。
半導体膜201を50nm以下程度の薄膜で形成することにより、半導体膜表面に形成されるゲート絶縁層の被覆不良を低減することができる。また、半導体膜を薄膜で形成することにより、TFTをより小型化することができる。また、TFTのしきい値電圧を小さくするためにチャネル形成領域への不純物元素のドープ量を増加させた場合でも、半導体膜を薄膜で形成することにより完全空乏型のTFTを作製しやすくなるため、良好なS値でしきい値電圧の小さなTFTを作製することができる。
また、非結晶半導体膜をレーザー光の照射によって結晶化若しくは再結晶化した膜を半導体膜201として用いる場合、レーザー光の光源としてLD励起の連続発振(CW)レーザー(YVO4、第2高調波(波長532nm))を用いることができる。特に第2高調波に限定する必要はないが、第2高調波はエネルギー効率の点で、さらに高次の高調波より優れている。CWレーザーを半導体膜に照射すると、連続的に半導体膜にエネルギーが与えられるため、一旦半導体膜を溶融状態にすると、溶融状態を継続させることができる。さらに、CWレーザーを走査することによって半導体膜の固液界面を移動させ、この移動の方向に沿って一方向に長い結晶粒を形成することができる。また、固体レーザーを用いるのは、気体レーザー等と比較して、出力の安定性が高く、安定した処理が見込まれるためである。なお、CWレーザーに限らず、繰り返し周波数が10MHz以上のパルスレーザを用いることも可能である。繰り返し周波数が高いパルスレーザを用いると、半導体膜が溶融してから固化するまでの時間よりもレーザーのパルス間隔が短ければ、常に半導体膜を溶融状態にとどめることができ、固液界面の移動により一方向に長い結晶粒で構成される半導体膜を形成することができる。その他のCWレーザー及び繰り返し周波数が10MHz以上のパルスレーザを使用することもできる。例えば、気体レーザーとしては、Arレーザー、Krレーザー、CO2レーザー等がある。固体レーザーとして、YAGレーザー、YLFレーザー、YAlO3レーザー、GdVO4レーザー、KGWレーザー、KYWレーザー、アレキサンドライトレーザー、Ti:サファイアレーザー、Y2O3レーザー、YVO4レーザー等がある。また、YAGレーザー、Y2O3レーザー、GdVO4レーザー、YVO4レーザーなどのセラミックスレーザがある。金属蒸気レーザーとしてはヘリウムカドミウムレーザ等が挙げられる。また、レーザー発振器において、レーザー光をTEM00(シングル横モード)で発振して射出すると、被照射面において得られる線状のビームスポットのエネルギー均一性を上げることができるので好ましい。その他にも、パルス発振のエキシマレーザーを用いても良い。
続いて、半導体膜201上にゲート絶縁層として機能する絶縁層206を形成する(図3(A)、(D))。絶縁層206は、酸化シリコン膜、窒化シリコン膜、酸化窒化シリコン(SiOxNy)(x>y>0)膜、窒化酸化シリコン(SiNxOy)(x>y>0)膜、Hf系酸化膜等を用いて形成することができる。このような絶縁層は、気相成長法やスパッタリング法で形成することができる。また、半導体層201表面を酸素を含む雰囲気下又は窒素を含む雰囲気下でプラズマ処理することにより形成することもできる。
次に、絶縁層206上にレジスト202を選択的に形成する(図3(A)、(D))。そして、レジスト202をマスクとして絶縁層206及び半導体膜201をドライエッチングして、ゲート絶縁層33及び島状の半導体層32を形成する(図3(B)、(E))。なお、レジスト202は、エッチングの際のマスクとして用いるものであり、ポジ型のフォトレジストやネガ型のフォトレジスト等を適宜選択して用いることができる。
なお、ドライエッチングのときのエッチングガスとしては、CF4、NF3、SF6、CHF3、CF4等のフッ素系のガス、又は該フッ素系ガスにO2ガス、H2ガス、HeやAr等の不活性ガスを適宜加えた混合ガス等を用いることができる。好ましくは、CF4とO2との混合ガス、SF6とO2との混合ガス、CHF3とHeとの混合ガス、又はCF4とH2との混合ガスを用いるとよい。また、エッチングはドライエッチングに限られずウェットエッチングで行ってもよい。その場合、半導体膜201に対してTMAH(tetramethylanmmonium hydroxide、テトラメチルアンモニウムヒドロキシド)に代表される有機アルカリ系水溶液を用いたウェットエッチングを行うことにより島状の半導体層32を形成することができる。なお、エッチング液としてTMAH等を用いた場合、半導体膜201のみが選択的にエッチングされるため、下地の絶縁層31にダメージを与えずにエッチングすることができる。このように、絶縁表面に形成された半導体層を島状に分離形成することで、同一基板上に複数の薄膜トランジスタと周辺回路を形成した場合に、それぞれの素子を分離をすることができる。すなわち、10V〜20V程度の電圧で書き込みや消去を行う必要のあるメモリ素子アレイと、3V〜7V程度の電圧で動作してデータの入出力や命令の制御を主として行う周辺回路を同一基板上に形成した場合でも、各素子に印加する電圧の違いによる相互の干渉を防ぐことができる。
また、島状の半導体層32の端部の断面形状は必ずしもテーパー状になっている必要はない。半導体層の端部付近に形成される膜の被覆不良の低減を考慮すると、よりθの角度が小さいほうが好ましいが、θが45°〜95°程度のテーパー状や垂直形状にエッチングしてもよい。
続いて、ゲート絶縁層33上に形成されたレジスト202を除去する。そして、酸素を含む雰囲気中でプラズマ処理することにより、半導体層32の端部及びゲート絶縁層33と接する半導体層32の表面に絶縁層36を形成する(図3(C)、(F))。
次に、ゲート絶縁層33上にゲート電極として機能する導電層34を形成する(図4(A)、(C))。ここでは、導電層34は単層で形成した例を示しているが、もちろん導電性材料を2層又は3層以上の積層で設けた構造としてもよい。なお、ここでは図示しないが、導電層34は、ゲート絶縁層33上を覆って形成された導電層を選択的にエッチングすることにより形成することができる。
また、導電層34は、タンタル(Ta)、タングステン(W)、チタン(Ti)、モリブデン(Mo)、アルミニウム(Al)、銅(Cu)、クロム(Cr)、ニオブ(Nb)等から選択された元素またはこれらの元素を主成分とする合金材料若しくは化合物材料で形成することができる。また、リン等の不純物元素をドーピングした多結晶珪素に代表される半導体材料により形成することもできる。例えば、導電層34を第1の導電膜と第2の導電膜との積層構造とする場合、第1の導電膜として窒化タンタルを用い、第2の導電膜としてタングステンを用いて形成するとよい。なお、この組み合わせに限られず、導電層34を積層して形成する場合には、上記材料を自由に組み合わせて設けることができる。
続いて、導電層34をマスクとして半導体層32に不純物元素121を導入することによって、半導体層32に不純物領域32b、32c及び不純物元素121が導入されないチャネル形成領域32aを形成する(図4(A)、(C))。なお、ここでは、導電層34を島状の半導体層32を横断するように形成した後に不純物元素を導入するため、導電層34に覆われていない半導体層32の領域に不純物が導入されて不純物領域32b、32cが形成され、導電層34に覆われた半導体層32の領域には不純物元素121が導入されないチャネル形成領域32aが形成される。
ここで、不純物元素121としては、n型を付与する不純物元素又はp型を付与する不純物元素を用いることができる。n型を示す不純物元素としては、リン(P)やヒ素(As)等を用いることができる。p型を示す不純物元素としては、ボロン(B)やアルミニウム(Al)やガリウム(Ga)等を用いることができる。例えば、不純物元素121として、リン(P)を1×1018〜1×1021/cm3の濃度で含まれるように半導体層32に導入し、n型を示す不純物領域32b、32cを形成すればよい。なお、チャネル形成領域32aとソース領域又はドレイン領域との間に、ソース領域又はドレイン領域より低濃度に不純物が添加された低濃度不純物領域(LDD領域)を形成してもよい。低濃度不純物領域を設けることにより、ドレイン端の電界を緩和して、書き込み及び消去の繰り返しによる劣化を抑制することができる。
また、チャネル形成領域32a中に、不純物領域32b、32cに添加した不純物とは逆の導電型を有する不純物元素(例えばn型TFTに対してはボロン)を添加してもよい。チャネル形成領域32a中に逆導電型の不純物を添加することにより、TFTのしきい値電圧を制御することができる。なお、この不純物元素はゲート電極を介してドープすることによって添加してもよいし、ゲート電極形成前に予め添加しておいてもよい。
次に、導電層34、ゲート絶縁層33、絶縁層31等を覆うように絶縁層203を形成する(図4(B)、(D))。その後、ゲート絶縁層33及び絶縁層203にコンタクトホールを形成し、絶縁層203上にソース電極又はドレイン電極として機能する導電層204を選択的に形成する(図4(B)、(D))。ここで、導電層204は、半導体層32のソース領域又はドレイン領域として機能する不純物領域32b、32cと電気的に接続されるように設ける。
ここで、絶縁層203は、CVD法やスパッタリング法等で形成した、酸化シリコン、酸化窒化シリコン(SiOxNy)(x>y>0)、窒化酸化シリコン(SiNxOy)(x>y>0)などを用いることができる。また、ポリイミド、ポリアミド、ポリビニルフェノール、ベンゾシクロブテン、アクリル、エポキシ等の有機材料、またはシロキサン樹脂等のシロキサン材料、オキサゾール樹脂などからなる単層または積層構造で設けることができる。なお、シロキサン材料とは、Si−O−Si結合を含む材料に相当する。シロキサンは、シリコン(Si)と酸素(O)との結合で骨格構造が構成される。置換基として、少なくとも水素を含む有機基(例えばアルキル基、芳香族炭化水素)が用いられる。置換基として、フルオロ基を用いることもできる。オキサゾール樹脂は、例えば、感光性ポリベンゾオキサゾール等である。感光性ポリベンゾオキサゾールは、誘電率が低く(常温1MHzで誘電率2.9)、耐熱性が高く(示差熱天秤(TGA:thermal gravity analysis)昇温5℃/minで熱分解温度550℃)、吸水率が低い(常温24時間で0.3%)材料である。オキサゾール樹脂は、ポリイミド等の比誘電率(3.2〜3.4程度)と比較すると、比誘電率が低いため(2.9程度)、寄生容量の発生を抑制し、高速動作を行うことができる。ここでは、絶縁層203として、CVD法で形成した酸化シリコン、酸化窒化シリコン(SiOxNy)(x>y>0)又は窒化酸化シリコン(SiNxOy)(x>y>0)を単層又は積層して形成する。また、さらに、ポリイミド、ポリアミド、ポリビニルフェノール、ベンゾシクロブテン、アクリル、エポキシ等の有機材料、シロキサン樹脂等のシロキサン材料、又はオキサゾール樹脂を積層して形成してもよい。
また、導電層204は、アルミニウム、タングステン、チタン、タンタル、モリブデン、ニッケル、ネオジウムから選ばれた一種の元素または当該元素を複数含む合金からなる単層構造または積層構造を用いることができる。例えば、当該元素を複数含む合金からなる導電膜として、チタンを含有したアルミニウム合金、ネオジウムを含有したアルミニウム合金などで形成することができる。また、積層構造で設ける場合、例えば、アルミニウム層若しくは前記したようなアルミニウム合金層を、チタン層で挟んで積層させた構造としても良い。
以上の工程により、薄膜トランジスタ205を含む半導体装置を作製することができる。
本実施の形態に示す半導体装置の作製工程を用いることにより、ゲート電極下の半導体層のチャネル形成領域の端部(側面)に絶縁層を有する半導体装置を作製することができる。従って、ゲート絶縁膜の半導体層表面への被覆不良が半導体装置に及ぼす影響を低減することができる。つまり、本実施の形態の方法を用いて作製された半導体装置は、半導体層のチャネル形成領域の側面はゲート電極と接することがなくなるため、ゲートリーク不良を低減し、ゲート電極の耐圧を向上させることが可能となる。
また、半導体層のチャネル形成領域の端部に選択的に厚く絶縁層を設けることができるため、半導体層のチャネル形成領域の端部における電界集中を緩和することができる。従って、ゲートリーク不良を低減し、ゲート電極の耐圧を向上させることが可能となる。
(実施の形態3)
本実施の形態では、図1に示す半導体装置の作製方法について実施の形態2とは異なる方法について説明する。本実施の形態では図1(A)のA1とB1とを結ぶ破線での断面における作製工程を図5(A)〜(B)を用いて、図1(A)のA2とB2とを結ぶ破線での断面における作製工程を図5(C)〜(D)を用いて説明する。
まず、実施の形態2と同様に、基板30上に絶縁層31を形成し、絶縁層31上に半導体層32及びゲート絶縁層33を形成する(図5(A)、(D))。ここで、ゲート絶縁層33上にはレジスト202が形成されている。
続いて、半導体層32及びゲート絶縁層をエッチングする際に使用したレジスト202を除去する前に、プラズマ処理を行い、半導体層32の端部を選択的に酸化する。プラズマ処理することにより、半導体層32の端部に絶縁層36を形成することができる(図5(B)、(E))。本実施の形態では、レジスト202を除去する前にプラズマ処理を行っているため、半導体層32の端部のみを選択的に酸化することが可能である。よって、絶縁層33に接する半導体層32上が酸化されることがなく、絶縁層33の実効膜厚に比べて半導体層32の端部に形成される絶縁層36の実効膜厚を厚くすることができる。従って、半導体層32の端部付近における電界集中を緩和することができ、ゲートリーク不良を低減し、ゲート電極の耐圧を向上させることが可能となる。なお、本実施の形態において、レジストの耐熱温度以下でプラズマ処理を行うことが好ましい。
続いて、レジスト202を除去する。以降の工程は、実施の形態2と同様に行うことによって図1に示す半導体装置を作製することができる。
本実施の形態に示す半導体装置の作製工程を用いることにより、ゲート電極下の半導体層のチャネル形成領域の端部(側面)に絶縁層を有する半導体装置を作製することができる。従って、ゲート絶縁膜の半導体層表面への被覆不良が半導体装置に及ぼす影響を低減することができる。つまり、本実施の形態の方法を用いて作製された半導体装置は、半導体層のチャネル形成領域の側面はゲート電極と接することがなくなる、ゲートリーク不良を低減し、ゲート電極の耐圧を向上させることが可能となる。
また、半導体層のチャネル形成領域の端部に選択的に厚く絶縁層を設けることができるため、半導体層のチャネル形成領域の端部における電界集中を緩和することができる。従って、ゲートリーク不良を低減し、ゲート電極の耐圧を向上させることが可能となる。
(実施の形態4)
本実施の形態では、単結晶シリコン基板上に酸化シリコンでなる酸化膜を形成し、酸化膜上に形成された単結晶半導体薄膜をチャネル形成領域として用いる半導体装置について説明する。本実施の形態では、SIMOXと呼ばれるSOI基板を用いた半導体装置について説明する。
まず、単結晶シリコン層の形成材料となる単結晶シリコン基板601を用意する(図6(A))。ここではP型の単結晶シリコン基板を用いる場合を説明するがN型の単結晶シリコン基板であってもよい。もちろん、単結晶シリコンゲルマニウム基板を用いることもできる。
続いて、単結晶シリコン基板601に対して酸素イオンを添加し、所定の深さに酸素含有層602を形成する(図6(B))。酸素イオンは、例えば1×1018atoms/cm2程度のドーズ量で添加すれば良い。なお、酸素含有層602が形成される深さ(単結晶シリコン基板601の主表面と酸素含有層602との間の距離)は、後に形成されるTFTの活性層として機能する単結晶シリコン層の膜厚となる。
次に、800〜1200℃の温度で熱処理を行い、酸素含有層602を埋め込み絶縁層603に変化させる(図6(C))。酸素含有層602の深さ方向の幅はイオン添加時の酸素イオンの分布で決まっており、裾をひくような分布を持っているが、この熱処理工程により単結晶シリコン基板601と埋め込み絶縁層603との界面は非常に急峻なものとなる。
この埋め込み絶縁層603の膜厚は10〜500nm(代表的には20〜50nm)とする。本実施の形態では、単結晶シリコン基板601と埋め込み絶縁層603の界面が安定に接合されているため、20〜50nmといった薄い埋め込み絶縁層を形成することができる。
こうして埋め込み絶縁層603が形成されると、埋め込み絶縁層603の上には部分的に単結晶シリコン基板の一部が残存し、単結晶シリコン層604が形成される。なお、単結晶シリコン層604の膜厚は10〜200nm(好ましくは10〜50nm、更に好ましくは10nm〜30nm)となる様に、酸素含有層602が形成される深さを調節すればよい。
次に、単結晶シリコン層604上にゲート絶縁層として機能する絶縁層206を形成する。なお、絶縁層206は実施の形態2で示した絶縁層206と同様に形成することができる。
次に、絶縁層206上に選択的にレジストを形成して、単結晶シリコン層604及び絶縁層206を選択的にエッチングすることにより、後に形成されるTFTの活性層となる島状の単結晶シリコン層605及び島状の単結晶シリコン層605の表面を覆うゲート絶縁層33を形成する。なお、本実施の形態では一つの島状の単結晶シリコン層しか記載していないが、同一基板上に複数個が形成されていてもよい。(図6(D))
以降の工程は、実施の形態2又は実施の形態3と同様に行うことにより、図7に示すような半導体装置を作製することができる。なお、本実施の形態において、半導体装置として薄膜トランジスタの例を示す。図7(A)は、薄膜トランジスタの上面図を示し、図7(B)は図7(A)のA1とB1とを結ぶ破線における断面図を示し、図7(C)は図7(A)のA2とB2とを結ぶ破線における断面図を示している。
図7に示す薄膜トランジスタは、単結晶シリコン基板601上に埋め込み絶縁層603を介して島状に設けられた島状の単結晶シリコン層605と、島状の単結晶シリコン層605上に形成されたゲート絶縁層33と、島状の単結晶シリコン層605の上方にゲート絶縁層33を介して設けられたゲート電極として機能する導電層34と、を含む薄膜トランジスタ205と、ゲート絶縁層33及び導電層34を覆って設けられた絶縁層203と、絶縁層203上に設けられたソース電極又はドレイン電極として機能する導電層204とを有している。なお、島状の単結晶シリコン層605は、チャネル形成領域605aとソース領域又はドレイン領域として機能する不純物領域605b、605cとに加えて、島状の単結晶シリコン層605の端部、ここでは導電層34の下方のチャネル形成領域605aに接した部分に形成された絶縁層36とを有している。なお、絶縁層36は、島状の単結晶シリコン層605の表面を酸素を含む雰囲気中でプラズマ処理することにより形成することができる。なお、チャネル形成領域605a中に、不純物領域32b、32cに添加した不純物とは逆の導電型の不純物が添加されていてもよい。
本実施の形態によって、ゲート電極下の半導体層のチャネル形成領域の端部(側面)に絶縁層を有する半導体装置を作製することができる。従って、ゲート絶縁膜の半導体層表面への被覆不良が半導体装置に及ぼす影響を低減することができる。つまり、本実施の形態の方法を用いて作製された半導体装置は、半導体層のチャネル形成領域の側面はゲート絶縁膜と接しないため、電界集中が生じず、ゲートリーク不良を低減し、ゲート電極の耐圧を向上させることが可能となる。
また、半導体層のチャネル形成領域の端部に選択的に厚く絶縁層を設けることができるため、半導体層のチャネル形成領域の端部における電界集中を緩和することができる。従って、ゲートリーク不良を低減し、ゲート電極の耐圧を向上させることが可能となる。
(実施の形態5)
本実施の形態では、単結晶シリコン基板上に酸化シリコンでなる酸化膜を形成し、酸化膜上に形成された単結晶半導体薄膜をチャネル形成領域として用いる半導体装置について説明する。本実施の形態では、Smart−Cut法を用いて形成されるSOI基板を用いた半導体装置について説明する。
まず、単結晶シリコン層の形成材料となる単結晶シリコン基板801を用意する。ここではP型の単結晶シリコン基板を用いる場合を説明するがN型の単結晶シリコン基板であってもよい。もちろん、単結晶シリコンゲルマニウム基板を用いることもできる。
次いで熱酸化処理を行い、その主表面(素子形成面に相当する)に酸化シリコン膜802を形成する。膜厚は実施者が適宜決定すれば良いが、10〜500nm(代表的には20〜50nm)とすれば良い。この酸化シリコン膜802は後にSOI基板の埋め込み絶縁層の一部として機能する(図8(A))。
次に、単結晶シリコン基板801の主表面側から酸化シリコン膜802を通して水素を添加して水素含有層803を形成する(図8(B))。なお、水素含有層803が形成される深さ(単結晶シリコン基板801の主表面と水素含有層803との間の距離)は、後にTFTの活性層として機能する単結晶シリコン層の膜厚となる。例えば、単結晶シリコン基板801の主表面と水素含有層803との間に50nm厚の単結晶シリコン層が残る様に、イオンインプランテーション法を用いて水素イオンを1×1016〜1×1017atoms/cm2のドーズ量で添加することができる。
次に、単結晶シリコン基板801と支持基板とを貼り合わせる。本実施例では支持基板として単結晶シリコン基板804を用い、その表面には貼り合わせ用の酸化シリコン膜805を設けておく(図8(C))。なお、単結晶シリコン基板804のかわりに、FZ法で形成されたシリコン基板、多結晶シリコン基板等を用いてもよい。また、石英基板、セラミックス基板、結晶化ガラス基板などの高耐熱性基板を用いてもよい。
この時、貼り合わせ界面は親水性の高い酸化シリコン膜同士となるので、両表面に含まれた水分の反応により水素結合で接着される。
次に、400〜600℃(例えば500℃)の熱処理(第1熱処理)を行う。この熱処理により水素含有層803では微小空乏の体積変化が起こり、水素含有層803に沿って破断面が発生する。これにより単結晶シリコン基板801は分断され、支持基板の上には酸化シリコン膜802と単結晶シリコン層806が残される(図8(D))。
次に、第2熱処理工程として1050〜1150℃(例えば1100℃)の温度範囲でファーネスアニール工程を行う。この工程では貼り合わせ界面において、Si−O−Si結合の応力緩和が起こり、貼り合わせ界面が安定化する。即ち、単結晶シリコン層806を支持基板上に完全に接着させるための工程となる。こうして貼り合わせ界面が安定化することで埋め込み絶縁層807が形成される(図8(E))。なお、本実施の形態では、水素含有層803を形成し、水素含有層803に沿って破断面を発生させて薄膜の単結晶シリコン層806を形成しているが、これに限られるものではなく、水素含有層803を設けずに単結晶シリコン基板801を研磨することにより薄膜の単結晶シリコン層806を形成してもよい。
次に、単結晶シリコン層806の表面を平坦化する処理を行ってもよい。平坦化にはCMP(ケミカルメカニカルポリッシング)と呼ばれる研磨工程や還元雰囲気中で高温(900〜1200℃程度)のファーネスアニール処理を行えば良い。
最終的な単結晶シリコン層806の膜厚は10〜200nm(好ましくは10〜50nm、更に好ましくは10nm〜30nm)とすれば良い。
次に、単結晶シリコン層806上にゲート絶縁層として機能する絶縁層206を形成する。なお、絶縁層206は実施の形態2で示した絶縁層206と同様に形成することができる。
次に、絶縁層206上に選択的にレジストを形成して、単結晶シリコン層806及び絶縁層206を選択的にエッチングすることにより、後に形成されるTFTの活性層となる島状の単結晶シリコン層808及び島状の単結晶シリコン層808表面を覆うゲート絶縁層33を形成する。なお、本実施の形態では一つの島状の単結晶シリコン層しか記載していないが、同一基板上に複数の島状の単結晶シリコン層が形成されていてもよい。(図8(F))
以降の工程は、実施の形態2又は実施の形態3と同様に行うことにより、半導体装置として、島状の単結晶シリコン層を活性層として用いた薄膜トランジスタを形成することができる。
本実施の形態において作製される薄膜トランジスタは、例えば、単結晶シリコン基板804上に埋め込み絶縁層807を介して島状に設けられた島状の単結晶シリコン層808と、島状の単結晶シリコン層808上に形成されたゲート絶縁層と、島状の単結晶シリコン層808の上方にゲート絶縁層を介して設けられたゲート電極として機能する導電層と、を含む薄膜トランジスタ205と、を有している。なお、島状の単結晶シリコン層808は、チャネル形成領域とソース領域又はドレイン領域として機能する不純物領域とに加えて、島状の単結晶シリコン層808の端部、ここではゲート電極として機能する導電層の下方のチャネル形成領域に接した部分に形成された絶縁層とを有している。なお、チャネル形成領域に接して形成された絶縁層は、島状の単結晶シリコン膜の表面を酸素を含む雰囲気中でプラズマ処理することにより形成することができる。
本実施の形態によって、ゲート電極下の半導体層のチャネル形成領域の端部(側面)に絶縁層を有する半導体装置を作製することができる。従って、ゲート絶縁膜の半導体層表面への被覆不良が半導体装置に及ぼす影響を低減することができる。つまり、本実施の形態の方法を用いて作製された半導体装置は、半導体層のチャネル形成領域の側面はゲート絶縁膜と接しないため、電界集中が生じず、ゲートリーク不良を低減し、ゲート電極の耐圧を向上させることが可能となる。
また、半導体層のチャネル形成領域の端部に選択的に厚く絶縁層を設けることができるため、半導体層のチャネル形成領域の端部における電界集中を緩和することができる。従って、ゲートリーク不良を低減し、ゲート電極の耐圧を向上させることが可能となる。
(実施の形態6)
本実施の形態では、実施の形態1〜5において用いることができるプラズマ処理を行うための装置の構成例について図10を用いて説明する。
図10に示すプラズマ処理装置は、基板210を配置するための支持台280と、ガスを導入するためのガス供給部276、ガスを排気するために真空ポンプに接続する排気口278、アンテナ272、誘電体板274、プラズマ発生用のマイクロ波を供給するマイクロ波供給部284を有している。また、支持台280に温度制御部282を設けることによって、基板210の温度を制御することも可能である。
以下に、プラズマ処理方法の一例について説明する。
酸化処理若しくは窒化処理を行うには以下のようにすれば良い。まず、処理室内を真空にし、ガス供給部276から酸素又は窒素を含むプラズマ処理用ガスを導入する。基板210は室温若しくは温度制御部282により100℃〜550℃に加熱する。なお、基板210と誘電体板274との間隔は、20nm〜80mm(好ましくは20nmから60mm)程度である。次に、マイクロ波供給部284からアンテナ272にマイクロ波を供給する。そしてマイクロ波をアンテナ272から誘電体板274を通して処理室内に導入することによって、プラズマ286を生成する。マイクロ波の導入によりプラズマの励起を行うと、低電子温度(3eV以下、好ましくは1.5eV以下)で高電子密度(1×1011cm−3以上)のプラズマを生成することができる。この高密度プラズマで生成された酸素ラジカル(OHラジカルを含む場合もある)及び/又は窒素ラジカル(NHラジカルを含む場合もある)によって、半導体基板の表面を酸化又は窒化することができる。プラズマ処理用ガスにアルゴンなどの希ガスを混合させると、希ガスの励起種により酸素ラジカルや窒素ラジカルを効率良く生成することができる。この方法は、プラズマで励起した活性なラジカルを有効に使うことにより、500℃以下の低温で固相反応による酸化、窒化をすることができる。
上記のようなプラズマ処理による固相酸化処理若しくは固相窒化処理を用いることで、耐熱温度が700℃以下のガラス基板を用いても、950℃〜1050℃で形成される熱酸化膜と同等な絶縁層を得ることができる。すなわち、半導体素子、特に薄膜トランジスタや不揮発性記憶素子の絶縁層として信頼性の高い絶縁層を形成することができる。
例えば、図10に示すプラズマ処理装置を用いて図1に示す絶縁層33を形成する場合、酸化雰囲気下のプラズマ処理により、例えばシリコンからなる半導体層32の表面を酸化して3nm〜6nmの厚さの酸化珪素層を形成し、その後窒素雰囲気下でその酸化珪素層の表面を窒化プラズマで処理した窒素プラズマ処理層を形成することが好ましい。具体的には、まず、酸素雰囲気下でのプラズマ処理により半導体層32上に3nm〜6nmの厚さで酸化珪素層を形成する。その後、続けて窒素雰囲気下でプラズマ処理を行うことにより酸化珪素層の表面又は表面近傍に窒素濃度の高い窒素プラズマ処理層を設ける。なお、表面近傍とは、酸化珪素層の表面から概略0.5nm〜1.5nmの深さをいう。例えば、窒素雰囲気下でプラズマ処理を行うことによって、酸化珪素層の表面から概略1nmの深さに窒素を20〜50原子%の割合で含有した構造となる。このように酸化珪素膜表面を窒化することにより、さらに膜を緻密化することができ、絶縁耐圧が高い絶縁層を形成することができる。
なお、本実施の形態で示すプラズマ処理装置は、半導体基板、絶縁層、導電層に対する酸化処理、窒化処理、酸窒化処理、水素化処理、表面改質処理等を行うことができる。これらの処理を行う際は、その目的に応じてガス供給部276から供給するガスを適宜選択すればよい。
(実施の形態7)
なお、本発明の半導体装置は、薄膜トランジスタに限らず様々な形態をとることができる。本実施の形態では、本発明を適用した半導体装置の一例として不揮発性記憶素子の構成について説明する。
図11(A)に示す不揮発性記憶素子は、半導体層32上にトンネル酸化膜として機能する絶縁層83が形成され、絶縁層83上に電荷蓄積層84、コントロール絶縁膜として機能する絶縁層85、ゲート電極として機能する導電層86が形成される。また、電荷蓄積層84及びゲート電極として機能する導電層86の端部が揃っている。なお、本実施の形態では、上記実施の形態で説明した方法を用いて半導体層32の端部に形成された絶縁層36を有している。また、図11(A)に示す不揮発性記憶素子は、半導体層32に低濃度不純物領域を有さず、チャネル形成領域32a、及び高濃度の不純物領域32b、32cで構成されるシングルドレイン構造である。このような不揮発性記憶素子は、低濃度不純物領域を形成する工程が必要ないため、スループットを向上させることができる。
トンネル酸化膜として機能する絶縁層83としては、電荷蓄積層84に電荷を注入するためのトンネル絶縁層として用いる。絶縁層83は、実施の形態1で示すゲート絶縁層33と同様の材料及び方法により形成することができる。代表的には、酸化珪素、若しくは酸化珪素と窒化珪素の積層構造等で形成することができる。また、半導体層32の表面を、図10に示す装置により高密度プラズマ処理して半導体層32の表面を酸化して絶縁層を形成してもよい。さらには、プラズマCVD法により酸化珪素を用いて絶縁層を形成した後、図10に示す装置によりプラズマ処理して、酸化又は窒化することにより絶縁層を形成してもよい。この場合、酸化珪素の表面を窒化した場合は、酸化珪素層の表面又は表面近傍に窒素濃度の高い窒素プラズマ処理層が設けられる。なお、表面近傍とは、酸化珪素層の表面から概略0.5nm〜1.5nmの深さをいう。例えば、窒素雰囲気下でプラズマ処理を行うことによって、酸化珪素層16aの表面から概略1nmの深さに窒素を20〜50原子%の割合で含有した構造となる。
後述する電荷蓄積層が導電層または半導体層で形成されるフローティングゲートの場合、絶縁層83は3nm〜6nmの厚さに形成することが好ましい。例えば、ゲート長を600nmとする場合、絶縁層83は3nm〜6nmの厚さに形成することができる。また、後述する電荷蓄積層が絶縁層で形成される場合、絶縁層83は1nm〜10nm、好ましくは1nm〜5nmの厚さに形成することが好ましい。例えば、ゲート長を600nmとする場合、絶縁層83は1nm〜3nmの厚さに形成することができる。
電荷蓄積層84としては、半導体材料または導電性材料の層または粒子で形成し浮遊ゲートとすることができる。半導体材料としては、シリコン、シリコンゲルマニウム等がある。シリコンを用いる場合、アモルファスシリコンやポリシリコンを用いることができる。さらには、リンがドープされたポリシリコンを用いることができる。導電性材料としては、タンタル(Ta)、チタン(Ti)、モリブデン(Mo)、タングステン(W)から選ばれた元素、前記元素を主成分とする合金、前記元素を組み合わせた合金膜(代表的にはMo−W合金膜、Mo−Ta合金膜)、あるいは導電性を付与した珪素膜で形成すれば良い。このような材料から成る導電層の下には窒化タンタル(TaN)、窒化タングステン(WN)、窒化チタン(TiN)膜、窒化モリブデン(MoN)などの窒化物、タングステンシリサイド、チタンシリサイド、モリブデンシリサイドなどのシリサイドを形成しておいても良い。更には、上記半導体材料同士、導電性材料同士、または半導体材料及び導電性材料の積層構造としてもよい。例えば、シリコン層及びゲルマニウム層の積層構造としてもよい。
また、電荷蓄積層84として、絶縁性であり、電荷を保持するトラップを有する層で形成することもできる。このような材料の代表例として、代表的にはシリコン化合物、ゲルマニウム化合物がある。シリコン化合物としては、窒化珪素、酸窒化珪素、水素が添加された酸窒化珪素等がある。ゲルマニウム化合物としては、窒化ゲルマニウム、酸素が添加された窒化ゲルマニウム、窒素が添加された酸化ゲルマニウム、酸素及び水素が添加された窒化ゲルマニウム、窒素及び水素が添加された酸化ゲルマニウム等のゲルマニウム化合物等がある。
コントロール絶縁膜として機能する絶縁層85としては、酸化珪素、窒化珪素、酸窒化珪素、酸化アルミニウムなどの一層若しくは複数層を、減圧CVD法やプラズマCVD法などで形成する。絶縁層85の厚さは1nm〜20nm、好ましくは5〜10nmで形成する。例えば、窒化珪素層を3nmの厚さに堆積し、酸化珪素層の厚さを5nmの厚さに堆積したものを用いることができる。
ゲート電極として機能する導電層86としては、実施の形態で示すゲート電極として機能する導電層34の材料及び作製方法を適宜用いることができる。
また、図11(B)に示すように、電荷蓄積層84、コントロール絶縁膜として機能する絶縁層85、及びゲート電極として機能する導電層86の側面にマスク87が形成されていてもよい。なお、マスクは、トンネル酸化膜として機能する絶縁層83、電荷蓄積層84、コントロール絶縁膜として機能する絶縁層85、及びゲート電極として機能する導電層86の側面に形成されていてもよい。又、マスク87、及び低濃度不純物領域32d、32eが絶縁層83を介して重畳する。マスク87を形状することで、マスク87を通過して半導体層に不純物を添加することができる。即ち、不純物を添加する工程により半導体層32において、チャネル形成領域32a、高濃度の不純物領域32b、32c、及び低濃度不純物領域32d、32を同時に形成することが可能である。このため、スループットを向上させることができる。
また、図11(C)に示すように、電荷蓄積層91がゲート電極として機能する導電層86と比較して大きい構造であっても良い。即ち、電荷蓄積層89が外側に突出した形状であってもよい。電荷蓄積層89において導電層86の外側に形成される領域と、低濃度不純物領域32d、32eが絶縁層33を介して重畳する。電荷蓄積層89及びゲート電極として機能する導電層86をこのような形状とすることで、電荷蓄積層89において導電層86の外側に形成される領域を通過して半導体層に不純物を添加することができる。即ち、不純物を添加する工程により半導体層32において、チャネル形成領域32a、高濃度の不純物領域32b、32c、及び低濃度不純物領域32d、32を同時に形成することが可能である。このため、スループットを向上させることができる。
また、図11(D)に示すように、電荷蓄積層89の方が小さくゲート電極として機能する導電層93の方が大きくてもよい。このような構造の薄膜トランジスタは、ゲート電極として機能する導電層93を形成する前に、低濃度の不純物を半導体層32に添加して、低濃度不純物領域32d、32eを形成した後、ゲート電極として機能する導電層93を形成する。次に、導電層93をマスクとして半導体層32に不純物を高濃度添加することで、形成することができる。
本実施の形態において、ゲート電極下の半導体層の端部(側面)に絶縁層を有する不揮発性記憶素子を作製することができる。従って、ゲート絶縁膜の半導体層表面への被覆不良が半導体装置に及ぼす影響を低減することができる。つまり、本実施の形態の方法を用いて作製された半導体装置において、半導体層の側面はゲート電極と接することがないため、ゲートリーク不良を低減し、ゲート電極の耐圧を向上させることが可能となる。
また、半導体層の端部に選択的に厚く絶縁層を設けることができるため、半導体層の端部における電界集中を緩和することができる。従って、ゲートリーク不良を低減し、ゲート電極の耐圧を向上させることが可能となる。
(実施の形態8)
本実施の形態では、上記実施の形態で示した不揮発性記憶素子を用いたメモリセルアレイの構成について説明する。図16にNOR型のメモリセルアレイの等価回路の一例を示す。1ビットの情報を記憶するメモリセルMS01は、選択トランジスタS01と不揮発性記憶素子M01で構成されている。選択トランジスタS01は、ビット線BL0と不揮発性記憶素子M01の間に直列に挿入され、ゲートがワード線W1に接続されている。不揮発性記憶素子M01のゲートはワード線W11に接続されている。不揮発性記憶素子M01にデータの書き込むときは、ワード線W1とビット線BL0をHレベル、BL1をLレベルとして、ワード線W11に高電圧を印加すると、前述のように電荷蓄積層に電荷が蓄積される。データを消去する場合には、ワード線W1とビット線BL0をHレベルとし、ワード線W11に負の高電圧を印加すれば良い。
このメモリセルMS01において、選択トランジスタS01と不揮発性記憶素子M01をそれぞれ、絶縁表面に島状に分離して形成された半導体層で形成することにより、素子分離領域を特段設けなくても、他の選択トランジスタ若しくは不揮発性記憶素子との干渉を防ぐことができる。また、メモリセルMS01内の選択トランジスタS01と不揮発性記憶素子M01は共にnチャネル型なので、この両者を一つの島状に分離した半導体層で形成することにより、この二つの素子を接続する配線を省略することができる。
図17は、ビット線に不揮発性記憶素子を直接接続したNOR型の等価回路を示している。このメモリセルアレイは、ワード線WLとビット線BLが互いに交差して配設し、各交差部に不揮発性記憶素子を配置している。NOR型は、個々の不揮発性記憶素子のドレインをビット線BLに接続する。ソース線SLには不揮発性記憶素子のソースが共通接続される。
この場合もこのメモリセルMS01において、不揮発性記憶素子M01を絶縁表面に島状に分離して形成された半導体層で形成することにより、素子分離領域を特段設けなくても、他の不揮発性記憶素子との干渉を防ぐことができる。また、複数の不揮発性記憶素子(例えば、図17に示すM01〜M23)を一つのブロックとして扱い、これらの不揮発性記憶素子を一つの島状に分離した半導体層で形成することにより、ブロック単位で消去動作を行うことができる。
NOR型の動作は、例えば、次の通りである。データ書き込みは、ソース線SLを0Vとし、データを書込むために選択されたワード線WLに高電圧を与え、ビット線BLにはデータ”0”と”1”に応じた電位を与える。例えば、”0”と”1”に対してそれぞれHレベル、Lレベルの電位をビット線BLに付与する。”0”データを書き込むべく、Hレベルが与えられた不揮発性記憶素子ではドレイン近傍でホットエレクトロンが発生し、これが浮遊ゲートに注入される。”1”データの場合この様な電子注入は生じない。
“0”データが与えられたメモリセルでは、ドレインとソースとの間の強い横方向電界により、ドレインの近傍でホットエレクトロンが生成され、これが電荷蓄積層に注入される。これにより、電荷蓄積層に電子が注入されてしきい値電圧が高くなった状態が”0”である。”1”データの場合はホットエレクトロンが生成されず、電荷蓄積層に電子が注入されずしきい値電圧の低い状態、すなわち消去状態が保持される。
データを消去するときは、ソース線SLに10V程度の正の電圧を印加し、ビット線BLは浮遊状態としておく。そしてワード線に負の高電圧を印加して(制御ゲートに負の高電圧を印加して)、電荷蓄積層から電子を引き抜く。これにより、データ”1”の消去状態になる。
データ読み出しは、ソース線SLを0Vにすると共にビット線BLを0.8V程度とし、選択されたワード線Wに、データ”0”と”1”のしきい値の中間値に設定された読み出し電圧を与え、不揮発性記憶素子の電流引き込みの有無を、ビット線BLに接続されるセンスアンプで判定することにより行う。
図18は、NAND型のメモリセルアレイの等価回路を示す。ビット線BLには、複数の不揮発性記憶素子を直列に接続したNANDセルNS1が接続されている。複数のNANDセルが集まってブロックBLK1を構成している。図18で示すブロックBLK1のワード線は32本である(ワード線WL0〜WL31)。ブロックBLK1の同一行に位置する不揮発性記憶素子には、この行に対応するワード線が共通接続されている。
この場合、選択トランジスタS1、S2と不揮発性記憶素子M0〜M31が直列に接続されているので、これらを一つのまとまりとして一つの半導体層で形成しても良い。それにより不揮発性記憶素子を繋ぐ配線を省略することが出来るので、集積化を図ることができる。また、隣接するNANDセルとの分離を容易に行うことができる。また、選択トランジスタS1、S2の半導体層とNANDセルNS1の半導体層を分離して形成しても良い。不揮発性記憶素子M0〜M31の電荷蓄積層から電荷を引き抜く消去動作を行うときに、そのNANDセルの単位で消去動作を行うことができる。また、一つのワード線に共通接続する不揮発性記憶素子(例えばM30の行)を一つの半導体層で形成しても良い。
書込み動作では、NANDセルNS1が消去状態、つまりNANDセルNS1の各不揮発性記憶素子のしきい値が負電圧の状態にしてから実行される。書込みは、ソース線SL側のメモリ素子M0から順に行う。メモリ素子M0への書込みを例として説明すると概略以下のようになる。
図19(A)は、”0”書込みをする場合、選択ゲート線SG2に例えばVcc(電源電圧)を印加して選択トランジスタS2をオンにすると共にビット線BL0を0V(接地電圧)にする。選択ゲート線SG1は0Vとして、選択トランジスタS1はオフとする。次に、メモリセルM0のワード線WL0を高電圧Vpgm(20V程度)とし、これ以外のワード線を中間電圧Vpass(10V程度)にする。ビット線BLの電圧は0Vなので、選択されたメモリセルM0のチャネル形成領域の電位は0Vとなる。ワード線W0とチャネル形成領域との間の電位差が大きいため、メモリセルM0の電荷蓄積層には前述のようにF−Nトンネル電流により電子が注入される。これにより、メモリセルM0のしきい値電圧が正の状態(”0”が書込まれた状態)となる。
一方”1”書込みをする場合は、図19(B)に示すように、ビット線BLを例えばVcc(電源電圧)にする。選択ゲート線SG2の電圧がVccであるため、選択トランジスタS2のしきい値電圧Vthに対して、VccマイナスVth(Vcc−Vth)になると、選択トランジスタS2がカットオフする。従って、メモリセルM0のチャネル形成領域はフローティング状態となる。次に、ワード線W0に高電圧Vpgm(20V)、それ以外のワード線に中間電圧Vpass(10V)の電圧を印加すると、各ワード線とチャネル形成領域との容量カップリングにより、チャネル形成領域の電圧がVcc−Vthから上昇し例えば8V程度となる。チャネル形成領域7の電圧が高電圧に昇圧されるため、”0”の書込みの場合と異なり、ワード線W0とチャネル形成領域の間の電位差が小さい。したがって、メモリセルM0の浮遊ゲートには、F−Nトンネル電流による電子注入が起こらない。よって、メモリセルM31のしきい値は、負の状態(”1”が書込まれた状態)に保たれる。
消去動作をする場合は、図20(A)に示すように、選択されたブロック内の全てのワード線に負の高電圧(Vers)を印加する。ビット線BL、ソース線SLをフローティング状態とする。これにより、ブロックの全てのメモリセルにおいて浮遊ゲート中の電子がトンネル電流により半導体層に放出される。この結果、これらのメモリセルのしきい値電圧が負方向にシフトする。
図20(B)に示す読み出し動作では、読出しの選択がされたメモリセルM0のワード線W0の電圧Vr(例えば0V)とし、非選択のメモリセルのワード線WL1〜31及び選択ゲート線SG1、SG2を電源電圧より少し高い読出し用中間電圧Vreadとする。すなわち、図21に示すように、選択メモリ素子以外のメモリ素子はトランスファートランジスタとして働く。これにより、読出しの選択がされたメモリセルM0に電流が流れるか否かを検出する。つまり、メモリセルM30に記憶されたデータが”0”の場合、メモリセルM0はオフなので、ビット線BLは放電しない。一方、”1”の場合、メモリセルM0はオンするので、ビット線BLが放電する。
(実施の形態9)
本実施の形態では、上記実施の形態で示した薄膜トランジスタ及び不揮発性メモリを有する非接触でデータの入出力が可能である半導体装置の構成の一例について説明する。非接触でデータの入出力が可能である半導体装置は利用の形態によっては、RFIDタグ、IDタグ、ICタグ、ICチップ、RFタグ、無線タグ、電子タグまたは無線チップともよばれる。
本実施の形態の半導体装置の上面図を図12(A)に、図12(A)における線X−Yの断面図を図12(B)に示す。
図12(A)に示すように、基板400上に半導体装置は記憶回路404、集積回路部421、アンテナ431が設けられている。なお、、上記実施の形態で示した薄膜トランジスタを用いて、記憶回路404、集積回路部421を形成することができる。また、上記不揮発性記憶装置を用いて記憶回路404を形成することができる。
図12(B)に示すように、半導体装置は、素子形成層403が基板400、401によって挟持されている。また、素子形成層403と基板400、401それぞれは、接着材402、405によって固着されている。また、素子形成層403には、絶縁層453、不揮発性記憶素子440、トランジスタ441、442が形成される。また、不揮発性記憶素子440、トランジスタ441、442上に絶縁層454が形成され、絶縁層454には配線が形成される。また、絶縁層454及び配線上にアンテナ431が形成され、アンテナ431及び絶縁層455上に絶縁層432が形成される。アンテナ431は、絶縁層455に形成される開口部において、絶縁層454上に形成される配線456と接続される。配線456は集積回路の一部である高周波回路に接続される。また、記憶回路404には不揮発性記憶素子440、トランジスタ441を有し、集積回路部421にはトランジスタ442を有する例を示したが、その他抵抗素子、容量素子、整流素子等も有する。
本実施例では、絶縁層455にポリイミド層を用いて形成し、導電層にチタン膜、アルミニウム膜、及びチタン膜が積層された導電層を用い、アンテナ431に印刷法により形成された銀合金層をそれぞれ用いている。絶縁層432はアンテナ431の凹凸を緩和するために形成しており、塗布法により組成物を塗布し、乾燥・焼成をして形成することが好ましい。ここでは、絶縁層432として、エポキシ樹脂層を用いて形成する。基板400、401にPENフィルムを用い、接着材402、405に熱可塑性樹脂を用いる。
なお、アンテナは、記憶回路に対して、重なって設けてもよいし、重ならずに周囲に設ける構造でもよい。また重なる場合も全面が重なってもよいし、一部が重なっている構造でもよい。アンテナ部と記憶回路が重なる構造であると、アンテナが交信する際に信号に載っているノイズ等や、電磁誘導により発生する起電力の変動等の影響による、半導体装置の動作不良を減らすことが可能であり、信頼性が向上する。また、半導体装置を小型化することもできる。
また、上述した非接触データの入出力が可能である半導体装置における信号の伝送方式は、電磁結合方式、電磁誘導方式またはマイクロ波方式等を用いることができる。伝送方式は、実施者が使用用途を考慮して適宜選択すればよく、伝送方式に伴って最適なアンテナを設ければよい。
例えば、半導体装置における信号の伝送方式として、電磁結合方式または電磁誘導方式(例えば13.56MHz帯)を適用する場合には、磁界密度の変化による電磁誘導を利用するため、アンテナとして機能する導電層を輪状(例えば、ループアンテナ)、らせん状(例えば、スパイラルアンテナ)に形成する。
また、半導体装置における信号の伝送方式として、マイクロ波方式(例えば、UHF帯(860〜960MHz帯)、2.45GHz帯等)を適用する場合には、信号の伝送に用いる電磁波の波長を考慮してアンテナとして機能する導電層の長さ等の形状を適宜設定すればよく、例えば、アンテナとして機能する導電層を線状(例えば、ダイポールアンテナ)、平坦な形状(例えば、パッチアンテナ)またはリボン型の形等に形成することができる。また、アンテナとして機能する導電層の形状は線状に限られず、電磁波の波長を考慮して曲線状や蛇行形状またはこれらを組み合わせた形状で設けてもよい。
アンテナとして機能する導電層は、CVD法、スパッタリング法、スクリーン印刷やグラビア印刷等の印刷法、液滴吐出法、ディスペンサ法、メッキ法等を用いて、導電性材料により形成する。導電性材料は、アルミニウム(Al)、チタン(Ti)、銀(Ag)、銅(Cu)、金(Au)、白金(Pt)ニッケル(Ni)、パラジウム(Pd)、タンタル(Ta)、モリブデン(Mo)から選択された元素、又はこれらの元素を主成分とする合金材料若しくは化合物材料で、単層構造又は積層構造で形成する。
例えば、スクリーン印刷法を用いてアンテナとして機能する導電層を形成する場合には、粒径が数ナノメートから数十μmの導電体粒子を有機樹脂に溶解または分散させた導電性のペーストを選択的に印刷し、乾燥・焼成することによって設けることができる。導電体粒子としては、銀(Ag)、金(Au)、銅(Cu)、ニッケル(Ni)、白金(Pt)、パラジウム(Pd)、タンタル(Ta)、モリブデン(Mo)およびチタン(Ti)等のいずれか一つ以上の金属粒子やハロゲン化銀の微粒子、または分散性ナノ粒子を用いることができる。また、導電性ペーストに含まれる有機樹脂は、金属粒子のバインダー、溶媒、分散剤および被覆材として機能する有機樹脂から選ばれた一つまたは複数を用いることができる。代表的には、エポキシ樹脂、珪素樹脂等の有機樹脂が挙げられるまた、上述した材料以外にも、セラミックやフェライト等をアンテナに適用してもよい。
また、電磁結合方式または電磁誘導方式を適用する場合であって、アンテナを備えた半導体装置を金属に接して設ける場合には、当該半導体装置と金属との間に透磁率を備えた磁性材料を設けることが好ましい。アンテナを備えた半導体装置を金属に接して設ける場合には、磁界の変化に伴い金属に渦電流が流れ、当該渦電流により発生する反磁界によって、磁界の変化が弱められて通信距離が低下する。そのため、半導体装置と金属との間に透磁率を備えた材料を設けることにより金属の渦電流を抑制し通信距離の低下を抑制することができる。なお、磁性材料としては、高い透磁率を有し高周波損失の少ないフェライトや金属薄膜を用いることができる。
また、本実施例においては、素子形成層においてトランジスタ等の半導体素子とアンテナとして機能する導電層を直接形成した半導体装置を示したが、これに限定される物ではない。例えば、半導体素子とアンテナとして機能する導電層を別々の基板上に設けた後に、電気的に接続するように貼り合わせることによって設けてもよい。
本発明により、半導体層及びゲート電極間のリーク電流を抑制した素子を用いた信頼性の高い半導体装置を作製することができる。
図13に非接触でデータの入出力が可能である半導体装置のブロック図を示す。非接触でデータの入出力が可能である半導体装置800は、非接触でデータを交信する機能を有し、高周波回路810、電源回路820、リセット回路830、クロック発生回路840、データ復調回路850、データ変調回路860、他の回路の制御を行う制御回路870、記憶回路880およびアンテナ890を有している。なお、図13に示す記憶回路880は図12に示す記憶回路404に相当し、図13に示す高周波回路810、電源回路820、リセット回路830、クロック発生回路840、データ復調回路850、データ変調回路860、及び制御回路870は図12に示す集積回路部421に相当し、図13に示すアンテナ890は図12に示すアンテナ431に相当する。
高周波回路810はアンテナ890より信号を受信して、データ変調回路860より受信した信号をアンテナ890から出力する回路であり、電源回路820は受信信号から電源電位を生成する回路であり、リセット回路830はリセット信号を生成する回路であり、クロック発生回路840はアンテナ890から入力された受信信号を基に各種クロック信号を生成する回路であり、データ復調回路850は受信信号を復調して制御回路870に出力する回路であり、データ変調回路860は制御回路870から受信した信号を変調する回路である。また、制御回路870としては、例えばコード抽出回路910、コード判定回路920、CRC判定回路930および出力ユニット回路940が設けられている。なお、コード抽出回路910は制御回路870に送られてきた命令に含まれる複数のコードをそれぞれ抽出する回路であり、コード判定回路920は抽出されたコードとリファレンスに相当するコードとを比較して命令の内容を判定する回路であり、CRC判定回路930は判定されたコードに基づいて送信エラー等の有無を検出する回路である。
次に、上述した半導体装置の動作の一例について説明する。まず、アンテナ890により無線信号が受信される。無線信号は高周波回路810を介して電源回路820に送られ、高電源電位(以下、VDDと記す。)が生成される。VDDは半導体装置800が有する各回路に供給される。また、高周波回路810を介してデータ復調回路850に送られた信号は復調される(以下、復調信号と記す。)。さらに、高周波回路810を介してリセット回路830およびクロック発生回路840を通った信号及び復調信号は制御回路870に送られる。制御回路870に送られた信号は、コード抽出回路910、コード判定回路920およびCRC判定回路930等によって解析される。そして、解析された信号にしたがって、記憶回路880内に記憶されている半導体装置の情報が出力される。出力された半導体装置の情報は出力ユニット回路940を通って符号化される。さらに、符号化された半導体装置800の情報はデータ変調回路860を通って、アンテナ890により無線信号に載せて送信される。なお、半導体装置800を構成する複数の回路においては、低電源電位(以下、VSS)は共通であり、VSSはGNDとすることができる。また、上記した半導体素子、代表的には薄膜トランジスタを用いて高周波回路810、電源回路820、リセット回路830、クロック発生回路840、データ復調回路850、データ変調回路860、他の回路の制御を行う制御回路870、記憶回路880等を形成することができる。また、上記した不揮発性半導体記憶装置を記憶回路880に適用することができる。本発明の半導体装置は、駆動電圧を低くすることができるため、非接触でデータを交信できる距離をのばすことが可能となる。
このように、リーダ/ライタから半導体装置800に信号を送り、当該半導体装置800から送られてきた信号をリーダ/ライタで受信することによって、半導体装置のデータを読み取ることが可能となる。
また、半導体装置800は、各回路への電源電圧の供給を電源(バッテリー)を搭載せず電磁波により行うタイプとしてもよいし、電源(バッテリー)を搭載して電磁波と電源(バッテリー)により各回路に電源電圧を供給するタイプとしてもよい。
次に、非接触でデータの入出力が可能な半導体装置の使用形態の一例について説明する。表示部3210を含む携帯端末の側面には、リーダ/ライタ3200が設けられ、品物3220の側面には半導体装置3230が設けられる(図14(A))。品物3220に含まれる半導体装置3230にリーダ/ライタ3200をかざすと、表示部3210に品物の原材料や原産地、生産工程ごとの検査結果や流通過程の履歴等、更に商品の説明等の商品に関する情報が表示される。また、商品3260をベルトコンベアにより搬送する際に、リーダ/ライタ3240と、商品3260に設けられた半導体装置3250を用いて、該商品3260の検品を行うことができる(図14(B))。このように、システムに半導体装置を活用することで、情報の取得を簡単に行うことができ、高機能化と高付加価値化を実現する。
また、本発明の不揮発性半導体記憶装置は、メモリを具備したあらゆる分野の電子機器に用いることが可能である。例えば、本発明の不揮発性半導体記憶装置を適用した電子機器として、ビデオカメラ、デジタルカメラ、ゴーグル型ディスプレイ(ヘッドマウントディスプレイ)、ナビゲーションシステム、音響再生装置(カーオーディオ、オーディオコンポ等)、コンピュータ、ゲーム機器、携帯情報端末(モバイルコンピュータ、携帯電話、携帯型ゲーム機または電子書籍等)、記録媒体を備えた画像再生装置(具体的にはDVD(digital versatile disc)等の記録媒体を再生し、その画像を表示しうるディスプレイを備えた装置)などが挙げられるそれら電子機器の具体例を図15に示す。
図15(A)、(B)は、デジタルカメラを示している。図15(B)は、図15(A)の裏側を示す図である。このデジタルカメラは、筐体2111、表示部2112、レンズ2113、操作キー2114、シャッター2115などを有する。また、取り出し可能な不揮発性のメモリ2116を備えており、当該デジタルカメラで撮影したデータをメモリ2116に記憶させておく構成となっている。本発明を用いて形成された不揮発性の半導体記憶装置は当該メモリ2116に適用することができる。
また、図15(C)は、携帯電話を示しており、携帯端末の1つの代表例である。この携帯電話は筐体2121、表示部2122、操作キー2123などを含む。また、携帯電話は、取り出し可能な不揮発性のメモリ2125を備えており、当該携帯電話の電話番号等のデータ、映像、音楽データ等をメモリ2125に記憶させ再生することができる。本発明を用いて形成された不揮発性の半導体記憶装置は当該メモリ2125に適用することができる。
また、図15(D)は、デジタルプレーヤーを示しており、オーディオ装置の1つの代表例である。図15(D)に示すデジタルプレーヤーは、本体2130、表示部2131、メモリ部2132、操作部2133、イヤホン2134等を含んでいる。なお、イヤホン2134の代わりにヘッドホンや無線式イヤホンを用いることができる。メモリ部2132は、本発明を用いて形成された不揮発性の半導体記憶装置を用いることができる。例えば、記録容量が20〜200ギガバイト(GB)のNAND型不揮発性メモリを用い、操作部2133を操作することにより、映像や音声(音楽)を記録、再生することができる。なお、表示部2131は黒色の背景に白色の文字を表示することで消費電力を抑えられる。これは携帯型のオーディオ装置において特に有効である。なお、メモリ部2132に設けられた不揮発性の半導体記憶装置は、取り出し可能な構成としてもよい。
また、図15(E)は、電子ブック(電子ペーパーともいう)を示している。この電子ブックは、本体2141、表示部2142、操作キー2143、メモリ部2144を含んでいる。またモデムが本体2141に内蔵されていてもよいし、無線で情報を送受信できる構成としてもよい。メモリ部2144は、本発明を用いて形成された不揮発性の半導体記憶装置を用いることができる。例えば、記録容量が20〜200ギガバイト(GB)のNAND型不揮発性メモリを用い、操作キー2143を操作することにより、映像や音声(音楽)を記録、再生することができる。なお、メモリ部2144に設けられた不揮発性の半導体記憶装置は、取り出し可能な構成としてもよい。
以上の様に、本発明の不揮発性半導体記憶装置の適用範囲は極めて広く、メモリを有するものであればあらゆる分野の電子機器に用いることが可能である。