KR101894570B1 - 반도체 장치 및 그 제작 방법 - Google Patents

반도체 장치 및 그 제작 방법 Download PDF

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Abstract

본 발명은, 산화물 반도체를 사용한 트랜지스터에 있어서 전기적 특성의 변동이 작고, 신뢰성이 높고, 또 온 전류가 큰 반도체 장치를 제작하는 것을 과제로 한다.
산화물 반도체층의 채널 영역에 접하는 절연층으로서 산소 방출량이 많은 절연층을 사용하고, 산화물 반도체층의 소스 영역 및 드레인 영역에 접하는 절연층으로서 산소 방출량이 적은 절연층을 사용한다. 산소 방출량이 많은 절연층으로부터 산소가 방출됨으로써, 채널 영역 중의 산소 결손 및 상기 절연층과 채널 영역의 계면 준위 밀도를 저감할 수 있어 전기적 특성의 변동이 작고 신뢰성이 높은 반도체 장치를 제작할 수 있다. 소스 영역 및 드레인 영역에 대해서는, 산소 방출량이 적은 절연층에 접하여 형성함으로써, 소스 영역 및 드레인 영역의 고저항화를 억제한다.

Description

반도체 장치 및 그 제작 방법{SEMICONDUCTOR DEVICE AND METHOD FOR MANUFACTURING THE SAME}
반도체 장치 및 반도체 장치의 제작 방법에 관한 것이다.
또한, 본 명세서 중에 있어서 반도체 장치란, 반도체 특성을 이용함으로써 기능할 수 있는 장치 전반을 가리키고, 반도체 광학 장치, 반도체 회로 및 전자 기기는 모두 반도체 장치이다.
절연 표면을 갖는 기판 위에 형성된 반도체 박막을 사용하여 트랜지스터를 구성하는 기술이 주목을 받고 있다. 상기 트랜지스터는 집적 회로(IC)나 화상 표시 장치(표시 장치)와 같은 전자 디바이스에 널리 응용되고 있다. 트랜지스터에 사용할 수 있는 반도체 박막으로서는 실리콘계 반도체 재료가 널리 알려져 있지만, 그 외의 재료로서 산화물 반도체가 주목을 받고 있다.
예를 들어, 트랜지스터의 활성층으로서, 전자 캐리어 농도가 1018/cm3 미만인 인듐(In), 갈륨(Ga) 및 아연(Zn)을 포함하는 비정질 산화물을 사용한 트랜지스터가 개시되어 있다(특허 문헌 1 참조).
산화물 반도체를 사용한 트랜지스터는, 아모퍼스 실리콘을 사용한 트랜지스터보다 동작 속도가 빠르고, 다결정 실리콘을 사용한 트랜지스터보다 제작이 용이하지만, 전기적 특성이 변동하기 쉽고, 신뢰성이 낮다는 문제점이 알려져 있다. 예를 들어, 바이어스-열 스트레스 시험(BT 시험) 후에 트랜지스터의 임계 값 전압은 변동되어 버린다. 또한, 본 명세서에 있어서 임계 값 전압이란, 트랜지스터를 "온 상태"로 하기 위하여 필요한 게이트 전압을 가리킨다. 또한, "게이트 전압"이란 소스 전위를 기준으로 하여 게이트 전위와의 전위차를 가리킨다.
[선행 기술 문헌]
[특허문헌]
(특허문헌 1)
일본국 특개2006-165528호 공보
산화물 반도체를 사용한 트랜지스터의 BT 시험에 의한 임계 값 전압의 변동은, 산화물 반도체를 사용한 트랜지스터의 신뢰성을 현저하게 저하시킨다. 본 발명의 일 형태는, 산화물 반도체를 사용한 반도체 장치의 신뢰성을 향상시키는 것을 목적으로 한다.
본 발명의 일 형태는, 산화물 반도체층의 채널 영역에 접하는 절연층으로서 가열에 의하여 산소를 방출하는 절연층을 사용하고, 산화물 반도체층의 소스 영역 및 드레인 영역에 접하는 절연층으로서 산소 방출량이 상기 채널 영역에 접하는 절연층보다 적은 절연층을 사용하는 것을 기술적인 사상으로 하는 반도체 장치 또는 반도체 장치의 제작 방법이다.
본 발명의 일 형태는, 제 1 영역 및 제 2 영역을 갖는 절연층과, 제 1 영역 및 제 2 영역에 접하여 형성되고, 채널 영역, 소스 영역 및 드레인 영역을 갖는 산화물 반도체층을 갖고, 산화물 반도체층의 채널 영역은 제 1 영역에 접하여 형성되고, 산화물 반도체층의 소스 영역 및 드레인 영역은 제 2 영역에 접하여 형성되고, 제 1 영역은 가열에 의하여 산소를 방출하는 절연층이고, 제 2 영역은 산소 방출량이 제 1 영역보다 적은 절연층인 반도체 장치, 또는 반도체 장치의 제작 방법이다.
"가열에 의하여 산소를 방출한다"는 것은, TDS(Thermal Desorption Spectroscopy: 승온 이탈 가스 분광법) 분석에 있어서, 산소 원자로 환산한 산소의 방출량이 1×1018atoms/cm3 이상, 바"람직하게는 3×1020atoms/cm3 이상인 것을 가리킨다.
채널 영역에 접하는 절연층인 제 1 영역으로부터 채널 영역에 산소가 공급됨으로써, 채널 영역과 제 1 영역의 계면 준위 밀도를 저감할 수 있다. 이 결과, 반도체 장치의 동작 등에 기인하여 발생될 수 있는 전하 등이 제 1 영역과 채널 영역의 계면에서 포획(捕獲)되는 것을 충분히 억제할 수 있다.
또한, 채널 영역의 산소 결손에 기인하여 전하가 발생되는 경우가 있다. 일반적으로, 채널 영역 중의 산소 결손은 일부가 도너가 되어 캐리어인 전자가 발생한다. 결과적으로, 트랜지스터의 임계 값 전압이 마이너스 방향으로 시프트하게 된다. 채널 영역에 접하는 절연층인 제 1 영역으로부터 채널 영역에 산소가 충분히 방출됨으로써, 임계 값 전압이 마이너스 방향으로 시프트되는 요인인 채널 영역 중의 산소 결손을 보전(補塡)할 수 있다.
즉, 채널 영역에 산소 결손이 발생되면, 채널 영역에 접하는 절연층인 제 1 영역과 채널 영역의 계면이 있어서 전하를 포획하는 것이 어렵게 되지만, 제 1 영역으로서 가열에 의하여 산소를 방출하는 절연층을 형성함으로써 채널 영역과 제 1 영역의 계면 준위 밀도, 및 채널 영역의 산소 결손을 저감하여, 채널 영역과 제 1 영역의 계면에 있어서의 전하의 포획으로 받는 영향을 작게 할 수 있다.
또한, 소스 영역 및 드레인 영역에 대해서는 산소 방출량이 제 1 영역보다 적은 제 2 영역에 접하여 형성함으로써, 소스 영역 및 드레인 영역에는 산소가 공급되지 않도록 한다. 이것은 산화물 반도체층에 있어서 산소 결손의 일부는 캐리어인 전자의 발생원이 된다는 것에 착안한 구성이다. 즉, 산소가 공급됨으로써 산소 결손이 저감되어 소스 영역 및 드레인 영역이 고저항화되는 것을 억제한다는 기술적인 사상에 의거한다. 예를 들어, 소스 영역 및 드레인 영역에 접하는 제 2 영역으로서 TDS 분석에서 산소의 방출량이 1×1018atoms/cm3 미만인 절연층을 사용할 수 있다.
이와 같이, 본 발명의 일 형태에 의한 효과는, 가열에 의하여 산소를 방출하는 절연층과 산소 방출량이 상기 절연층보다 적은 절연층에 기인한 것이다.
상술한 산화물 반도체층의 채널 영역의 계면에 있어서의 전하의 포획을 억제하고, 또 소스 영역 및 드레인 영역의 고저항화를 억제하는 효과에 의하여, 소스 영역 및 드레인 영역이 고저항화됨으로써 소스 영역 및 드레인 영역을 흐르는 전류의 저하가 기여하여 트랜지스터의 온 전류가 저하된다는 문제를 억제할 수 있다. 또한, 산화물 반도체를 사용한 트랜지스터의 오프 전류의 증가, 임계 값 전압의 변동 등의 문제를 억제할 수 있다. 또한, 반도체 장치의 신뢰성을 향상시킬 수 있다.
또한, 가열에 의하여 산소를 방출하는 절연층은 산화물 반도체층에 대하여 충분한 두께를 갖는 것이 바람직하다. 가열에 의하여 산소를 방출하는 절연층이 산화물 반도체층에 대하여 얇은 경우에는 산화물 반도체층에 대한 산소 공급이 충분하지 않게 되기 때문이다.
본 발명의 일 형태는, 제 1 영역 및 제 2 영역을 갖는 절연층과, 제 1 영역 및 제 2 영역에 접하여 형성되고, 채널 영역, 소스 영역 및 드레인 영역을 갖는 산화물 반도체층과, 산화물 반도체층에 접하여 형성된 게이트 절연층과, 게이트 절연층에 접하여 형성된 게이트 전극을 갖고, 산화물 반도체층의 채널 영역은 제 1 영역에 접하여 형성되고, 산화물 반도체층의 소스 영역 및 드레인 영역은 제 2 영역에 접하여 형성되고, 제 1 영역은 가열에 의하여 산소를 방출하는 절연층이고, 제 2 영역은 산소 방출량이 제 1 영역보다 적은 절연층인 반도체 장치, 또는 반도체 장치의 제작 방법이다. 또한, 제 1 영역과 제 2 영역에서 구성 원소가 같은 재료 또는 구성 원소 중 2개 이상 같은 재료를 사용하여도 좋고, 구성 원소가 상이한 재료를 사용하여도 좋다.
상기 구성에 있어서, 가열에 의하여 산소를 방출하는 절연층은, 산소 과잉의 산화 실리콘(SiOx(X>2))이어도 좋다. 산소 과잉의 산화 실리콘(SiOx(X>2))이란, 단위 체적당에 실리콘 원자수의 2배보다 많은 산소 원자를 포함하는 것이다. 단위 체적당의 실리콘 원자수 및 산소 원자수는 러더포드 후방산란 분광법(RBS: Rutherford Backscattering Spectrometry)에 의하여 측정한 값이다.
상기 구성에 있어서, 가열에 의하여 산소를 방출하는 절연층에는, 산화 실리콘, 산화질화 실리콘, 산화 알루미늄을 사용하여도 좋다. 또한, 산소 방출량이 제 1 영역보다 적은 절연층에는, 산화 실리콘, 질화 실리콘, 질화산화 실리콘, 산화질화 실리콘, 산화 알루미늄, 질화 알루미늄, 또는 산화질화 알루미늄을 사용하여도 좋다. 또는, 제 1 영역과 제 2 영역에서 구성 원소가 상이한 재료를 사용하여도 좋다. 예를 들어, 가열에 의하여 산소를 방출하는 절연층에는 산화 실리콘을 사용하고, 산소 방출량이 제 1 영역보다 적은 절연층에는, 질화 실리콘, 질화산화 실리콘, 산화질화 실리콘, 산화 알루미늄, 질화 알루미늄, 또는 산화질화 알루미늄을 사용하여도 좋다. 예를 들어, 제 1 영역으로서 산화 실리콘을 사용한 경우, 제 2 영역으로서 임의의 온도에서 산화 실리콘보다 산소의 확산 계수가 낮은 산화 알루미늄을 사용하면 바람직하다. 제 1 영역보다 산소의 확산 계수가 낮은 제 2 영역을 형성함으로써, 제 1 영역에서 방출된 산소가 제 2 영역으로 확산되는 양을 저감시킬 수 있다.
여기서, 산화질화 실리콘이란, 그 조성에 있어서, 질소보다 산소의 함유량이 많은 것을 가리키며, 예를 들어, 산소가 50at.% 이상 70at.% 이하, 질소가 0.5at.% 이상 15at.% 이하, 실리콘이 25at.% 이상 35at.% 이하, 수소가 0at.% 이상 10at.% 이하의 범위로 포함되는 것을 가리킨다. 또한, 질화산화 실리콘이란, 그 조성에 있어서 산소보다 질소의 함유량이 많은 것을 가리키며, 예를 들어, 산소가 5at.% 이상 30at.% 이하, 질소가 20at.% 이상 55at.% 이하, 실리콘이 25at.% 이상 35at.% 이하, 수소가 10at.% 이상 25at.% 이하의 범위로 포함되는 물질을 가리킨다. 다만, 상기 범위는, 러더퍼드 후방 산란법(RBS)이나 수소 전방 산란법(HFS: Hydrogen Forward Scattering)을 사용하여 측정한 경우의 범위이다. 또한, 구성 원소의 함유 비율은 그 합계가 100at.%를 넘지 않는 값을 취한다. 산화 질화 알루미늄이란, 그 조성에 있어서 질소보다 산소의 함유량이 많은 것을 가리킨다.
또한, 상기 구성에 있어서 제 1 영역의 표면 및 제 2 영역의 표면이 일치되는 것이 바람직하다. 바꿔 말하면, 제 1 영역 및 제 2 영역의 두께가 같은 것이 바람직하다. 또는, 제 1 영역 및 제 2 영역의 계면 부근에 있어서 제 1 영역의 표면 및 제 2 영역의 표면이 연속적으로 형성되는 것이 바람직하다.
또한, 상기 구성에 있어서 제 2 영역을 형성하지 않는 구성으로 할 수도 있다. 이 경우, 기판 위에 선택적으로 제 1 절연층을 형성하고, 상기 제 1 절연층을 가열에 의하여 산소를 방출하는 절연층으로서 사용하면 좋다. 또는 기판 위에 제 2 절연층을 형성하고, 제 2 절연층 위에 선택적으로 제 1 절연층을 형성하고, 상기 제 1 절연층을 가열에 의하여 산소를 방출하는 절연층으로서 사용하면 좋다.
즉, 본 발명의 일 형태는 기판 또는 기판 위에 형성된 제 2 절연층 위에 선택적으로 형성된 제 1 절연층과, 기판 또는 제 2 절연층, 및 상기 제 1 절연층에 접하여 형성되고, 채널 영역, 소스 영역 및 드레인 영역을 갖는 산화물 반도체층과, 산화물 반도체층에 접하여 형성된 게이트 절연층과, 게이트 절연층에 접하여 형성된 게이트 전극을 갖고, 산화물 반도체층의 채널 영역은 제 1 절연층에 접하여 형성되고, 산화물 반도체층의 소스 영역 또는 드레인 영역은 기판 또는 제 2 절연층에 접하여 형성되고, 제 1 절연층은 가열에 의하여 산소를 방출하는 절연층인 반도체 장치 또는 반도체 장치의 제작 방법이다.
상기 구성에 있어서, 가열에 의하여 산소를 방출하는 절연층은 산소 과잉의 산화 실리콘(SiOx(X>2))이어도 좋다. 산소 과잉의 산화 실리콘(SiOx(X>2))이란, 단위 체적당에 실리콘 원자수의 2배보다 많은 산소 원자를 포함하는 것이다. 단위 체적당의 실리콘 원자수 및 산소 원자수는 러더포드 후방산란 분광법(RBS)에 의하여 측정한 값이다.
상기 구성에 있어서, 가열에 의하여 산소를 방출하는 절연층에는 산화 실리콘, 산화질화 실리콘, 산화 알루미늄을 사용하여도 좋다.
상기 구성에 있어서, 기판 또는 제 2 절연층은 산소 방출량이 제 1 절연층보다 적은 것이 바람직하다.
상기 구성에 있어서, 제 2 절연층에는 산화 실리콘, 질화 실리콘, 질화산화 실리콘, 산화질화 실리콘, 산화 알루미늄, 질화 알루미늄 또는 산화질화 알루미늄을 사용하여도 좋다.
상기 구성에 있어서, 가열에 의하여 산소를 방출하는 절연층을 게이트 절연층으로서 사용하는 것이 바람직하다. 또는, 단위 체적당에 실리콘 원자수의 2배보다 많은 산소 원자를 포함하는 산화 실리콘을 게이트 절연층으로서 사용하는 것이 바람직하다.
상기 구성에 있어서, 게이트 전극 위에 형성된 층간 절연층과 층간 절연층 위에 형성되고, 층간 절연층에 형성된 개구부를 통하여 산화물 반도체층에 접하는 배선을 더 포함하여도 좋다.
상기 구성에 있어서, 소스 영역 및 드레인 영역은 산화물 반도체층을 저저항화한 영역이다. 즉, 소스 영역 및 드레인 영역은 산화물 반도체층의 일부에 저저항화 처리를 행함으로써 형성된다. 저저항화 처리와 동시에 산화물 반도체층에 채널 영역이 형성된다.
상기 구성에 있어서, 가열에 의하여 산소를 방출하는 절연층은 스퍼터링법에 의하여 형성되는 것이 바람직하다. 또는 가열에 의하여 산소를 방출하는 절연층은 산소, 또는 산소와 아르곤의 혼합 가스를 사용한 스퍼터링법에 의하여 형성되는 것이 바람직하다.
상기 구성에 있어서, 산화물 반도체층은 스퍼터링법에 의하여 형성되는 것이 바람직하다.
상기 구성에 있어서, 산화물 반도체층을 형성한 후, 100℃ 이상 650℃ 이하로 열 처리하는 것이 바람직하다.
상기 구성에 있어서, 소스 영역 및 드레인 영역은 게이트 전극을 마스크로 사용하여 산화물 반도체층의 일부에 저저항화 처리를 행함으로써 형성하여도 좋다. 그 경우, 산화물 반도체층 중 게이트 전극으로 덮인 부분에 채널 영역이 형성된다.
또한, 상기 구성에 있어서 트랜지스터의 채널 길이 L은 10nm 이상 10㎛ 이하, 예를 들어 0.1㎛ 이상 0.5㎛ 이하로 할 수 있다. 물론, 채널 길이 L은 10㎛ 이상이어도 상관없다. 또한, 채널 폭 W에 대해서도 10㎛ 이상으로 할 수 있다.
본 발명의 일 형태에 의하여 산화물 반도체층의 채널 영역에 접하는 절연층으로서 가열에 의하여 산소를 방출하는 절연층을 형성하고, 산화물 반도체층의 소스 영역 및 드레인 영역에 접하는 절연층으로서 산소 방출량이 채널 영역에 접하는 절연층보다 적은 절연층을 형성함으로써 오프 전류가 작고, 임계 값 전압의 변동이 적고, 온 전류가 크고, 안정된 전기 특성을 갖는 트랜지스터가 제공된다.
또한, 본 발명의 일 형태에 의하여 전기 특성이 양호하고, 신뢰성이 높은 트랜지스터를 갖는 반도체 장치가 제공된다.
도 1a 및 도 1b는 반도체 장치의 일 형태를 도시하는 단면도.
도 2a 내지 도 2d는 반도체 장치의 제작 공정의 일례를 도시하는 단면도.
도 3a 내지 도 3d는 반도체 장치의 제작 공정의 일례를 도시하는 단면도.
도 4a 내지 도 4d는 반도체 장치의 제작 공정의 일례를 도시하는 단면도.
도 5a 및 도 5b는 반도체 장치의 제작 공정의 일례를 도시하는 단면도.
도 6은 반도체 장치의 일 형태를 도시하는 단면도.
도 7a 내지 도 7c는 반도체 장치의 일 형태를 설명하는 단면도.
도 8a 내지 도 8f는 반도체 장치로서의 전자 기기를 도시하는 도면.
도 9a 내지 도 9c는 반도체 장치의 일 형태를 도시하는 상면도 및 단면도.
이하에서는, 본 발명의 실시형태에 대하여 도면을 사용하여 자세히 설명한다. 다만, 본 발명은 이하의 설명에 한정되지 않고, 그 형태 및 자세한 내용을 다양하게 변경할 수 있다는 것은 당업자라면 용이하게 이해된다. 또한, 본 발명은 이하에 나타내는 실시형태의 기재 내용에 한정하여 해석되는 것이 아니다. 또한, 도면을 사용하여 발명의 구성을 설명함에 있어서, 같은 것을 가리키는 부호는 다른 도면간에서도 공통으로 사용한다. 또한, 같은 것을 가리키는 경우에는 해치 패턴을 동일하게 하고, 특히 부호를 붙이지 않는 경우가 있다.
또한, '제 1', '제 2'라고 붙이는 서수사는 편의상 사용하는 것이며, 공정 순서 또는 적층 순서를 나타내는 것이 아니다. 또한, 본 명세서에서 발명을 특정하기 위한 사항으로서 고유한 명칭을 나타내는 것은 아니다.
(실시형태 1)
본 실시형태에서는 반도체 장치 및 반도체 장치의 제작 방법의 일 형태를 도 1a 내지 도 5b를 사용하여 설명한다.
도 1a 및 도 1b에는, 본 발명의 일 형태의 반도체 장치의 예로서 톱 게이트형의 일 형태인 코플래너(coplanar)형의 트랜지스터(155)의 단면도를 도시한다.
도 1a에 도시하는 트랜지스터(155)는 기판(100) 위의 절연층(103), 산화물 반도체층(106), 게이트 절연층(112), 게이트 전극(114)을 포함한다. 절연층(103)은 제 1 영역(101) 및 제 2 영역(102)을 갖는다. 트랜지스터(155)는 산화물 반도체층(106) 중에 채널 영역(126), 소스 영역(122a) 및 드레인 영역(122b)을 갖는다. 채널 영역(126), 소스 영역(122a) 및 드레인 영역(122b)은 동일 층 중에 형성된다.
산화물 반도체층(106)은 제 1 영역(101) 및 제 2 영역(102)에 접하여 형성되고, 산화물 반도체층(106)의 채널 영역(126)은 제 1 영역(101)에 접하여 형성되고, 산화물 반도체층(106)의 소스 영역(122a) 및 드레인 영역(122b)은 제 2 영역(102)에 접하여 형성된다. 게이트 절연층(112)은 산화물 반도체층(106)에 접하여 형성되고, 게이트 전극(114)은 게이트 절연층(112)에 접하여 형성된다. 게이트 전극(114) 위에는 층간 절연층(124)이 형성된다. 그리고, 소스 영역(122a) 및 드레인 영역(122b)에는 층간 절연층(124)을 통하고 각각 배선(108a) 및 배선(108b)이 전기적으로 접속된다. 배선(108a) 및 배선(108b)은 소스 전극 및 드레인 전극으로서 기능한다. 또한, 도 1a에서는 게이트 절연층(112)과 게이트 전극(114)의 폭이 같게 기재되어 있지만, 이것에 한정되지 않는다. 도 1b에 도시하는 바와 같이, 게이트 절연층(112) 대신에 게이트 절연층(113)이 절연층(103) 및 산화물 반도체층(106) 위에 형성되어 있어도 상관없다. 또한, 게이트 절연층(113)은 게이트 절연층(112)과 같은 방법 및 같은 재료로 형성하면 좋고, 본 명세서 중의 게이트 절연층(112)을 게이트 절연층(113)과 적절히 치환할 수 있다.
제 1 영역(101)의 재료에는, 산화 실리콘, 산화질화 실리콘, 산화 알루미늄, 또는 이들의 혼합 재료 등을 사용하면 좋다. 제 1 영역(101)은 가열에 의하여 산소를 방출하는 것을 특징으로 한다. "가열에 의하여 산소를 방출한다"는 것은, TDS(Thermal Desorption Spectroscopy: 승온 이탈 가스 분광법) 분석에서, 산소 원자로 환산한 산소의 방출량이 1×1018atoms/cm3 이상, 바람직하게는 3×1020atoms/cm3 이상인 것을 가리킨다. 또는, 제 1 영역(101)의 재료에는, 산소 과잉의 산화 실리콘(SiOx(X>2))이어도 좋다. 산소 과잉의 산화 실리콘(SiOx(X>2))이란, 단위 체적당에 실리콘 원자수의 2배보다 많은 산소 원자를 포함하는 것이다. 단위 체적당의 실리콘 원자수 및 산소 원자수는 러더포드 후방산란 분광법(RBS)에 의하여 측정한 값이다.
제 2 영역(102)의 재료에는, 산화 실리콘, 질화 실리콘, 질화산화 실리콘, 산화질화 실리콘, 산화 알루미늄, 질화 알루미늄 또는 산화질화 알루미늄을 사용하면 좋다. 제 2 영역(102)은 산소 방출량이 제 1 영역(101)보다 적은 절연층인 것을 특징으로 한다. 또한, 제 1 영역(101)과 제 2 영역(102)에서 구성 원소가 같은 재료 또는 구성 원소 중 2개 이상이 같은 재료를 사용하여도 좋고, 구성 원소가 상이한 재료를 사용하여도 좋다. 제 1 영역(101)과 제 2 영역(102)에서 구성 원소가 같은 재료 또는 구성 원소 중 2개 이상 같은 재료를 사용하는 경우는, 제 2 영역(102)의 재료로서 단위 체적당에 산소 원자수가 제 1 영역(101)보다 적은 재료를 사용하여도 좋다. 예를 들어, 제 1 영역(101)의 재료에는 단위 체적당에 실리콘 원자수의 2배보다 많은 산소 원자를 포함하는 산화 실리콘(SiOx(X>2))을 사용하고, 제 2 영역(102)의 재료에는 단위 체적당에 산소 원자수가 제 1 영역(101)보다 적은 산화 실리콘(SiOx(X≤2))을 사용하여도 좋다. 또는, 제 2 영역(102)의 재료에는, 단위 체적당의 산소 원자수가 제 1 영역(101)보다 적은 산화질화 실리콘을 사용하여도 좋다. 또한, 제 2 영역(102)의 재료에는 아크릴 수지, 폴리이미드, 벤조시클로부텐 수지, 폴리아미드, 에폭시 수지 등 습식법으로 형성할 수 있는 유기 절연 재료를 사용하여도 좋다. 또한, 상기 유기 절연 재료 외에 저유전율 재료(low-k 재료), 실록산계 수지, PSG(인 유리), BPSG(붕소 인 유리) 등 습식법으로 형성할 수 있는 무기 절연 재료를 사용하여도 좋다. 또한, 제 2 영역(102)은 임의의 온도(예를 들어, 100℃ 내지 650℃의 범위)에 있어서의 산소의 확산 계수가 제 1 영역(101)보다 낮은 것이 바람직하다. 이로써, 제 1 영역(101)에서 방출된 산소가 제 2 영역(102)으로 확산되어 가는 양을 저감시킬 수 있다.
또한, 제 1 영역(101) 및 제 2 영역(102)을 갖는 절연층(103)에는 상술한 재료와 산화 실리콘, 질화 실리콘, 산화질화 실리콘, 질화산화 실리콘, 산화 알루미늄, 질화 알루미늄, 산화질화 알루미늄 또는 이들의 혼합 재료 등을 적층하여 사용하여도 좋다. 절연층(103)을 적층 구조로 형성하는 경우, 산화물 반도체층(106)과 접하는 측을 상술한 제 1 영역(101) 재료 및 제 2 영역(102) 재료로 하면 좋다. 또한, 절연층(103)은 트랜지스터(155)의 하지층으로 기능한다.
산화물 반도체층(106)에 사용하는 재료로서는, 4원계 금속 산화물인 In-Sn-Ga-Zn-O계 재료나, 3원계 금속 산화물인 In-Ga-Zn-O계 재료, In-Sn-Zn-O계 재료, In-Al-Zn-O계 재료, Sn-Ga-Zn-O계 재료, Al-Ga-Zn-O계 재료, Sn-Al-Zn-O계 재료, 2원계 금속 산화물인 In-Zn-O계 재료, Sn-Zn-O계 재료, Al-Zn-O계 재료, Zn-Mg-O계 재료, Sn-Mg-O계 재료, In-Mg-O계 재료, In-Ga-O계 재료나, In-O계 재료, Sn-O계 재료, Zn-O계 재료 등을 사용할 수 있다. 또한, 상기 재료에 산화 실리콘을 포함시켜도 좋다. 여기서, 예를 들어 In-Ga-Zn-O계 재료란 인듐(In), 갈륨(Ga), 아연(Zn)을 갖는 산화물층이라는 뜻이고, 그 조성 비율은 특별히 한정되지 않는다. 또한, In, Ga, Zn 이외의 원소를 포함하여도 좋다.
산화물 반도체층(106)로서 In-Zn-O계 재료를 사용하는 경우, 원자수 비율을 In/Zn=0.5 이상 50 이하, 바람직하게는 In/Zn=1 이상 20 이하, 더 바람직하게는 In/Zn=1.5 이상 15 이하로 한다. Zn의 원자수 비율을 상술한 범위로 함으로써, 트랜지스터의 전계 효과 이동도를 향상시킬 수 있다. 여기서, 화합물의 원자수 비율이 In:Zn:O=X:Y:Z일 때, Z>1.5X+Y로 하면 바람직하다.
또한, 산화물 반도체층(106)은 화학식 InMO3(ZnO)m(m>0)로 표기되는 재료를 사용한 박막으로 형성할 수 있다. 여기서, M은 Ga, Al, Mn 및 Co 중에서 선택된 하나 또는 복수의 금속 원소를 나타낸다. 예를 들어, M으로서 Ga, Ga 및 Al, Ga 및 Mn, 또는 Ga 및 Co 등을 사용할 수 있다.
채널 영역(126)과 제 1 영역(101)이 접함으로써, 제 1 영역(101)과 채널 영역(126)의 계면 준위 밀도 및 채널 영역(126) 중의 산소 결손을 저감할 수 있다. 이 결과, 반도체 장치의 동작 등에 기인하여 발생될 수 있는 전하 등이 제 1 영역(101)과 채널 영역(126)의 계면에 포획되는 것을 충분히 억제할 수 있다.
또한, 채널 영역(126)의 산소 결손에 기인하여 전하가 발생되는 경우가 있다. 일반적으로, 채널 영역 중의 산소 결손은 일부가 도너가 되어 캐리어인 전자가 발생한다. 결과적으로, 트랜지스터의 임계 값 전압이 마이너스 방향으로 시프트하게 된다. 채널 영역(126)에 접하는 절연층인 제 1 영역(101)으로부터 채널 영역(126)에 산소가 충분히 방출됨으로써, 임계 값 전압이 마이너스 방향으로 시프트되는 요인인 채널 영역(126) 중의 산소 결손을 보전할 수 있다.
즉, 채널 영역(126)에 산소 결손이 발생되면, 채널 영역(126)에 접하는 절연층인 제 1 영역(101)과 채널 영역(126)의 계면이 있어서 전하를 포획하는 것이 어렵게 되지만, 제 1 영역(101)으로서 가열에 의하여 산소를 방출하는 절연층을 형성함으로써 채널 영역(126)과 제 1 영역(101)의 계면 준위 밀도, 및 채널 영역(126)의 산소 결손을 저감하여, 채널 영역(126)과 제 1 영역(101)의 계면에 있어서의 전하의 포획으로 받는 영향을 작게 할 수 있다.
또한, 소스 영역(122a) 및 드레인 영역(122b)에 대해서는 산소 방출량이 제 1 영역(101)보다 적은 제 2 영역(102)이 접하여 형성됨으로써, 소스 영역(122a) 및 드레인 영역(122b)에는 산소가 공급되지 않도록 한다. 이것은 산화물 반도체층에 있어서 산소 결손의 일부는 캐리어인 전자의 발생원이 되는 것에 기인한다. 즉, 산소가 공급됨으로써 산소 결손이 저감되어 소스 영역(122a) 및 드레인 영역(122b)이 고저항화되는 것을 억제한다는 기술적인 사상에 의거한다. 예를 들어, 소스 영역(122a) 및 드레인 영역(122b)에 접하는 제 2 영역(102)으로서 TDS 분석에서 산소의 방출량이 1×1018atoms/cm3 미만인 절연층을 사용할 수 있다.
상술한 산화물 반도체층의 채널 영역(126)의 계면에 있어서의 전하의 포획을 억제하고, 또 소스 영역(122a) 및 드레인 영역(122b)의 고저항화를 억제하는 효과에 의하여, 가령 소스 영역(122a) 및 드레인 영역(122b)이 고저항화됨으로써 소스 영역(122a) 및 드레인 영역(122b)을 흐르는 전류의 저하가 기여하여 트랜지스터(155)의 온 전류가 저하된다는 문제를 억제할 수 있다. 또한, 산화물 반도체를 사용한 트랜지스터(155)의 오프 전류의 증가, 임계 값 전압의 변동 등의 문제를 억제할 수 있다. 또한, 반도체 장치의 신뢰성을 향상시킬 수 있다.
게이트 절연층(112)은 제 1 영역(101)과 같은 구성(예를 들어, 같은 재료)으로 하여도 좋다. 즉, 게이트 절연층(112)은 가열에 의하여 산소를 방출하는 절연층으로 하여도 좋다. 또는, 트랜지스터의 게이트 절연층으로서 기능하는 것을 고려하여 산화 하프늄이나 산화 알루미늄 등의 비유전율이 높은 재료를 채용하여도 좋다. 또한, 게이트 내압이나 산화물 반도체와의 계면 상태 등을 고려하여 산화 실리콘, 산화질화 실리콘, 질화 실리콘에 산화 하프늄이나 산화 알루미늄 등의 비유전율이 높은 재료를 적층하여도 좋다.
게이트 전극(114)은, 몰리브덴, 티타늄, 탄탈, 텅스텐, 알루미늄, 구리, 네오디뮴, 스칸듐 등의 금속 재료, 이들의 질화물, 또는 이들을 주성분으로 하는 합금 재료를 사용하여 형성할 수 있다. 또한, 게이트 전극(114)은 단층 구조로 하여도 좋고, 적층 구조로 하여도 좋다.
트랜지스터(155) 위에는, 층간 절연층(124)이 더 형성되어도 좋다. 층간 절연층(124)은 제 2 영역(102)과 같은 구성(예를 들어, 같은 재료)으로 하여도 좋다. 또한, 배선(108a)이나 배선(108b)을 전기적으로 접속시키기 위하여 층간 절연층(124)에는 개구부가 형성되어도 좋다.
배선(108a) 및 배선(108b)에 사용하는 도전층으로서는, 예를 들어 Al, Cr, Cu, Ta, Ti, Mo, W 중에서 선택된 원소를 포함하는 금속층, 또는 상술한 원소를 성분으로 하는 금속 질화물층(질화 티타늄층, 질화 몰리브덴층, 질화 텅스텐층) 등을 사용할 수 있다. 또한, Al, Cu 등의 금속층의 아래측 또는 위측의 한편 또는 쌍방에 Ti, Mo, W 등의 고융점 금속층 또는 이들의 금속 질화물층(질화 티타늄층, 질화 몰리브덴층, 질화 텅스텐층)을 적층시킨 구성을 사용하여도 좋다.
또한, 트랜지스터(155)는 산화물 반도체층(106) 아래 쪽에 제 2 게이트 전극을 가져도 좋다. 또한, 산화물 반도체층(106)은 섬 형상으로 가공되는 것이 바람직하지만, 섬 형상으로 가공되지 않아도 좋다.
이하, 도 2a 내지 도 5b를 사용하여 도 1a에 도시하는 트랜지스터(155)의 제작 공정의 예에 대하여 설명한다.
우선, 도 2a 내지 도 3d를 사용하여 도 1a에 도시하는 트랜지스터(155)의 제작 공정의 일례에 대하여 설명한다.
기판(100) 위에 제 1 절연층(131)을 형성하고(도 2a 참조), 제 1 절연층(131)을 포토리소그래피 등의 방법을 사용하여 가공함으로써 섬 형상의 제 1 영역(101)을 형성한다(도 2b 참조). 제 1 영역(101)을 형성할 때 사용하는 포토 마스크는, 게이트 전극을 형성할 때 사용하는 포토 마스크와 같은 것을 사용할 수 있다. 제 1 영역(101)은 가열에 의하여 산소를 방출하는 것을 특징으로 한다. 또한, 제 1 영역(101)의 재료에는, 산소 과잉의 산화 실리콘(SiOx(X>2))을 사용하여도 좋다.
기판(100)의 재질 등에 특별한 제한은 없지만, 적어도 나중의 열 처리에 견딜 수 있는 정도의 내열성을 가질 필요가 있다. 예를 들어, 유리 기판, 세라믹 기판, 석영 기판, 사파이어 기판 등을 기판(100)으로서 사용할 수 있다. 또한, 실리콘이나 탄화 실리콘 등의 단결정 반도체 기판, 다결정 반도체 기판, 실리콘 게르마늄 등의 화합물 반도체 기판, SOI 기판 등을 적용할 수 있고, 이들 기판 위에 반도체 소자가 형성된 것을 기판(100)로서 사용하여도 좋다.
또한, 기판(100)으로서 가요성 기판을 사용하여도 좋다. 가요성 기판 위에 트랜지스터를 형성하는 경우, 가요성 기판 위에 직접 트랜지스터를 형성하여도 좋고, 다른 기판에 트랜지스터를 형성한 후, 이것을 박리하고, 기판(100)인 가요성 기판에 전치하여도 좋다. 또한, 트랜지스터를 박리하고, 가요성 기판에 전치하기 위해서는 상기 다른 기판과 트랜지스터 사이에 박리층을 형성하여도 좋다.
제 1 영역(101)이 되는 제 1 절연층(131)의 형성 방법은, 예를 들어 플라즈마 CVD법이나 스퍼터링법 등을 사용할 수 있다. 가열에 의하여 산소를 방출하는 절연층의 형성에는, 스퍼터링법을 사용하는 것이 바람직하다.
스퍼터링법을 사용하여 가열에 의하여 산소를 방출하는 절연층을 형성하기 위해서는, 성막 가스로서 산소, 또는 산소와 희 가스(아르곤 등)의 혼합 가스를 사용하는 경우, 산소와 희 가스의 혼합 비율을 산소의 비율을 높이며 형성하면 좋다. 예를 들어, 가스 전체 중의 산소의 농도를 6% 이상 100% 미만으로 하면 좋다.
제 1 영역(101)이 되는 제 1 절연층(131)의 재료에는, 산화 실리콘, 산화질화 실리콘, 산화 알루미늄 또는 이들의 혼합 재료 등을 사용하면 좋다.
예를 들어, 제 1 절연층(131)으로서 석영(바람직하게는 합성 석영)을 타깃으로 사용하고, 기판 온도 30℃ 이상 450℃ 이하(바람직하게는 70℃ 이상 200℃ 이하), 성막 가스로서 산소, 또는 산소 및 아르곤을 사용하고, 성막 가스 중의 O2/(O2+Ar) 비율을 1% 이상 100% 이하(바람직하게는 6% 이상 100% 이하)로 하여 RF 스퍼터링법에 의하여 산화 실리콘을 형성한다.
제 1 절연층(131) 및 제 1 영역(101)의 막 두께는, 바람직하게는 50nm 이상, 보다 바람직하게는 200nm 이상으로 한다. 제 1 절연층(131) 및 제 1 영역(101)의 막 두께를 두껍게 형성함으로써 제 1 영역(101)으로부터의 산소 방출량을 증가시킬 수 있다.
다음에, 기판(100) 및 제 1 영역(101) 위에 제 2 절연층(132)을 형성한다(도 2c 참조). 그 후, 제 1 영역(101) 표면이 노출될 때까지 제 2 절연층(132)을 가공하여 제 1 영역(101)에 접하는 제 2 영역(102)을 갖는 절연층(103)을 형성한다(도 2d 참조). 제 2 영역(102)은 산소 방출량이 제 1 영역(101)보다 적은 절연층인 것을 특징으로 한다. 또한, 제 2 절연층(132)을 가공할 때 제 1 영역(101) 표면이 동시에 가공되어 제 1 영역(101)의 일부가 제거되어도 좋다.
제 2 절연층(132)의 형성 방법은 예를 들어 플라즈마 CVD법이나 스퍼터링법 등을 사용할 수 있다.
제 2 절연층(132)의 재료에는 산화 실리콘, 질화 실리콘, 산화질화 실리콘, 산화 알루미늄, 질화 알루미늄, 또는 산화질화 알루미늄을 사용하면 좋다.
예를 들어, 제 2 절연층(132)으로서 플라즈마 CVD법에 의하여 질화 실리콘을 형성한다. 또는 제 2 절연층(132)으로서 플라즈마 CVD법에 의하여 산화 실리콘을 형성하여도 좋다.
상기 공정을 거친 후, 제 1 영역(101) 표면 및 제 2 영역(102) 표면이 일치되는 것이 바람직하다. 예를 들어, 제 1 영역(101) 표면이 노출될 때까지 제 2 절연층(132)을 CMP(화학적 기계적 연마) 등의 연마 처리 또는 에칭 처리를 행함으로써, 제 1 영역(101)에 접하는 제 2 영역(102)을 갖고, 또 제 1 영역(101) 표면 및 제 2 영역(102) 표면이 일치된 절연층(103)을 형성할 수 있다. 제 1 영역(101) 표면 및 제 2 영역(102) 표면을 일치시킴으로써 그 위에 형성하는 산화물 반도체층의 단절을 방지할 수 있다. 이 효과는, 산화물 반도체층이 얇은 경우에 현저히 나타난다. 산화물 반도체층의 단절을 방지함으로써, 소스 영역 및 드레인 영역의 단절을 방지할 수 있고, 온 전류의 저하를 억제할 수 있다. 또한, 산화물 반도체층 위에 형성하는 게이트 절연층의 단절을 방지할 수 있다. 게이트 절연층의 단절을 방지함으로써 누설 전류의 증대나 파괴 내압의 저하를 억제할 수 있다.
또한, 제 2 영역(102)의 막 두께, 즉 절연층(103)의 막 두께는, 제 1 절연층(131) 및 제 1 영역(101)의 막 두께와 같게 한다. 구체적으로는, 제 2 영역(102)의 막 두께, 즉 절연층(103)의 막 두께는 바람직하게는 50nm 이상, 보다 바람직하게는 200nm 이상으로 한다. 다만, 연마 처리 또는 에칭 처리를 행함으로써 제 1 절연층(131)의 막 두께는 형성시의 막 두께보다 얇아진 경우가 있다.
또한, 제 1 영역(101) 및 제 2 영역(102)을 갖는 절연층(103)에는, 상술한 재료와 산화 실리콘, 질화 실리콘, 산화질화 실리콘, 질화산화 실리콘, 산화 알루미늄, 질화 알루미늄, 산화질화 알루미늄 또는 이들의 혼합 재료 등을 적층하여 사용하여도 좋다. 절연층(103)을 적층 구조로 형성하는 경우, 산화물 반도체층(106)과 접하는 측을 상술한 제 1 영역(101) 재료 및 제 2 영역(102) 재료로 하면 좋다. 또한, 절연층(103)은 트랜지스터(155)의 하지층으로서 기능한다.
또한, 여기서는 제 1 영역(101)을 형성한 후에 제 2 영역(102)을 형성하는 예를 나타내지만, 제 1 영역(101) 및 제 2 영역(102)의 형성 순서를 반대로 하여 제 2 영역(102)을 형성한 후에 제 1 영역(101)을 형성하여도 좋다. 그 경우에는, 선택적으로 제 2 영역(102)을 형성한 후, 전체 면에 제 1 절연층(131)을 형성하고, 제 2 영역(102) 표면이 노출될 때까지 제 1 절연층(131)을 연마 처리 또는 에칭 처리를 행함으로써 제 1 영역(101)에 접하는 제 2 영역(102)을 갖는 절연층(103)을 형성할 수 있다.
다음에, 절연층(103) 위에 산화물 반도체층을 형성하고, 상기 산화물 반도체층을 가공하여 섬 형상의 산화물 반도체층(106)을 형성한다(도 3a 참조). 산화물 반도체층(106)은 제 1 영역(101) 및 제 2 영역(102)에 접하여 형성된다.
산화물 반도체층(106)은 예를 들어 스퍼터링법, 진공 증착법, 펄스 레이저 퇴적법, CVD법 등을 사용하여 형성할 수 있다. 또한, 산화물 반도체층(106)의 두께는 3nm 이상 50nm 이하로 하는 것이 바람직하다. 산화물 반도체층(106)의 두께가 지나치게 두꺼우면(예를 들어, 두께 100nm 이상), 단 채널 효과의 영향이 크게 되고, 사이즈가 작은 트랜지스터로 노멀리 온(normally on) 상태로 될 우려가 있다. 여기서, "노멀리 온"이란, 게이트 전압에 전압을 인가하지 않아도 채널이 존재하고, 트랜지스터에 전류가 흐르는 상태를 가리킨다.
본 실시형태에서는 산화물 반도체층(106)을 In-Ga-Zn-O계의 산화물 타깃을 사용한 스퍼터링법으로 형성한다.
In-Ga-Zn-O계의 산화물 타깃으로서는, 예를 들어 조성 비율로서 In2O3: Ga2O3: ZnO=1:1:1[mol수 비율]의 산화물 타깃을 사용할 수 있다. 또한, 타깃의 재료 및 조성을 상술한 것으로 한정할 필요는 없다. 예를 들어, In2O3: Ga2O3: ZnO=1:1:2[mol수 비율]의 조성 비율의 산화물 타깃을 사용할 수도 있다.
산화물 타깃의 상대 밀도는 90% 이상 100% 이하, 바람직하게는 95% 이상 100% 이하로 한다. 상대 밀도가 높은 금속 산화물 타깃을 사용함으로써 성막한 산화물 반도체층을 치밀한 층으로 할 수 있기 때문이다.
성막의 분위기는, 희 가스(대표적으로는 아르곤) 분위기하, 산소 분위기하, 또는 희 가스와 산소의 혼합 분위기하 등으로 하면 좋다. 또한, 산화물 반도체층에 수소, 물, 수산기, 수소화물 등이 혼입되는 것을 방지하기 위하여, 수소, 물, 수산기, 수소화물 등의 불순물이 충분히 제거된 고순도 가스를 사용한 분위기로 하는 것이 바람직하다.
예를 들어, 산화물 반도체층(106)은 이하에 나타낸 바와 같이 형성할 수 있다.
성막 조건의 일례로서, 기판과 타깃 사이의 거리를 60mm, 압력을 0.4Pa, 직류(DC) 전원을 0.5kW, 성막 분위기를 아르곤과 산소의 혼합 분위기(산소 유량 비율 33%)로 할 수 있다. 또한, 펄스 DC 스퍼터링법을 사용하면, 성막시에 발생하는 분말 물질(파티클, 먼지라고도 함)을 경감할 수 있고, 막 두께 분포도 균일하게 되기 때문에, 바람직하다.
이 때, 기판 온도를 100℃ 이상 450℃ 이하, 바람직하게는 150℃ 이상 250℃ 이하로 함으로써 제 1 영역(101)으로부터 산소가 방출되고, 산화물 반도체층(106)의 제 1 영역(101)에 접하는 부분(채널 영역(126)이 되는 부분)에 있어서 산소 결손을 저감할 수 있고, 또 산화물 반도체층(106)과 제 1 영역(101)의 계면 준위 밀도를 저감할 수 있다.
또한, 산화물 반도체층(106)의 제 1 영역(101)에 접하지 않는 부분(소스 영역(122a) 및 드레인 영역(122b)이 되는 부분)에 대해서는, 산소 방출량이 제 1 영역(101)보다 적은 제 2 영역(102)이 접함으로써 상기 부분의 산화물 반도체층(106)이 고저항화되는 것을 억제할 수 있다.
또한, 산화물 반도체층(106)을 스퍼터링법으로 형성하기 전에 아르곤 가스를 도입하여 플라즈마를 발생시키는 역 스퍼터링을 행하여, 형성 표면(예를 들어, 절연층(103)의 표면)의 부착물을 제거하여도 좋다. 여기서, 역 스퍼터링이란 스퍼터링 타깃에 이온을 충돌시키는 보통 스퍼터링과 달리, 반대로 처리 표면에 이온을 충돌시킴으로써 그 표면을 개질시키는 방법을 가리킨다. 처리 표면에 이온을 충돌시키는 방법으로서는, 희 가스 분위기하에서 처리 표면 측에 고주파 전압을 인가하여 피처리물 부근에 플라즈마를 생성하는 방법 등이 있다. 또한, 희 가스 분위기 대신에 질소 또는 산소 등에 의한 분위기를 적용하여도 좋다.
산화물 반도체층(106)의 가공은, 원하는 형상의 마스크를 산화물 반도체층 위에 형성한 후, 상기 산화물 반도체층을 에칭함으로써 행할 수 있다. 상술한 마스크는, 포토리소그래피 등의 방법을 사용하여 형성할 수 있다. 또는 잉크젯법 등의 방법을 사용하여 마스크를 형성하여도 좋다.
또한, 산화물 반도체층의 에칭에는 드라이 에칭과 웨트 에칭의 어느 쪽을 사용하여도 좋다. 물론, 이들을 조합하여 사용할 수도 있다.
그 후, 산화물 반도체층(106)에 대하여 열 처리(제 1 열 처리)를 행하는 것이 바람직하다. 이 제 1 열 처리에 의하여 산화물 반도체층(106) 중의 과잉 산소(물이나 수산기를 포함함)를 제거할 수 있다. 제 1 열 처리의 온도는, 100℃ 이상 650℃ 이하, 또는 기판의 변형점 미만, 바람직하게는 250℃ 이상 600℃ 이하로 한다. 제 1 열 처리의 분위기는 산화성 가스 분위기하, 또는 불활성 가스 분위기하로 한다.
또한, 불활성 가스는 질소 또는 희 가스(헬륨, 네온, 아르곤 등)를 주성분으로 하고, 물, 수소 등이 포함되지 않는 것이 바람직하다. 예를 들어, 열 처리 장치에 도입하는 질소나 헬륨, 네온, 아르곤 등의 희 가스의 순도를 6N(99.9999%) 이상, 바람직하게는 7N(99.99999%) 이상(즉, 불순물 농도가 1ppm 이하, 바람직하게는 0.1ppm 이하)으로 한다. 불활성 가스 분위기란, 불활성 가스를 주성분으로 하는 분위기이며, 반응성 가스가 10ppm 미만인 분위기를 가리킨다.
또한, 산화성 가스는 산소, 오존, 또는 이산화 질소 등이며, 물, 수소 등이 포함되지 않는 것이 바람직하다. 예를 들어, 열 처리 장치에 도입하는 산소, 오존, 이산화 질소의 순도를 6N(99.9999%) 이상, 바람직하게는 7N(99.99999%) 이상(즉, 불순물 농도가 1ppm 이하, 바람직하게는 0.1ppm 이하)으로 한다. 산화성 가스 분위기에는, 산화성 가스를 불활성 가스와 혼합시켜 사용하여도 좋고, 산화성 가스가 적어도 10ppm 이상 포함되는 것으로 한다.
이 제 1 열 처리에 의하여, 제 1 영역(101)으로부터 산소가 방출되고, 제 1 영역(101)과 산화물 반도체층(106)의 제 1 영역(101)에 접하는 부분(채널 영역(126)이 되는 부분)의 계면 준위 밀도를 저감할 수 있고, 또 제 1 영역(101)에 접하는 부분의 산화물 반도체층(106) 중의 산소 결손을 저감시킬 수 있다. 상기 계면 준위 밀도를 저감시킴으로써 BT 시험을 행한 후의 임계 값 전압의 변동을 작게 할 수 있다. 또한, 일반적으로 산화물 반도체층 중의 산소 결손은 일부가 도너가 되어 캐리어인 전자의 발생원이 되는 것이 알려져 있다. 산화물 반도체층(106) 중에 전자가 발생됨으로써 트랜지스터(155)의 임계 값 전압이 마이너스 방향으로 시프트되어 노멀리 온이 되기 쉽다. 산화물 반도체층(106) 중의 산소 결손이 충전(充塡)됨으로써 임계 값 전압이 마이너스 방향으로 시프트되는 양을 저감시킬 수 있다.
또한, 산화물 반도체층(106)의 제 1 영역(101)에 접하지 않는 부분(소스 영역(122a) 및 드레인 영역(122b)이 되는 부분)에 대해서는, 산소 방출량이 제 1 영역(101)보다 적은 제 2 영역(102)이 접함으로써 상기 부분의 산화물 반도체층(106)이 고저항화되는 것을 억제할 수 있다.
열처리는 예를 들어, 저항 발열체 등을 사용한 전기로에 피처리물을 도입하고, 질소 분위기하, 350℃, 1시간의 조건으로 행할 수 있다. 열 처리하는 동안에 산화물 반도체층은 대기에 노출시키지 않고, 물이나 수소의 혼입이 생기지 않도록 한다.
열 처리 장치는 전기로에 한정되지 않고, 가열된 가스 등의 매체로부터의 열 전도 또는 열 복사에 의하여 피처리물을 가열하는 장치를 사용하여도 좋다. 예를 들어, GRTA(Gas Rapid Thermal Anneal) 장치, LRTA(Lamp Rapid Thermal Anneal) 장치 등의 RTA(Rapid Thermal Anneal) 장치를 사용할 수 있다. LRTA 장치는 할로겐 램프, 메탈 할라이드 램프, 크세논 아크 램프, 카본 아크 램프, 고압 나트륨 램프, 고압 수은 램프 등의 램프로부터 발하는 광(전자파)의 복사에 의하여, 피처리물을 가열하는 장치이다. GRTA 장치는 고온의 가스를 사용하여 열 처리를 행하는 장치이다. 가스로서는, 아르곤 등의 희 가스 또는 질소와 같이, 열 처리에 의하여 피처리물과 반응하지 않는 불활성 가스가 사용된다.
예를 들어, 제 1 열 처리로서, 가열된 불활성 가스 분위기 중에 피처리물을 투입하여 몇 분 동안 가열한 후, 상기 불활성 가스 분위기에서 피처리물을 꺼내는 GRTA 처리를 행하여도 좋다. GRTA 처리를 사용하면 단시간에 고온 가열 처리할 수 있다. 또한, 피처리물의 내열 온도를 넘는 온도 조건이라도 적용할 수 있다. 또한, 처리 중에 불활성 가스 분위기를 산화성 가스를 포함하는 분위기로 전환하여도 좋다. 산화성 가스를 포함하는 분위기에 있어서 제 1 열 처리를 행함으로써, 산화물 반도체층(106) 중의 산소 결손을 충전할 수 있음과 함께 산소 결손에 기인한 에너지 갭 중의 결합 준위를 저감시킬 수 있기 때문이다.
그런데, 상술한 열 처리(제 1 열 처리)에는 수소나 물 등을 제거하는 효과가 있으므로, 상기 열 처리를 탈수화 처리나 탈수소화 처리 등이라고 할 수도 있다. 또한, 절연층이나 열 처리 분위기 등으로부터 산소를 공급하는 효과가 있으므로 가산소화 처리라고 할 수도 있다. 상기 탈수화 처리, 탈수소화 처리, 가산소화 처리는 예를 들어 산화물 반도체층을 섬 형상으로 가공한 후 등의 타이밍에 있어서 행할 수 있다. 또한, 이와 같은 탈수화 처리, 탈수소화 처리, 가산소화 처리는 1번에 한정되지 않고, 복수 횟수 행하여도 좋다.
또한, 여기서는 산화물 반도체층(106)을 섬 형상으로 가공한 후, 제 1 열 처리를 행하는 구성에 대하여 설명하지만, 이것에 한정되지 않고 제 1 열 처리를 행한 후에 산화물 반도체층(106)을 가공하여도 좋다.
다음에, 산화물 반도체층(106)에 접하여 절연층을 형성하고, 상기 절연층에 접하여 도전층을 형성하고, 포토리소그래피에 의하여 절연층 및 도전층을 같은 패턴으로 가공하여 게이트 절연층(112) 및 게이트 전극(114)을 형성한다(도 3b 참조). 즉, 게이트 전극(114)과 게이트 절연층(112)을 동일 마스크를 사용하여 가공할 수 있다. 또는 게이트 전극(114)을 가공하고, 그 다음에 게이트 전극(114)을 마스크로 하여 게이트 절연층(112)을 가공하여도 좋다.
게이트 절연층(112)은 제 1 영역(101)과 같은 구성(예를 들어, 같은 재료)으로 하여도 좋다. 또는, 트랜지스터의 게이트 절연층으로서 기능하는 것을 고려하여 산화 하프늄이나 산화 알루미늄 등의 비유전율이 높은 재료를 채용하여도 좋다. 또한, 게이트 내압이나 산화물 반도체와의 계면 상태 등을 고려하여 산화 실리콘, 산화질화 실리콘, 질화 실리콘에 산화 하프늄이나 산화 알루미늄 등의 비유전율이 높은 재료를 적층하여도 좋다. 게이트 절연층(112)의 합계 막 두께는 바람직하게는 1nm 이상 300nm 이하, 보다 바람직하게는 5nm 이상 50nm 이하로 한다. 게이트 절연층이 두꺼울수록 단 채널 효과가 현저히 나타나고, 임계 값 전압이 마이너스 측으로 시프트되기 쉬운 경향이 된다. 또한, 게이트 절연층이 5nm 이하로 되면, 터널 전류에 의한 누설이 증대되는 것을 알 수 있다.
게이트 절연층(112)의 형성 후에는, 제 2 열 처리를 행하는 것이 바람직하다. 제 2 열 처리의 온도는 100℃ 이상 650℃ 이하 또는 기판의 변형점 미만, 바람직하게는 250℃ 이상 600℃ 이하 또는 기판의 변형점 미만으로 한다.
제 2 열 처리는 산화성 가스 분위기 또는 불활성 가스 분위기하에서 행하면 좋지만, 분위기 중에 물, 수소 등이 포함되지 않는 것이 바람직하다. 또한, 가열 처리 장치에 도입하는 가스의 순도를 6N(99.9999%) 이상, 바람직하게는 7N(99.99999%) 이상(즉, 불순물 농도를 1ppm 이하, 바람직하게는 0.1ppm 이하)으로 하는 것이 바람직하다.
제 2 열 처리에 있어서는, 산화물 반도체층(106)과 제 1 영역(101) 및 게이트 절연층(112)이 접한 상태로 가열된다. 따라서, 산화물 반도체를 구성하는 주성분 재료 중 하나인 산소를, 산소를 포함하는 제 1 영역(101) 및 게이트 절연층(112)으로부터 산화물 반도체층(106)에 공급할 수 있다. 이로써, 산화물 반도체층(106)의 산소 결손, 제 1 영역(101)과 산화물 반도체층(106)의 계면 준위 밀도 및 산화물 반도체층과 게이트 절연층(112)의 계면 준위 밀도를 저감시킬 수 있다. 또한, 동시에 게이트 절연층(112) 중의 결함도 저감시킬 수 있다.
또한, 제 2 열 처리의 타이밍은 게이트 절연층(112)의 형성 후라면 특별히 한정되지 않는다. 또한, 제 2 열 처리를 복수 횟수 행하여도 좋다.
게이트 전극(114)은, 몰리브덴, 티타늄, 탄탈, 텅스텐, 알루미늄, 구리, 네오디뮴, 스칸듐 등의 금속 재료, 이들의 질화물, 또는 이들을 주성분으로 하는 합금 재료를 사용하여 형성할 수 있다. 또한, 게이트 전극(114)은 단층 구조로 하여도 좋고, 적층 구조로 하여도 좋다.
다음에, 게이트 전극(114)을 마스크로 사용하여 산화물 반도체층(106)을 저저항화하고, 소스 영역(122a) 및 드레인 영역(122b)을 형성한다. 저저항화되지 않는 게이트 전극(114) 아래의 영역은 채널 영역(126)이 된다(도 3c 참조). 저저항화하는 방법으로서는, 아르곤 플라즈마 처리, 수소 플라즈마 처리, 또는 암모니아 플라즈마 처리 등을 들 수 있다. 이 때, 게이트 전극(114)의 폭에 따라 트랜지스터의 채널 길이 L이 결정된다. 이와 같이, 게이트 전극(114)을 마스크로 하여 패터닝함으로써, 게이트 전극(114)과 소스 영역(122a), 드레인 영역(122b)이 중첩되는 부분이 생기지 않고 이 영역에 있어서의 기생 용량이 생기지 않으므로 트랜지스터 동작을 빠르게 할 수 있다.
다음에, 층간 절연층(124)을 형성하고, 소스 영역(122a) 및 드레인 영역(122b)과 중첩하는 부분의 층간 절연층(124)에 개구부를 형성한다. 또한, 도전층을 형성하고, 상기 도전층을 가공하여 배선(108a) 및 배선(108b)을 형성한다(도 3d 참조).
배선(108a) 및 배선(108b)에 사용하는 도전층으로서는, 예를 들어 Al, Cr, Cu, Ta, Ti, Mo, W 중에서 선택된 원소를 포함하는 금속층, 또는 상술한 원소를 성분으로 하는 금속 질화물층(질화 티타늄층, 질화 몰리브덴층, 질화 텅스텐층) 등을 사용할 수 있다. 또한, Al, Cu 등의 금속층의 아래 측 또는 위 측의 한편 또는 쌍방에 Ti, Mo, W 등의 고융점 금속층 또는 이들의 금속 질화물층(질화 티타늄층, 질화 몰리브덴층, 질화 텅스텐층)을 적층시킨 구성을 사용하여도 좋다.
또한, 배선(108a) 및 배선(108b)에 사용하는 도전층은 도전성 금속 산화물로 형성하여도 좋다. 도전성의 금속 산화물로서는, 산화 인듐(In2O3 등), 산화 주석(SnO2 등), 산화 아연(ZnO 등), 산화인듐 산화주석(In2O3-SnO2 등, ITO라고 약기함), 산화인듐 산화아연(In2O3-ZnO), 또는 이들의 금속 산화물 재료에 산화 실리콘을 포함시킨 것을 사용할 수 있다.
절연층의 가공은 레지스트 마스크를 사용한 에칭에 의하여 행할 수 있다. 상기 에칭에 사용하는 레지스트 마스크 형성시의 노광에는 자외선이나 KrF 레이저 광이나 ArF 레이저 광 등을 사용하면 좋다.
이상의 공정으로 트랜지스터(155)이 제작된다.
다음에, 도 4a 내지 도 4d를 사용하여 절연층(103)의 제작 공정의 일례에 대하여 설명한다. 우선, 도 2a 내지 도 2c와 마찬가지의 공정에 의하여 기판(100) 위에 제 1 영역(101)을 형성하고, 기판(100) 및 제 1 영역(101) 위에 제 2 절연층(132)을 형성한다(도 4a 참조). 다음에, 제 2 절연층(132) 위에 제 3 절연층(133)을 형성한다(도 4b 참조). 제 3 절연층(133)에는 평탄화 절연층을 사용할 수 있다. 예를 들어, 제 3 절연층(133)의 재료에는 아크릴 수지, 폴리이미드, 벤조사이클로부텐 수지, 폴리아미드, 에폭시 수지 등의 습식법으로 형성할 수 있는 유기 절연 재료를 사용할 수 있다. 또한, 상기 유기 절연 재료 외에, 저유전율 재료(low-k 재료), 실록산계 수지, PSG(인 유리), BPSG(인 붕소 유리) 등의 습식법으로 형성할 수 있는 무기 절연 재료를 사용할 수 있다.
제 3 절연층(133)의 형성 방법은 그 재료에 따라, 스핀 코팅법, 디핑법, 스프레이 도포, 액적 토출법(잉크젯 법, 스크린 인쇄, 오프 셋 인쇄 등), 롤 코팅법, 커튼 코팅법, 나이프 코팅법 등을 사용할 수 있다.
다음에, 제 3 절연층(133) 및 제 2 절연층(132)을 에칭 처리한다. 에칭 처리에 사용하는 에천트는, 제 3 절연층(133)과 제 2 절연층(132)의 에칭 선택비율이 1:1 또는 그 근방의 비율로 사용한다. 이로써, 제 3 절연층(133)과 제 2 절연층(132)의 에칭 속도를 대략 같은 정도로 할 수 있다(도 4c 참조). 또한, 제 3 절연층(133)과 제 2 절연층(132)의 에칭에는 드라이 에칭과 웨트 에칭의 어느 쪽을 사용하여도 좋다.
그리고, 제 1 영역(101) 표면이 노출될 때까지 제 3 절연층(133) 및 제 2 절연층(132)을 에칭 처리함으로써, 제 1 영역(101)에 접하는 제 2 영역(102)을 갖고, 또 제 1 영역(101) 표면 및 제 2 영역(102) 표면이 일치된 절연층(103)을 형성할 수 있다(도 4d 참조). 제 1 영역(101) 표면 및 제 2 영역(102) 표면을 일치시킴으로써 그 위에 형성하는 산화물 반도체층의 단절을 방지할 수 있다. 이 효과는, 산화물 반도체층(106)의 막 두께가 얇은 경우에 현저히 나타난다. 산화물 반도체층(106)의 단절을 방지함으로써, 소스 영역(122a) 및 드레인 영역(122b)의 단절을 방지할 수 있고, 온 전류의 저하를 억제할 수 있다. 또한, 산화물 반도체층(106) 위에 형성하는 게이트 절연층(112)의 단절을 방지할 수 있다. 게이트 절연층(112)의 단절을 방지함으로써 누설 전류의 증대나 파괴 내압의 저하를 억제할 수 있다.
또한, 여기서는 제 1 영역(101)을 형성한 후에 제 2 영역(102)을 형성하는 예를 제시하지만, 제 1 영역(101) 및 제 2 영역(102)의 형성 순서를 반대로 하여, 제 2 영역(102)을 형성한 후에 제 1 영역(101)을 형성하여도 좋다. 그 경우에는, 선택적으로 제 2 영역(102)을 형성한 후에 전체 면에 제 1 절연층(131)을 형성하고, 제 1 절연층(131) 위에 제 3 절연층(133)을 형성한다. 그리고, 제 2 영역(102)의 표면이 노출될 때까지 제 3 절연층(133) 및 제 1 절연층(131)을 에칭 처리함으로써 제 1 영역(101)에 접하는 제 2 영역(102)을 갖고, 또 제 1 영역(101) 표면 및 제 2 영역(102) 표면이 일치된 절연층(103)을 형성할 수 있다. 이 경우에도 제 3 절연층(133) 및 제 1 절연층(131)의 에칭에는 드라이 에칭과 웨트 에칭의 어느 쪽을 사용하여도 좋다.
또한, 여기서는 제 2 절연층(132)과 제 3 절연층(133)을 형성하는 예를 제시하지만, 제 3 절연층(133)과 같은 재료 및 같은 방법을 사용하여 제 2 절연층(132)을 형성함으로써 표면이 평탄한 제 2 절연층(132)을 형성하여도 좋다. 즉, 도 5a에 도시하는 바와 같이, 기판(100) 및 제 1 영역(101) 위에 제 3 절연층(133)과 같은 재료 및 같은 방법을 사용하여 제 2 절연층(132)을 형성함으로써 표면이 평탄한 제 2 절연층(132)을 형성하여도 좋다. 표면이 평탄한 제 2 절연층(132)을 제 1 영역(101) 표면이 노출될 때까지 에칭 처리함으로써 도 5b에 도시하는 바와 같이 제 2 영역(102)을 형성할 수 있다. 그 결과, 제 1 영역(101) 표면 및 제 2 영역(102) 표면이 일치된 절연층(103)을 형성할 수 있다. 이 경우에도 제 2 영역(102)에 사용하는 재료는 산소 방출량이 제 1 영역(101)보다 적은 절연층인 것을 특징으로 한다. 도 5a 및 도 5b에 도시하는 제작 방법에 의하여 도 4a 내지 도 4d에 도시하는 제작 방법과 비교하여 절연층(103)을 형성하기 위한 성막 횟수가 줄어들고, 가공하기가 용이해진다.
그 후의 공정은 도 3a 내지 도 3d와 마찬가지로 할 수 있다.
본 실시형태에 의하여, 산화물 반도체층(106)의 채널 영역(126)에 접하는 절연층으로서 가열에 의하여 산소를 방출하는 제 1 영역(101)을 형성하고, 산화물 반도체층(106)의 소스 영역(122a) 및 드레인 영역(122b)에 접하는 절연층으로서 산소 방출량이 제 1 영역(101)보다 적은 제 2 영역(102)을 형성함으로써 오프 전류가 작고 임계 값 전압의 변동이 적고, 온 전류가 크고 안정된 전기 특성을 갖는 트랜지스터가 제공된다.
또한, 본 실시형태에 의하여 전기 특성이 양호하고 신뢰성이 높은 트랜지스터를 갖는 반도체 장치가 제공된다.
이상으로, 본 실시형태에 나타내는 구성, 방법 등은 다른 실시형태에 나타내는 구성, 방법 등과 적절히 조합하여 사용할 수 있다.
(실시형태 2)
본 실시형태에서는, 반도체 장치의 일 형태를 도 6을 사용하여 설명한다. 도 6에는, 도 1a에 도시하는 트랜지스터(155)와는 다른 구성의 트랜지스터(156)의 단면 구조를 도시한다. 도 6에 도시하는 트랜지스터(156)는 도 1a에 도시하는 트랜지스터(155)에 있어서 제 2 영역(102)을 형성하지 않는 구성이다.
도 6에 도시하는 트랜지스터(156)는 기판(100) 위의 제 1 절연층(104), 산화물 반도체층(106), 게이트 절연층(112), 게이트 전극(114)을 포함한다. 트랜지스터(156)는 산화물 반도체층(106) 중에 채널 영역(126), 소스 영역(122a) 및 드레인 영역(122b)을 갖는다. 채널 영역(126), 소스 영역(122a) 및 드레인 영역(122b)은 동일 층 중에 형성된다.
트랜지스터(156) 아래에는, 제 2 절연층(105)이 형성되어도 좋다. 제 2 절연층(105)은 트랜지스터(156)의 하지층으로서 기능한다.
기판(100) 또는 기판(100) 위에 형성된 제 2 절연층(105) 위에는, 제 1 절연층(104)이 선택적으로 형성된다. 제 1 절연층(104) 위에는 산화물 반도체층(106)이 형성된다. 산화물 반도체층(106)은 기판(100) 또는 기판(100) 위에 형성된 제 2 절연층(105), 및 제 1 절연층(104)에 접하여 형성되고, 산화물 반도체층(106)의 채널 영역(126)은 제 1 절연층(104)에 접하여 형성되고, 산화물 반도체층(106)의 소스 영역(122a) 및 드레인 영역(122b)은 기판(100) 또는 기판(100) 위에 형성된 제 2 절연층(105)에 접하여 형성된다.
게이트 절연층(112)은 산화물 반도체층(106)에 접하여 형성되고, 게이트 전극(114)은 게이트 절연층(112)에 접하여 형성된다. 게이트 전극(114) 위에는, 층간 절연층(124)이 형성된다. 또한, 소스 영역(122a) 및 드레인 영역(122b)에는 층간 절연층(124)을 사이에 두고 각각 배선(108a) 및 배선(108b)이 전기적으로 접속된다. 배선(108a) 및 배선(108b)은 소스 전극 및 드레인 전극으로서 기능한다.
제 1 절연층(104)의 재료는, 실시형태 1에 나타낸 제 1 영역(101)의 재료와 마찬가지의 구성으로 할 수 있다. 즉, 제 1 절연층(104)의 재료에는 산화 실리콘, 산화질화 실리콘, 산화 알루미늄 또는 이들의 혼합 재료 등을 사용하면 좋다. 제 1 절연층(104)은 가열에 의하여 산소를 방출하는 것을 특징으로 한다. "가열에 의하여 산소를 방출한다"는 것은, TDS(Thermal Desorption Spectroscopy: 승온 이탈 가스 분광법) 분석에서, 산소 원자로 환산한 산소의 방출량이 1×1018atoms/cm3 이상, 바람직하게는 3×1020atoms/cm3 이상인 것을 가리킨다. 또한, 제 1 절연층(104)의 재료에는, 산소 과잉의 산화 실리콘(SiOx(X>2))을 사용하여도 좋다. 산소 과잉의 산화 실리콘(SiOx(X>2))이란, 단위 체적당에 실리콘 원자수의 2배보다 많은 산소 원자를 포함하는 것이다. 단위 체적당의 실리콘 원자수 및 산소 원자수는 러더포드 후방산란 분광법(RBS)에 의하여 측정한 값이다.
제 2 절연층(105)을 형성하는 경우에는, 제 2 절연층(105)의 재료는 실시형태 1에 나타낸 제 2 영역(102)의 재료와 마찬가지의 구성으로 할 수 있다. 즉, 제 2 절연층(105)의 재료에는 산화 실리콘, 질화 실리콘, 질화산화 실리콘, 산화질화 실리콘, 산화 알루미늄, 질화 알루미늄, 또는 산화질화 알루미늄 등을 사용하면 좋다. 제 2 절연층(105)은 산소 방출량이 제 1 절연층(104)보다 적은 절연층인 것을 특징으로 한다.
또한, 제 1 절연층(104) 및/또는 제 2 절연층(105)에는 상술한 재료와 산화 실리콘, 질화 실리콘, 산화질화 실리콘, 질화산화 실리콘, 산화 알루미늄, 질화 알루미늄, 산화질화 알루미늄 또는 이들의 혼합 재료 등을 적층하여 사용하여도 좋다. 제 1 절연층(104) 및/또는 제 2 절연층(105)을 적층 구조로 형성하는 경우, 산화물 반도체층(106)과 접하는 측을, 상술한 제 1 절연층(104) 또는 제 2 절연층(105)의 재료로 하면 좋다.
채널 영역(126)과 제 1 절연층(104)이 접함으로써, 제 1 절연층(104)과 채널 영역(126)의 계면 준위 밀도 및 채널 영역(126) 중의 산소 결손을 저감할 수 있다. 상기 계면 준위 밀도의 저감에 의하여 BT 시험 후에 임계 값 전압이 마이너스 방향으로 시프트되는 것을 저감시킬 수 있다. 또는 캐리어의 생성을 억제할 수 있으므로, 노멀리 오프의 특성을 얻을 수 있다.
또한, 소스 영역(122a) 및 드레인 영역(122b)과, 기판(100) 또는 제 2 절연층(105)을 접함으로써, 소스 영역(122a) 및 드레인 영역(122b)의 고저항화를 억제하고, 전기 특성이 양호하고, 신뢰성이 높은 트랜지스터(156)을 갖는 반도체 장치를 제공할 수 있다.
기판(100)의 재질 등에 큰 제한은 없지만, 적어도 나중의 열 처리에 견딜 수 있는 정도의 내열성을 가질 필요가 있다. 예를 들어, 유리 기판, 세라믹 기판, 석영 기판, 사파이어 기판 등을 기판(100)으로서 사용할 수 있다. 또한, 실리콘이나 탄화 실리콘 등의 단결정 반도체 기판, 다결정 반도체 기판, 실리콘 게르마늄 등의 화합물 반도체 기판, SOI 기판 등을 적용할 수 있고, 이들 기판 위에 반도체 소자가 형성된 것을 기판(100)으로서 사용하여도 좋다.
또한, 기판(100)으로서 가요성 기판을 사용하여도 좋다. 가요성 기판 위에 트랜지스터를 형성하는 경우, 가요성 기판 위에 직접 트랜지스터를 형성하여도 좋고, 다른 기판에 트랜지스터를 형성한 후 이것을 박리하고, 기판(100)인 가요성 기판에 전치하여도 좋다. 또한, 트랜지스터를 박리하고, 가요성 기판에 전치하기 위해서는 상기 다른 기판과 트랜지스터 사이에 박리층을 형성하면 좋다.
또한, 제 2 절연층(105)을 형성하지 않는 경우에는, 기판(100)으로서 산소 방출량이 제 1 절연층(104)보다 적은 재료로 이루어지는 기판을 사용하는 것이 바람직하다. 예를 들어, 제 2 절연층(105)을 형성하지 않는 경우에는, 기판(100)으로서 유리 기판, 세라믹 기판, 석영 기판, 사파이어 기판, SOI 기판 등을 사용하는 것이 바람직하다.
트랜지스터(156)의 제작 공정에 대하여 설명한다. 기판(100) 위의 전체 면에 제 2 절연층(105)을 형성하고, 제 2 절연층(105) 위에 선택적으로 제 1 절연층(104)을 형성한다. 제 1 절연층(104)은 가열에 의하여 산소를 방출하는 것을 특징으로 한다. 또는, 제 1 절연층(104)의 재료에는 산소 과잉의 산화 실리콘(SiOx(X>2))을 사용하여도 좋다. 또한, 나중에 형성하는 산화물 반도체층(106)의 피복성을 향상시키기 위해서는, 제 1 절연층(104)의 단부는 경사를 갖도록 형성하는 것이 바람직하다. 또한, 제 1 절연층(104)을 형성할 때 사용하는 포토 마스크는, 게이트 전극(114)을 형성할 때 사용하는 포토 마스크와 같은 것을 사용할 수 있다.
그 후의 제작 공정은 실시형태 1에 나타낸 제작 공정과 마찬가지로 할 수 있다.
본 실시형태에 나타내는 트랜지스터(156)는, 절연층 표면을 일치시키는 공정을 생략할 수 있어 저비용, 또 간편한 방법으로 스루풋(throughput)이 높은 트랜지스터(156)를 제공할 수 있다.
본 실시형태에 의하여, 산화물 반도체층(106)의 채널 영역(126)에 접하는 절연층으로서 가열에 의하여 산소를 방출하는 제 1 절연층(104)을 형성하고, 산화물 반도체층(106)의 소스 영역(122a) 및 드레인 영역(122b)에 접하는 기판 또는 절연층으로서 산소 방출량이 제 1 절연층(104)보다 적은 기판(100) 또는 제 2 절연층(105)을 형성함으로써 오프 전류가 작고 임계 값 전압의 변동이 적고, 온 전류가 크고 안정된 전기 특성을 갖는 트랜지스터가 제공된다.
또한, 본 실시형태에 의하여 전기 특성이 양호하고 신뢰성이 높은 트랜지스터를 갖는 반도체 장치가 제공된다.
본 실시형태에 나타내는 구성, 방법 등은, 다른 실시형태에 나타내는 구성, 방법 등과 적절히 조합하여 사용할 수 있다.
(실시형태 3)
본 실시형태에서는, 반도체 장치의 일 형태를 도 9a 내지 도 9c를 사용하여 설명한다. 도 9a에는, 트랜지스터의 상면도를 도시한다. 도 9b에는 도 9a에서 도시하는 일점 쇄선 A-B에 대응하는 단면 구조를 도시한다.
도 9b에 도시하는 트랜지스터는, 기판(100) 위의 절연층(103), 산화물 반도체층(136), 게이트 절연층(112), 게이트 전극(114), 측면 절연층(130), 소스 전극(116a), 드레인 전극(116b)을 포함한다. 절연층(103)은, 제 1 영역(101) 및 제 2 영역(102)을 갖는다. 도 9b에 도시하는 트랜지스터는, 산화물 반도체층(136) 중에 채널 영역(126), 소스 영역(122a), 드레인 영역(122b), 오프 셋 영역(123a) 및 오프 셋 영역(123b)을 갖는다. 채널 영역(126), 소스 영역(122a), 드레인 영역(122b), 오프 셋 영역(123a) 및 오프 셋 영역(123b)은 동일 층 중에 형성된다.
오프 셋 영역(123a) 및 오프 셋 영역(123b)은 채널 영역(126)보다 저항이 낮고, 소스 영역(122a) 및 드레인 영역(122b)보다 저항이 높은 영역이다. 오프 셋 영역(123a) 또는 오프 셋 영역(123b)의 폭은, Loff라고도 하고, 도 9a에 도시하는 폭이 된다. Loff를 가짐으로써, 트랜지스터의 단채널 효과가 저감되기 때문에, 단채널 효과가 현저히 나타내는 바와 같은 미세한 트랜지스터를 사용하는 경우에는, 도 9b에 도시하는 구조(Loff 구조라고도 함)가 바람직하다. 또한, Loff 구조로 함으로써, 핫 캐리어 열화 등의 트랜지스터 열화도 저감할 수 있다.
산화물 반도체(136)는, 제 1 영역(101) 및 제 2 영역(102)에 접하여 형성되고, 산화물 반도체층(136)의 채널 영역(126)은 제 1 영역(101)에 접하여 형성되고, 산화물 반도체(136)의 소스 영역(122a), 드레인 영역(122b), 오프 셋 영역(123a) 및 오프 셋 영역(123b)은 제 2 영역(102)에 접하여 형성된다. 오프 셋 영역(123a) 및 오프 셋 영역(123b)은 소스 영역(122a) 및 드레인 영역(122b)보다 채널 영역(126)에 가까운 장소에 위치한다.
게이트 절연층(112)은, 채널 영역(126), 오프 셋 영역(123a) 및 오프 셋 영역(123b)에 접하여 형성되고, 측면 절연층(130)은 게이트 전극(114)의 주변에 형성된다. 게이트 절연층(112)에 접하여 게이트 전극(114) 및 측면 절연층(130)이 형성된다. 게이트 전극(114) 및 측면 절연층(130) 위에는, 층간 절연층(124)이 형성된다. 또한, 소스 영역(122a) 및 드레인 영역(122b)에 접하여 소스 전극(116a) 및 드레인 전극(116b)이 각각 형성되고, 소스 전극(116a) 및 드레인 전극(116b)에는 층간 절연층(124)을 사이에 두고 각각 배선(108a) 및 배선(108b)이 전기적으로 접속된다.
소스 전극(116a) 및 드레인 전극(116b)에 사용되는 도전층으로서는, 예를 들어, Al, Cr, Cu, Ta, Ti, Mo, W 중으로부터 선택된 원소를 포함하는 금속층 또는 상술한 원소를 성분으로 하는 금속 질화물층(질화 티타늄층, 질화 몰리브덴층, 질화 텅스텐층) 등을 사용할 수 있다. 또한, Al, Cu 등의 금속층의 아래 측 또는 위 측의 한편 또는 쌍방에 Ti, Mo, W 등의 고융점 금속층 또는 이들의 금속 질화물층(질화 티타늄층, 질화 몰리브덴층, 질화 텅스텐층)을 적층시킨 구성을 사용하여도 좋다.
또한, 오프 셋 영역(123a) 및 오프 셋 영역(123b)과 산소 방출량이 제 1 영역(101)보다 작은 제 2 영역(102)이 접함으로써 오프 셋 영역(123a) 및 오프 셋 영역(123b)에는 산소가 공급되지 않도록 한다.
오프 셋 영역(123a) 및 오프 셋 영역(123b)은, 특별히 저저항화된 영역이 아니라 절연층(103)이 접하는 영역에 의하여 채널 영역(126)과 구별된다. 즉, 오프 셋 영역(123a) 및 오프 셋 영역(123b)은 가열에 의하여 산소를 방출하는 절연층과 접하지 않는 산화물 반도체층(136)의 영역이다.
본 실시형태에 나타내는 트랜지스터는 오프 셋 영역을 가짐으로써, 더 양호한 전기 특성을 갖고, 또 신뢰성이 높은 트랜지스터를 제공할 수 있다.
다만, 반드시 오프 셋 영역을 형성해야 한다는 것이 아니다. 예를 들어, 도 9c에 도시하는 트랜지스터는 오프 셋 영역이 형성되지 않은 점에서 도 9b와 상이한 구조를 갖는다.
또한, 본 실시형태에 의하여 전기 특성이 양호하고 신뢰성이 높은 트랜지스터를 갖는 반도체 장치가 제공된다.
또한, 본 실시형태에 나타내는 구성, 방법 등은, 다른 실시형태에 나타내는 구성, 방법 등과 적절히 조합하여 사용할 수 있다.
(실시형태 4)
실시형태 1, 실시형태 2 또는 실시형태 3에서 제시한 트랜지스터를 사용하여 표시 기능을 갖는 반도체 장치(표시 장치라고도 함)를 제작할 수 있다. 또한, 트랜지스터를 포함하는 구동 회로의 일부 또는 전체를, 화소부와 같은 기판 위에 일체로 형성하고, 시스템 온 패널(system on panel)을 형성할 수 있다.
도 7a에 있어서, 제 1 기판(201) 위에 형성된 화소부(202)를 둘러싸도록 씰재(205)가 형성되고, 제 2 기판(206)으로 밀봉된다. 도 7a에서 제 1 기판(201) 위의 씰재(205)에 의하여 둘러싸인 영역과는 다른 영역에 별도 준비된 기판 위에 단결정 반도체층 또는 다결정 반도체층으로 형성된 주사선 구동 회로(204), 신호선 구동 회로(203)가 실장된다. 또한, 별도 형성된 신호선 구동 회로(203)와 주사선 구동 회로(204) 또는 화소부(202)에 공급되는 각종 신호 또는 전위는 FPC(Flexible Printed Circuit)(218a, 218b)로부터 공급된다.
도 7b 및 도 7c에 있어서, 제 1 기판(201) 위에 형성된 화소부(202)와 주사선 구동 회로(204)를 둘러싸도록 씰재(205)가 형성된다. 또한, 화소부(202)과, 주사선 구동 회로(204) 위에 제 2 기판(206)이 형성되어 있다. 따라서, 화소부(202)와 주사선 구동 회로(204)는 제 1 기판(201)과 씰재(205)와 제 2 기판(206)에 의하여 표시 장치와 함께 밀봉된다. 도 7b 및 도 7c에 있어서는 제 1 기판(201) 위의 씰재(205)에 의하여 둘러싸인 영역과는 다른 영역에 별도 준비된 기판 위에 단결정 반도체층 또는 다결정 반도체층으로 형성된 신호선 구동 회로(203)가 실장된다. 도 7b 및 도 7c에 있어서는, 별도로 형성된 신호선 구동 회로(203)와 주사선 구동 회로(204) 또는 화소부(202)에 공급되는 각종 신호 및 전위는 FPC(218)로부터 공급된다.
또한, 도 7b 및 도 7c에 서는 신호선 구동 회로(203)를 별도로 형성하고 제 1 기판(201)에 실장하는 예를 도시하지만, 이 구성에 한정되지 않는다. 주사선 구동 회로를 별도 형성하여 실장하여도 좋고, 신호선 구동 회로의 일부분 또는 주사선 구동 회로의 일부분만을 별도 형성하여 실장하여도 좋다.
또한, 별도로 형성한 구동 회로의 접속 방법은 특별히 한정되는 것이 아니고, COG(Chip On Glass) 방법, 와이어 본딩 방법, 또는 TAB(Tape Automated Bonding) 방법 등을 이용할 수 있다. 도 7a는 COG 방법으로 신호선 구동 회로(203), 주사선 구동 회로(204)를 실장하는 예이고, 도 7b는 COG 방법으로 신호선 구동 회로(203)를 실장하는 예이고, 도 7c는 TAB 방법으로 신호선 구동 회로(203)를 실장하는 예이다.
또한, 표시 장치는 표시 소자가 밀봉된 상태에 있는 패널과, 상기 패널에 컨트롤러를 포함한 IC 등을 실장한 상태에 있는 모듈을 포함한다.
또한, 본 명세서 중에 있어서의 표시 장치란, 화상 표시 디바이스, 표시 디바이스, 또는 광원(조명 장치를 포함함)을 가리킨다. 또한, 커넥터, 예를 들어 FPC 또는 TAB 테이프 또는 TCP가 장착된 모듈, TAB 테이프나 TCP 끝에 프린트 배선판이 제공된 모듈, 또는 표시 소자에 COG 방식에 의하여 IC(집적 회로)가 직접 형성된 모듈도 모두 표시 장치에 포함하는 것으로 한다.
또한, 제 1 기판(201) 위에 형성된 화소부 및 주사선 구동 회로는 복수의 트랜지스터를 복수 갖고, 실시형태 1 실시형태 2 또는 실시형태 3에서 일례를 나타낸 트랜지스터를 적용할 수 있다.
표시 장치에 형성되는 표시 소자로서는 액정 소자(액정 표시 소자라고도 함), 발광 소자(발광 표시 소자라고도 함)를 사용할 수 있다. 발광 소자는, 전류 또는 전압에 의하여 휘도가 제어되는 소자를 그 범주에 포함하고, 구체적으로는 무기 EL(Electro Luminescence), 유기 EL 등이 포함된다. 또한, 전자 잉크 등, 전기적 작용에 의하여 콘트라스트가 변화되는 표시 매체도 적용할 수 있다.
표시 소자로서 액정 소자를 사용하는 경우, 서모트로픽 액정, 저분자 액정, 고분자 액정, 고분자 분산형 액정, 강유전성 액정, 반강유전성 액정 등을 사용할 수 있다. 이들 액정 재료는 조건에 따라 콜레스테릭(cholesteric)상, 스맥틱(smectic)상, 큐빅(Cubic)상, 카이랄 네마틱(Chiral Nematic)상, 등방상 등을 나타낸다.
또한, 배향층이 불필요한 블루상을 나타내는 액정을 사용하여도 좋다. 블루상은 액정상 중의 하나이며, 콜레스테릭 액정을 계속해서 승온시키면, 콜레스테릭상으로부터 등방상으로 전이하기 직전에 발현하는 상이다. 블루상은 좁은 온도 범위에서만 발현되기 때문에, 온도 범위를 개선하기 위하여 키랄제를 혼합시킨 액정 조성물을 사용한다. 블루상을 나타내는 액정과 키랄제를 포함하는 액정 조성물은, 응답 속도가 1msec 이하로 짧고, 광학적 등방성이기 때문에 배향 처리가 불필요하여, 시야각 의존성이 작다. 또한, 배향층을 형성하지 않아도 되어 러빙 처리도 필요 없게 되기 때문에, 러빙 처리로 인한 정전 파괴를 방지할 수 있고, 제작 공정 중의 액정 표시 장치의 불량이나 파손을 경감할 수 있다. 따라서, 액정 표시 장치의 생산성을 향상시킬 수 있게 된다.
또한, 액정 재료의 고유 저항률은 1×109Ω·cm 이상이고, 바람직하게는 1×1011Ω·cm 이상이고, 더 바람직하게는 1×1012Ω·cm 이상이다. 또한, 본 명세서에서의 고유 저항률의 값은 20℃에서 측정한 값으로 한다.
액정 표시 장치에 형성되는 유지 용량의 크기는 화소부에 배치되는 트랜지스터의 누설 전류 등을 고려하여 소정의 기간 동안 전하를 유지할 수 있도록 설정된다. 고순도 산화물 반도체층을 갖는 트랜지스터를 사용함으로써, 각 화소에서의 액정 용량에 대하여 1/3 이하, 바람직하게는 1/5 이하의 용량 크기를 갖는 유지 용량을 형성하면 충분하다.
본 실시형태에서 사용하는 산화물 반도체층을 사용한 트랜지스터는 오프 상태에 있어서의 전류 값(오프 전류 값)을 낮게 할 수 있다. 따라서, 화상 신호 등의 전기 신호의 유지 시간을 길게 할 수 있고, 전원 온 상태에서는 기록 간격도 길게 설정할 수 있다. 또한, 리프레쉬 동작의 빈도를 줄일 수 있기 때문에, 소비 전력을 억제하는 효과를 갖는다.
또한, 본 실시형태에서의 산화물 반도체층을 사용한 트랜지스터는 비교적 높은 전계 효과 이동도를 얻을 수 있기 때문에, 고속 구동이 가능하다. 따라서, 액정 표시 장치의 화소부에 상기 트랜지스터를 사용함으로써, 고화질의 화상을 제공할 수 있다. 또한, 상기 트랜지스터는 동일 기판 위에 있어서, 구동 회로부 또는 화소부에 나누어 제작할 수 있기 때문에, 액정 표시 장치의 부품 개수를 삭감할 수 있다.
액정 표시 장치에는 TN(Twisted Nematic) 모드, IPS(In-Plane-Switching) 모드, FFS(Fringe Field Switching) 모드, ASM(Axially Symmetric aligned Micro-cell) 모드, OCB(Optical Compensated Birefringence) 모드, FLC(Ferroelectric Liquid Crystal) 모드, AFLC(AntiFerroelectric Liquid Crystal) 모드 등을 사용할 수 있다.
또한, 노멀리 블랙(normally black)형 액정 표시 장치, 예를 들어 수직 배향(VA) 모드를 채용한 투과형 액정 표시 장치로 하여도 좋다. 여기서, 수직 배향 모드란 액정 표시 패널의 액정 분자의 배열을 제어하는 방식의 한가지이며, 전압이 인가되지 않을 때, 패널 면에 대하여 액정 분자가 수직 방향으로 배향되는 방식이다. 수직 배향 모드로서는 몇 개를 예로 들 수 있는데, 예를 들어, MVA(Multi-Domain Vertical Alignment) 모드, PVA(Patterned Vertical Alignment) 모드, ASV 모드 등을 사용할 수 있다. 또한, 화소(픽셀)를 몇 개의 영역(서브 픽셀)으로 나누고 각각 다른 방향으로 분자를 배향하도록 구성되는 멀티 드메인화 또는 멀티 드메인 설계라는 방법을 사용할 수 있다.
또한, 표시 장치에 있어서, 블랙 매트릭스(차광층), 편광 부재, 위상차 부재, 반사 방지 부재 등의 광학 부재(광학 기판) 등은 적절히 설치한다. 예를 들어, 편광 기판 및 위상차 기판에 의한 원 편광을 사용하여도 좋다. 또한, 광원으로서 백 라이트, 사이드 라이트 등을 사용하여도 좋다.
또한, 백 라이트로서 복수의 발광 다이오드(LED)를 사용하여 시간 분할 표시 방식(필드 시퀀셜 구동 방식)을 행할 수도 있다. 필드 시퀀셜 구동 방식을 적용함으로써 컬러 필터를 사용하지 않고 컬러 표시를 행할 수 있다.
또한, 화소부에서의 표시 방식은 프로그래시브 방식이나 인터레이스 방식 등을 사용할 수 있다. 또한, 컬러 표시할 때, 화소에서 제어하는 색 요소로서는 RGB(R는 적색, G는 녹색, B는 청색을 나타냄)의 3색에 한정되지 않는다. 예를 들어 RGBW(W는 백색을 나타냄), 또는 RGB에 옐로우(yellow), 시안(cyan), 마젠타(magenta) 등을 1색 이상 추가한 것이 있다. 또한, 색 요소의 도트마다 그 표시 영역의 크기가 상이하여도 좋다. 다만, 본 발명은 컬러 표시의 표시 장치에 한정되지 않고, 흑백 표시의 표시 장치에 적용할 수도 있다.
또한, 표시 장치에 포함되는 표시 소자로서, 일렉트로 루미네선스를 이용하는 발광 소자를 적용할 수 있다. 일렉트로 루미네선스를 이용하는 발광 소자는, 발광 재료가 유기 화합물인지, 무기 화합물인지에 따라 구별되고, 일반적으로는, 전자는 유기 EL 소자, 후자는 무기 EL 소자라고 불린다.
유기 EL 소자는 발광 소자에 전압을 인가함으로써 한 쌍의 전극으로부터 전자 및 정공이 각각 발광성 유기 화합물을 포함하는 층에 주입되어 전류가 흐른다. 그리고, 이들 캐리어(전자 및 정공)이 재결합함으로써, 발광성의 유기 화합물이 여기 상태를 형성하고, 그 여기 상태가 기저 상태로 되돌아올 때에 발광한다. 이와 같은 메커니즘 때문에, 이와 같은 발광 소자는 전류 여기형의 발광 소자라고 불린다.
무기 EL 소자는, 그 소자 구성에 의하여, 분산형 무기 EL 소자와 박막형 무기 EL 소자로 분류된다. 분산형 무기 EL 소자는, 발광 재료의 입자를 바인더 중에 분산시킨 발광층을 갖고, 발광 메카니즘은, 도너 준위와 억셉터 준위를 이용하는 도너-억셉터 재결합형 발광이다. 박막형 무기 EL 소자는, 발광층을 유전체층으로 협지하고, 또한 그것을 전극 사이에 끼운 구조이며, 발광 메커니즘은 금속 이온의 내각(內殼) 전자 천이를 이용하는 국재(局在)형 발광이다. 또한, 여기서는, 발광 소자로서 유기 EL 소자를 사용하여 설명한다.
발광 소자는 발광을 추출하기 위하여 적어도 한 쌍의 전극 중 한쪽이 투명하면 좋다. 그리고, 기판 위에 트랜지스터 및 발광 소자를 형성하고, 기판의 반대 측의 면으로부터 발광을 추출하는 상면 사출이나, 기판 측의 면으로부터 발광을 추출하는 하면 사출이나, 기판의 양측 면으로부터 발광을 추출하는 양면 사출 구조의 발광 소자가 있고, 어느 사출 구조의 발광 소자도 적용할 수 있다.
또한, 표시 장치로서 전자 잉크를 구동시키는 전자 페이퍼를 제공할 수도 있다. 전자 페이퍼는, 전기 영동 표시 장치(전기 영동 디스플레이)라고도 불리고, 종이와 같이 읽기 쉽다는 장점, 다른 표시 장치와 비교하여 저소비 전력, 얇고 가벼운 형상으로 할 수 있는 이점을 갖는다.
전기 영동 표시 장치는, 다양한 형태를 생각할 수 있지만, 플러스의 전하를 갖는 제 1 입자와, 마이너스의 전하를 갖는 제 2 입자를 포함하는 마이크로 캡슐이 용매 또는 용질에 복수 분산된 것이며, 마이크로 캡슐에 전계를 인가함으로써, 마이크로 캡슐 중의 입자를 서로 반대 방향으로 이동시켜 한쪽 측에 집합한 입자의 색만을 표시하는 것이다. 또한, 제 1 입자 또는 제 2 입자는 염료를 포함하고, 전계가 없는 경우에 있어서 이동하지 않는 것이다. 또한, 제 1 입자의 색과 제 2 입자의 색은 다른 것(무색을 포함함)으로 한다.
이와 같이, 전기 영동 표시 장치는 유전 상수가 높은 물질이 높은 전계 영역으로 이동하는, 소위 유전 영동적 효과를 이용한 디스플레이다.
상기 마이크로 캡슐을 용매 중에 분산시킨 것이 전자 잉크라고 불리는 것이며, 이 전자 잉크는 유리, 플라스틱, 직물, 종이 등의 표면에 인쇄할 수 있다. 또한, 컬러 필터나 색소를 갖는 입자를 사용함으로써 컬러 표시도 가능하다.
또한, 마이크로 캡슐 중의 제 1 입자 및 제 2 입자는, 도전체 재료, 절연체 재료, 반도체 재료, 자성 재료, 액정 재료, 강유전성 재료, 일렉트로 루미네센트 재료, 일렉트로 크로믹스 재료, 자기 영동 재료 중에서 선택된 1종의 재료, 또는 이들의 복합 재료를 사용하면 좋다.
전자 페이퍼로서 트위스트 볼 표시 방식을 사용하는 표시 장치도 적용할 수 있다. 트위스트 볼 표시 방식이란, 백색과 흑색으로 나누어 칠해진 구형 입자를 표시 소자에 사용하는 전극층인 제 1 전극층 및 제 2 전극층의 사이에 배치하고, 제 1 전극층 및 제 2 전극층에 전위차를 발생시켜 구형 입자의 방향을 제어함으로써, 표시를 행하는 방법이다.
표시 장치는 광원 또는 표시 소자로부터의 광을 투과시켜 표시를 행한다. 따라서, 광이 투과하는 화소부에 형성되는 기판, 절연층, 전극층 등의 박막은 모두 가시광의 파장 영역의 광에 대하여 투광성을 갖는다.
표시 소자에 전압을 인가하는 제 1 전극층 및 제 2 전극층(화소 전극층, 공통 전극층, 대향 전극층 등이라고도 함)에 있어서는, 추출하는 광의 방향, 전극층이 형성되는 장소, 및 전극층의 패턴 구조에 의하여 투광성, 반사성을 선택하면 좋다.
상술한 바와 같이, 실시형태 1 실시형태 2 또는 실시형태 3에서 제시한 트랜지스터를 적용함으로써, 신뢰성이 높은 반도체 장치를 제공할 수 있다. 또한, 실시형태 1 실시형태 2 또는 실시형태 3에서 제시한 트랜지스터는 상술한 표시 기능을 갖는 반도체 장치뿐만 아니라 전원 회로에 탑재되는 파워 디바이스, LSI 등의 반도체 집적 회로, 대상물의 정보를 판독하는 이미지 센서 기능을 갖는 반도체 장치 등, 다양한 기능을 갖는 반도체 장치에 적용할 수 있다.
이상으로, 본 실시형태에 나타내는 구성, 방법 등은 다른 실시형태에 나타낸 구성, 방법 등과 적절히 조합하여 사용할 수 있다.
(실시형태 5)
본 발명의 일 형태에 따른 반도체 장치는 다양한 전자 기기(게임기도 포함함)에 적용할 수 있다. 전자 기기로서는, 예를 들어, 텔레비전 장치(텔레비전, 또는 텔레비전 수신기라고도 함), 컴퓨터용 등의 모니터, 디지털 카메라, 디지털 비디오 카메라 등의 카메라, 디지털 포토 프레임, 휴대 전화기(휴대 전화, 휴대 전화 장치라고도 함), 휴대형 게임기, 휴대 정보 단말, 음향 재생 장치, 파친코(pachinko)기 등의 대형 게임기 등을 들 수 있다. 상기 실시형태에서 설명한 반도체 장치를 구비하는 전자 기기의 예에 대하여 설명한다.
도 8a는, 노트형 퍼스널 컴퓨터이며, 본체(301), 케이스(302), 표시부(303), 키보드(304) 등으로 구성된다. 실시형태 1 내지 실시형태 4 중 어느 실시형태에서 나타낸 반도체 장치를 적용함으로써, 신뢰성이 높은 노트형 퍼스널 컴퓨터로 할 수 있다.
도 8b는 휴대 정보 단말기(PDA)이며, 본체(311)에는 표시부(313)와, 외부 인터페이스(315)와, 조작 버튼(314) 등이 형성되어 있다. 또한, 조작용 부속품으로서 스타일러스(stylus)(312)가 있다. 실시형태 1 내지 실시형태 4 중 어느 실시형태에서 제시한 반도체 장치를 적용함으로써, 신뢰성이 더 높은 휴대 정보 단말(PDA)로 할 수 있다.
도 8c는 전자 서적의 일례를 도시한다. 예를 들어, 전자 서적(320)은 케이스(321) 및 케이스(322)의 2개의 케이스로 구성된다. 케이스(321) 및 케이스(322)는, 축부(325)에 의하여 일체로 되어 있고, 이 축부(325)를 축으로 하여 개폐 동작을 행할 수 있다. 이와 같은 구성에 의하여 종이 서적과 같은 동작을 행할 수 있다.
케이스(321)에는 표시부(323)가 조합되고, 케이스(322)에는 표시부(324)가 조합된다. 표시부(323) 및 표시부(324)는 연속된 화면을 표시하는 구성으로 하여도 좋고, 상이한 화면을 표시하는 구성으로 하여도 좋다. 다른 화면을 표시하는 구성으로 함으로써, 예를 들어, 오른쪽의 표시부(도 8c에서는 표시부(323))에 문장을 표시하여 왼쪽의 표시부(도 8c에서는 표시부(324))에 화상을 표시할 수 있다. 실시형태 1 내지 실시형태 4 중 어느 실시형태에서 제시한 반도체 장치를 적용함으로써, 신뢰성이 더 높은 전자 서적으로 할 수 있다.
또한, 도 8c에서는, 케이스(321)에 조작부 등을 구비한 예를 도시한다. 예를 들어, 케이스(321)에 있어서, 전원(326), 조작키(327), 스피커(328) 등을 구비한다. 조작키(327)에 의하여 페이지를 넘길 수 있다. 또한, 케이스의 표시부와 동일 면에 키보드나 포인팅 디바이스 등을 구비하는 구성으로 하여도 좋다. 또한, 케이스의 뒷면이나 측면에 외부 접속용 단자(이어폰 단자, USB 단자 등), 기록 매체 삽입부 등을 구비하는 구성으로 하여도 좋다. 또한, 전자 서적(320)은 전자 사전으로서의 기능을 갖는 구성으로 하여도 좋다.
또한, 전자 서적(320)은, 무선으로 정보를 송수신할 수 있는 구성으로 하여도 좋다. 무선에 의하여 전자 서적 서버로부터 원하는 서적 데이터 등을 구입하여, 다운로드하는 구성으로 할 수도 있다.
도 8d는, 휴대 정보 단말이며, 케이스(330) 및 케이스(331)의 2개의 케이스로 구성된다. 케이스(331)에는, 표시 패널(332), 스피커(333), 마이크로 폰(334), 포인팅 디바이스(336), 카메라용 렌즈(337), 외부 접속 단자(338) 등을 구비한다. 또한, 케이스(330)에는 휴대형 정보 단말을 충전하는 태양 전지 셀(340), 외부 메모리 슬롯(341) 등을 구비한다. 또한, 안테나는 케이스(331) 내부에 내장된다. 실시형태 1 내지 실시형태 4 중 어느 실시형태에서 제시한 반도체 장치를 적용함으로써, 신뢰성이 높은 휴대 정보 단말로 할 수도 있다.
또한, 표시 패널(332)은, 터치 패널을 구비하고, 도 8d에는 영상 표시되는 복수의 조작 키(335)를 점선으로 도시한다. 또한, 태양 전지 셀(340)로 출력되는 전압을 각 회로에 필요한 전압으로 승압하기 위한 승압 회로도 실장한다.
표시 패널(332)은 사용 형태에 따라 표시의 방향이 적절히 변화된다. 또한, 표시 패널(332)과 동일 면 위에 카메라용 렌즈(337)를 구비하기 때문에, 영상 전화가 가능하다. 스피커(333) 및 마이크로 폰(334)은 음성 통화에 한정하지 않고, 영상 전화, 녹음, 재생 등이 가능하다. 또한, 케이스(330)와 케이스(331)는 슬라이드하여 도 8d에 도시하는 바와 같이 전개(展開)되는 상태로부터 중첩한 상태로 할 수 있고, 휴대하기에 적합한 소형화가 가능하다.
외부 접속 단자(338)는 AC 어댑터 및 USB 케이블 등의 각종 케이블과 접속가능하고, 충전 및 퍼스널 컴퓨터 등과의 데이터 통신이 가능하다. 또한, 외부 메모리 슬롯(341)에 기록 매체를 삽입하여 보다 대량의 데이터 보존 및 이동에 대응할 수 있다.
또한, 상기 기능에 덧붙여, 적외선 통신 기능, 텔레비전 수신 기능 등을 구비한 것이라도 좋다.
도 8e는, 디지털 비디오 카메라이며, 본체(351), 표시부 A(357), 접안부(353), 조작 스위치(354), 표시부 B(355), 배터리(356) 등으로 구성된다. 실시형태 1 내지 실시형태 4 중 어느 실시형태에서 나타낸 반도체 장치를 적용함으로써 신뢰성이 높은 디지털 비디오 카메라로 할 수 있다.
도 8f는 텔레비전 장치의 일례를 도시한다. 텔레비전 장치(360)는 케이스(361)에 표시부(363)가 조합된다. 표시부(363)에 의하여 영상을 표시할 수 있다. 또한, 여기서는 스탠드(365)에 의하여 케이스(361)를 지지한 구성을 도시한다. 실시형태 1 내지 실시형태 4 중 어느 실시형태에서 나타낸 반도체 장치를 적용함으로써 신뢰성이 높은 텔레비전 장치(360)로 할 수 있다.
텔레비전 장치(360)의 조작은, 케이스(361)이 구비하는 조작 스위치나, 별체의 리모트컨트롤 조작기에 의하여 행할 수 있다. 또한, 리모트컨트롤 조작기에, 상기 리모트컨트롤 조작기로부터 출력하는 정보를 표시하는 표시부를 설치하는 구성으로 하여도 좋다.
또한, 텔레비전 장치(360)는 수신기나 모뎀 등을 구비한 구성으로 한다. 수신기에 의하여 일반적인 텔레비전 방송을 수신할 수 있고, 또한 모뎀을 통하여 유선 또는 무선에 의한 통신 네트워크에 접속함으로써, 일 방향(송신자로부터 수신자) 또는 쌍방향(송신자와 수신자간, 또는 수신자끼리 등)의 정보 통신을 할 수도 있다.
이상으로 본 실시형태에 나타내는 구성, 방법 등은 다른 실시형태에 기재한 구성, 방법 등과 적절히 조합하여 사용할 수 있다.
100: 기판
101: 제 1 영역
102: 제 2 영역
103: 절연층
106: 산화물 반도체층
108a: 배선
108b: 배선
112: 게이트 절연층
113: 게이트 절연층
114: 게이트 전극
122a: 소스 영역
122b: 드레인 영역
124: 층간 절연층
126: 채널 영역
155: 트랜지스터

Claims (42)

  1. 제 1 영역 및 제 2 영역을 포함하는 절연층과;
    상기 제 1 영역 및 상기 제 2 영역에 접하여 제공된 산화물 반도체층과;
    상기 산화물 반도체층에 접하여 제공된 게이트 절연층과;
    상기 게이트 절연층에 접하여 제공된 게이트 전극을 포함하고,
    상기 산화물 반도체층은 채널 영역, 소스 영역 및 드레인 영역을 포함하고,
    상기 채널 영역은 상기 제 1 영역에 접하여 제공되고,
    상기 소스 영역 및 상기 드레인 영역은 상기 제 2 영역에 접하여 제공되고,
    상기 제 1 영역의 조성은 상기 제 2 영역의 조성과 상이한, 반도체 장치.
  2. 제 1 항에 있어서,
    상기 제 1 영역은 산화 실리콘을 포함하고,
    상기 제 2 영역은 산화 실리콘, 질화 실리콘, 질화산화 실리콘, 산화질화 실리콘, 산화 알루미늄, 질화 알루미늄, 또는 산화질화 알루미늄을 포함하는, 반도체 장치.
  3. 제 1 항에 있어서,
    산소 원자로 환산된 상기 제 1 영역으로부터의 산소 방출량은 TDS(Thermal Desorption Spectroscopy: 승온 이탈 가스 분광법) 분석에서 1×1018atoms/cm3 이상인, 반도체 장치.
  4. 제 1 항에 있어서,
    상기 소스 영역 및 상기 드레인 영역은 상기 산화물 반도체층을 저저항화함으로써 얻어지는, 반도체 장치.
  5. 제 1 항에 있어서,
    상기 제 1 영역 및 상기 게이트 절연층은 가열에 의하여 산소를 방출하는, 반도체 장치.
  6. 제 1 항에 있어서,
    상기 제 1 영역 및 상기 게이트 절연층은 단위 체적당 실리콘 원자수의 2배보다 많은 산소 원자수를 포함하는 산화 실리콘을 포함하는, 반도체 장치.
  7. 제 1 항에 있어서,
    상기 게이트 전극 위에 제공된 층간 절연층과;
    상기 층간 절연층 위에 제공되고, 상기 층간 절연층에 제공된 개구부를 통하여 상기 산화물 반도체층에 접하는 배선을 더 포함하는, 반도체 장치.
  8. 제 1 항에 있어서,
    상기 제 1 영역 표면 및 상기 제 2 영역 표면은 동일 평면에 있는, 반도체 장치.
  9. 제 2 항에 있어서,
    산화 실리콘 또는 산화질화 실리콘에서 단위 체적당 상기 제 2 영역의 산소 원자수는 상기 제 1 영역의 산소 원자수보다 적은, 반도체 장치.
  10. 제 1 항에 있어서,
    상기 채널 영역에서의 산소 결손량은 상기 소스 영역 및 상기 드레인 영역에서의 산소 결손량보다 적은, 반도체 장치.
  11. 제 1 항에 있어서,
    상기 제 1 영역은 상기 제 2 영역보다 높은 농도로 산소를 포함하는, 반도체 장치.
  12. 절연 표면 위에 선택적으로 제공된 절연층과;
    상기 절연층 위에 제공된 산화물 반도체층과;
    상기 산화물 반도체층에 접하여 제공된 게이트 절연층과;
    상기 게이트 절연층에 접하여 제공된 게이트 전극을 포함하고,
    상기 산화물 반도체층은 채널 영역, 소스 영역 및 드레인 영역을 포함하고,
    상기 채널 영역은 상기 절연층에 접하여 제공되고,
    상기 소스 영역 및 상기 드레인 영역은 상기 절연 표면에 접하여 제공되고,
    상기 산화물 반도체층은 상기 절연층의 측면보다 연장되고,
    상기 채널 영역에서의 산소 결손량은 상기 소스 영역 및 상기 드레인 영역에서의 산소 결손량보다 적은, 반도체 장치.
  13. 제 12 항에 있어서,
    상기 절연층은 산화 실리콘은 포함하는, 반도체 장치.
  14. 제 12 항에 있어서,
    산소 원자로 환산된 상기 절연층으로부터의 산소 방출량은 TDS(승온 이탈 가스 분광법) 분석에서 1×1018atoms/cm3 이상인, 반도체 장치.
  15. 제 12 항에 있어서,
    상기 소스 영역 및 상기 드레인 영역은 상기 산화물 반도체층을 저저항화함으로써 얻어지는, 반도체 장치.
  16. 제 12 항에 있어서,
    상기 절연층 및 상기 게이트 절연층은 가열에 의하여 산소를 방출하는, 반도체 장치.
  17. 제 12 항에 있어서,
    상기 절연층 및 상기 게이트 절연층은 단위 체적당 실리콘 원자수의 2배보다 많은 산소 원자수를 포함하는 산화 실리콘을 포함하는, 반도체 장치.
  18. 제 12 항에 있어서,
    상기 게이트 전극 위에 제공된 층간 절연층과;
    상기 층간 절연층 위에 제공되고, 상기 층간 절연층에 제공된 개구부를 통하여 상기 산화물 반도체층에 접하는 배선을 더 포함하는, 반도체 장치.
  19. 삭제
  20. 제 1 영역과 제 2 영역을 포함하는 절연층을 형성하는 단계와;
    상기 제 1 영역과 상기 제 2 영역에 접하여 산화물 반도체층을 형성하는 단계와;
    상기 산화물 반도체층에 접하는 게이트 절연층을 형성하는 단계와;
    상기 게이트 절연층에 접하는 게이트 전극을 형성하는 단계와;
    상기 산화물 반도체층의 일부를 저저항화함으로써 상기 제 2 영역에 접하도록 상기 산화물 반도체층에 소스 영역 및 드레인 영역을 형성하는 단계와;
    상기 산화물 반도체층에 상기 제 1 영역에 접하도록 채널 영역을 형성하는 단계를 포함하고,
    상기 제 1 영역의 조성은 상기 제 2 영역의 조성과 상이한, 반도체 장치의 제작 방법.
  21. 제 20 항에 있어서,
    상기 제 1 영역은 산화 실리콘을 포함하고,
    상기 제 2 영역은 산화 실리콘, 질화 실리콘, 질화산화 실리콘, 산화질화 실리콘, 산화 알루미늄, 질화 알루미늄, 또는 산화질화 알루미늄을 포함하는, 반도체 장치의 제작 방법.
  22. 제 20 항에 있어서,
    상기 제 1 영역은 스퍼터링법에 의하여 형성되는, 반도체 장치의 제작 방법.
  23. 제 20 항에 있어서,
    상기 제 1 영역 표면 및 상기 제 2 영역 표면은 동일 평면에 있는, 반도체 장치의 제작 방법.
  24. 제 20 항에 있어서,
    상기 산화물 반도체층은 스퍼터링법에 의하여 형성되는, 반도체 장치의 제작 방법.
  25. 제 20 항에 있어서,
    상기 산화물 반도체층을 형성한 후, 100℃ 이상 650℃ 이하로 열 처리가 행해지는, 반도체 장치의 제작 방법.
  26. 제 20 항에 있어서,
    상기 소스 영역 및 상기 드레인 영역은 상기 게이트 전극을 마스크로 사용하여 상기 산화물 반도체층의 일부에 저저항화 처리를 행함으로써 상기 산화물 반도체층에 형성되고, 상기 채널 영역은 상기 게이트 전극으로 덮인 상기 산화물 반도체층의 일부에 형성되는, 반도체 장치의 제작 방법.
  27. 제 20 항에 있어서,
    상기 게이트 전극 위에 층간 절연층을 형성하는 단계와;
    상기 층간 절연층 위에, 상기 층간 절연층에 제공된 개구부를 통하여 상기 산화물 반도체층에 접하는 배선을 형성하는 단계를 더 포함하는, 반도체 장치의 제작 방법.
  28. 제 20 항에 있어서,
    상기 제 1 영역은 단위 체적당 실리콘 원자수의 2배보다 많은 산소 원자수를 포함하는 산화 실리콘을 포함하고,
    상기 제 2 영역은 단위 체적당 포함되는 산소 원자수가 상기 제 1 영역의 단위 체적당 포함되는 산소 원자수보다 적은 산화 실리콘 또는 산화질화 실리콘을 포함하는, 반도체 장치의 제작 방법.
  29. 제 20 항에 있어서,
    상기 제 1 영역 및 상기 게이트 절연층은 가열에 의하여 산소를 방출하는, 반도체 장치의 제작 방법.
  30. 제 20 항에 있어서,
    상기 제 1 영역 및 상기 게이트 절연층은 단위 체적당 실리콘 원자수의 2배보다 많은 산소 원자수를 포함하는 산화 실리콘을 포함하는, 반도체 장치의 제작 방법.
  31. 제 20 항에 있어서,
    상기 채널 영역에서의 산소 결손량은 상기 소스 영역 및 상기 드레인 영역에서의 산소 결손량보다 적은, 반도체 장치의 제작 방법.
  32. 제 20 항에 있어서,
    상기 제 1 영역은 상기 제 2 영역보다 높은 농도로 산소를 포함하는, 반도체 장치의 제작 방법.
  33. 절연 표면 위에 선택적으로 절연층을 형성하는 단계와;
    상기 절연층의 측면보다 연장되는 산화물 반도체층을 형성하는 단계와;
    상기 산화물 반도체층에 접하는 게이트 절연층을 형성하는 단계와;
    상기 게이트 절연층에 접하는 게이트 전극을 형성하는 단계와;
    상기 산화물 반도체층의 일부를 저저항화함으로써 상기 절연 표면에 접하도록 상기 산화물 반도체층에 소스 영역 및 드레인 영역을 형성하는 단계와;
    상기 산화물 반도체층에 상기 절연층에 접하도록 채널 영역을 형성하는 단계를 포함하고,
    상기 채널 영역에서의 산소 결손량은 상기 소스 영역 및 상기 드레인 영역에서의 산소 결손량보다 적은, 반도체 장치의 제작 방법.
  34. 제 33 항에 있어서,
    상기 절연층은 산화 실리콘을 포함하는, 반도체 장치의 제작 방법.
  35. 제 33 항에 있어서,
    상기 절연층은 산소 또는 산소와 아르곤의 혼합 가스를 사용한 스퍼터링법에 의하여 형성되는, 반도체 장치의 제작 방법.
  36. 제 33 항에 있어서,
    상기 산화물 반도체층은 스퍼터링법에 의하여 형성되는, 반도체 장치의 제작 방법.
  37. 제 33 항에 있어서,
    상기 산화물 반도체층을 형성한 후, 100℃ 이상 650℃ 이하로 열 처리가 행해지는, 반도체 장치의 제작 방법.
  38. 제 33 항에 있어서,
    상기 소스 영역 및 상기 드레인 영역은 상기 게이트 전극을 마스크로 사용하여 상기 산화물 반도체층의 일부에 저저항화 처리를 행함으로써 상기 산화물 반도체층에 형성되고, 상기 채널 영역은 상기 게이트 전극으로 덮인 상기 산화물 반도체층의 일부에 형성되는, 반도체 장치의 제작 방법.
  39. 제 33 항에 있어서,
    상기 게이트 전극 위에 층간 절연층을 형성하는 단계와;
    상기 층간 절연층 위에, 상기 층간 절연층에 제공된 개구부를 통하여 상기 산화물 반도체층에 접하는 배선을 형성하는 단계를 더 포함하는, 반도체 장치의 제작 방법.
  40. 제 33 항에 있어서,
    상기 절연층 및 상기 게이트 절연층은 가열에 의하여 산소를 방출하는, 반도체 장치의 제작 방법.
  41. 제 33 항에 있어서,
    상기 절연층 및 상기 게이트 절연층은 단위 체적당 실리콘 원자수의 2배보다 많은 산소 원자수를 포함하는 산화 실리콘을 포함하는, 반도체 장치의 제작 방법.
  42. 삭제
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