JP5681767B2 - 半導体装置 - Google Patents
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Description
薄膜トランジスタをスイッチング素子等として利用する半導体装置の作製が盛んに行われ
ている。当該薄膜トランジスタは、絶縁表面を有する基板上にCVD法、フォトリソグラ
フィ工程等を用いて島状の半導体層を形成し、当該島状の半導体層の一部をトランジスタ
のチャネル形成領域として利用するように設けられている(例えば特許文献1)。
の上面図を示している。図24(B)は、図24(A)のA1とB1とを結ぶ破線におけ
る断面図を示している。図24(C)は、図24(A)のA2とB2とを結ぶ破線におけ
る断面図を示している。図24(D)は、図24(C)の半導体層32の端部25の拡大
図を示している。図24(B)〜(D)に示すように、薄膜トランジスタは、基板30上
に下地膜として機能する絶縁層31が形成され、絶縁層31上にチャネル形成領域32a
、ソース領域およびドレイン領域として機能する不純物領域32b、32cを有する半導
体層32が形成され、半導体層32および絶縁層31上にゲート絶縁層として機能する絶
縁層33が形成され、絶縁層33上にゲート電極として機能する導電層34が形成されて
いる。
る絶縁層33を形成する場合、半導体層32の端部25において絶縁層33の膜厚が不均
一となり被覆不良が生じる。また、被覆不良がなくても、端部はその形状により電界強度
が強くなる。絶縁層33の膜厚が薄くなった部分においては、ゲート電圧の電界強度が強
くなり、薄膜トランジスタの耐圧や信頼性に悪影響を与えていた。
の変動を引き起こし問題となっていた。
して、活性層の端部をテーパー形状とする手段が用いられている(例えば、特許文献2)
。
く、かつゲート絶縁層の膜厚が薄いことが好ましい。このため、ゲート絶縁層の膜厚は、
数十ナノメートルと膜厚が薄くなっている。
問題となっている。
の膜厚が不均一となり、ゲート絶縁層の薄い箇所において電界集中が生じてしまう。電界
集中が起きることでリーク電流が増大し、デバイスの消費電力が増大する。さらに、電界
集中が過度な場合にはゲート絶縁層の静電破壊が起こり、ゲートリーク不良が発生する。
そのため、ゲート耐圧が低下する。これらはゲート絶縁層の膜厚を数十ナノメートルと薄
くした場合に特に顕著な問題である。
た部分、すなわち段差部におけるゲート絶縁層の膜厚の不均一による半導体装置の特性へ
の影響を低減し、半導体装置の信頼性を向上させることを目的とする。
して第1の絶縁層を形成し、半導体層上および第1の絶縁層上に第2の絶縁層を形成し、
第2の絶縁層を介して、半導体層上および第1の絶縁層上にゲート電極を形成することに
より形成することができる。
酸を含む水溶液、ヨウ素酸を含む水溶液、または硝酸を含む水溶液を用いて半導体層の表
面を酸化処理することをいう。
有するため、ゲート絶縁層の半導体層表面への被覆不良が半導体装置に及ぼす影響を低減
することができる。つまり、半導体層のチャネル形成領域の側面とゲート電極とが接する
のを防ぐことができる。
くすることができ、半導体層の端部における電界集中を緩和できる。
窪みが形成される場合があるが、半導体層の端部に選択的に絶縁層を形成することができ
るため、下地の絶縁層に窪みが形成されても、半導体層とゲート電極とが接することがな
くなる。
る。本発明は、ゲート絶縁層として機能する絶縁層の膜厚が数ナノメートル〜数十ナノメ
ートルのように、膜厚が半導体層の膜厚よりも薄い場合に特に効果的である。本発明によ
り、信頼性が高い半導体装置を作製できる。
明に限定されず、本発明の趣旨およびその範囲から逸脱することなくその形態および詳細
を様々に変更し得ることは当業者であれば容易に理解される。したがって、本発明は、以
下に示す実施の形態の記載内容に限定して解釈されるものではない。なお、以下に説明す
る本発明の構成において、同じものを指す符号は異なる図面間で共通して用いる場合があ
る。
本実施の形態では、半導体層の端部におけるゲート絶縁層の被覆性低下によるリーク電流
を抑制することが可能な半導体装置の構造について説明する。
。図1(A)は、特に薄膜トランジスタの要部の上面図を示している。図1(B)は、図
1(A)のA1とB1とを結ぶ破線における断面図を示し、図1(C)は、図1(A)の
A2とB2とを結ぶ破線における断面図を示している。
導体層32と、当該半導体層32の上方にゲート絶縁層33を介して設けられたゲート電
極として機能する導電層34と、を含む薄膜トランジスタ205と、ゲート絶縁層33お
よび導電層34を覆って設けられた絶縁層203と、絶縁層203上に設けられたソース
電極またはドレイン電極として機能する導電層204と、を有している(図1(A)〜(
C))。なお、半導体層32は、チャネル形成領域32aと、ソース領域またはドレイン
領域として機能する不純物領域32b、32cと、に加えて、半導体層32の端部、ここ
では導電層34の下方のチャネル形成領域32aに接した部分に形成された絶縁層36と
、を有している。なお、チャネル形成領域32a中に、不純物領域32b、32cに添加
した不純物とは逆の導電型の不純物が添加されていてもよい。
お、半導体層の端部に形成された絶縁層36は、半導体層32の端部とゲート電極として
機能する導電層34が短絡、あるいは半導体層32の端部近傍の電界強度が強くなること
で、リーク電流が流れるのを抑制するために設ける。したがって、絶縁層36は、少なく
とも半導体層32のチャネル形成領域32aの側面(露出している部分)に形成されてい
ればよい。ただし、それ以外の部分に形成されていてももちろん構わない。
体層上に選択的にレジストを形成し、レジストをマスクとして半導体層をエッチングする
ことにより島状の半導体層32を形成できる。そして、レジストを除去する前に半導体層
32の端部に対してウェット酸化することにより、半導体層32の端部に絶縁層36を形
成できる。そして、レジストを除去して半導体層32および絶縁層36を覆ってゲート絶
縁層33を形成し、ゲート絶縁層33上にゲート電極として機能する導電層34を形成す
る。
説明する。例えば、5ppm以上、望ましくは20ppm以上、より望ましくは100p
pm以上のオゾン(O3)を含む水溶液(代表的にはオゾン水)で半導体層32の表面を
酸化処理することにより、半導体層32の露出している部分に酸化膜からなる絶縁層36
を形成できる。なお、オゾンを含む水溶液にかえて、過酸化水素(H2O2)を含む水溶
液、硫酸(H2SO4)を含む水溶液、ヨウ素酸(HIO3)を含む水溶液、または硝酸
(HNO3)を含む水溶液等を用いることもできる。また、それぞれの水溶液は、酢酸や
しゅう酸等の有機酸を含んでいてもよい。
化膜を形成する処理をウェット酸化という。
aの端部(側面)に絶縁層36を有するため、ゲート絶縁層33の半導体層32表面への
被覆不良が半導体装置に及ぼす影響を低減できる。つまり、半導体層32のチャネル形成
領域32aの側面はゲート電極として機能する導電層34と接しないため、ゲートリーク
不良を低減し、ゲート電極の耐圧を向上させることが可能となる。
ことができるため、半導体層32の端部に選択的に厚く酸化膜を形成できる。よって、半
導体層32の端部付近における電界集中を緩和でき、ゲートリーク不良を低減し、ゲート
電極の耐圧を向上させることが可能となる。
層33を形成することにより、ゲート絶縁層33と半導体層32の端部に形成される絶縁
層36とを同程度の膜厚で形成した場合でも、ゲート絶縁層33の実効膜厚に比べて、半
導体層32の端部に形成される絶縁層の実効膜厚を厚くすることができる。よって、半導
体層32の端部における電界集中を緩和することができる。したがって、ゲートリーク不
良を低減し、ゲート電極の耐圧を向上させることが可能となる。
絶縁層33として、気相成長法やスパッタリング法を用いて形成された酸化シリコン膜、
窒化シリコン膜、酸化窒化シリコン(SiOxNy)(x>y>0)膜、窒化酸化シリコ
ン(SiNxOy)(x>y>0)膜、Hf系酸化膜等を単層または積層した膜等を用い
ることができる。
む雰囲気下または窒素を含む雰囲気下で半導体層32表面をプラズマ処理することにより
、半導体層32表面に形成された酸化シリコン膜、窒化シリコン膜、酸化窒化シリコン(
SiOxNy)(x>y>0)膜または窒化酸化シリコン(SiNxOy)(x>y>0
)膜等をゲート絶縁層33として用いることもできる。
ト電極として機能する導電層34の側壁に接して、絶縁物からなるサイドウォール701
を形成してもよい。また、ソース領域またはドレイン領域として機能する不純物領域32
b、32cと、チャネル形成領域32aとの間に、不純物領域32b、32cより低濃度
に不純物が添加された低濃度不純物領域(LDD領域)32d、32eが形成されていて
もよい(図11(A))。また、薄膜トランジスタの構造として、上述した構造に限られ
ず、チャネル形成領域が2つ形成されるダブルゲート構造または3つ形成されるトリプル
ゲート構造等のマルチゲート構造を用いることができる。また、ゲート電極を積層構造で
設けてもよい。例えば、ゲート電極を、第1の導電層34aと、第1の導電層34a上に
形成される第2の導電層34bとの2層構造とし、第1の導電層34aをテーパー状で形
成し、第1の導電層34aにのみ重なるように低濃度不純物領域32d、32eを設ける
構造(図11(B))としてもよい。また、ゲート電極を、第1の導電層34aと、第1
の導電層34a上に形成される第2の導電層34bで設け、第2の導電層34bの側壁に
接し、かつ第1の導電層34aの上方に形成されるようにサイドウォール701を設ける
構造(図11(C))としてもよい。また、ソース領域またはドレイン領域として機能す
る不純物領域32b、32cを、Ni、Co、W等のシリサイドで形成することも可能で
ある。
本実施の形態では、図1で示した半導体装置の作製方法の一例に関して図面を参照して説
明する。なお、本実施の形態では、図1(A)のA1とB1とを結ぶ破線での断面におけ
る作製工程を図2(A)〜(D)を用いて、図1(A)のA2とB2とを結ぶ破線での断
面における作製工程を図2(E)〜(H)を用いて説明する。
ク基板、Si基板等の半導体基板などを用いることができる。また、他にもプラスチック
基板として、ポリエチレンテレフタレート(PET)、ポリエチレンナフタレート(PE
N)、ポリエーテルサルフォン(PES)、アクリルなどの基板を選択することもできる
。
の汚染を防ぐものであり、ブロッキング層として適宜設ければよい。例えば、CVD法や
スパッタリング法等を用いて、酸化シリコン、窒化シリコン、酸化窒化シリコン(SiO
xNy)(x>y>0)、窒化酸化シリコン(SiNxOy)(x>y>0)等の絶縁材
料を用いて形成できる。例えば、絶縁層31を2層構造とする場合は、第1層目の絶縁層
として窒化酸化シリコン膜を形成し、第2層目の絶縁層として酸化窒化シリコン膜を形成
するとよい。また、第1層目の絶縁層として窒化シリコン膜を形成し、第2層目の絶縁層
として酸化シリコン膜を形成してもよい。
または結晶質半導体膜で形成できる。結晶性半導体膜としては、絶縁層31上に形成した
非晶質半導体膜を熱処理やレーザ光の照射によって結晶化させたものなどを用いることが
できる。なお、半導体材料としては、シリコンが好ましく、その他にシリコンゲルマニウ
ム等を用いることもできる。
は10〜30nm程度の膜厚で形成するとよい。なお、50nm以下の半導体層201を
形成する場合、50nm以上の膜厚で半導体層を形成した後で、半導体層の表面をドライ
エッチング処理することにより10〜50nm程度の膜厚の半導体層201を形成しても
よい。このときのエッチングの際のエッチングガスとしては、Cl2、BCl3、SiC
l4等の塩素系のガス、CF4、NF3、SF6、CHF3等のフッ素系のガス、または
フッ素系ガスにHeやAr等の不活性ガス、O2ガス、H2ガス、を適宜加えた混合ガス
等を用いることができる。なお、ドライエッチングの前に、半導体層表面を希フッ酸処理
して半導体層表面に形成される自然酸化膜を除去し、その後半導体層表面をオゾン水など
で処理して半導体層表面に酸化膜を形成しておいてもよい。
れるゲート絶縁層の被覆不良を低減することができる。また、半導体層201を薄膜で形
成することにより、TFTをより小型化することができる。また、TFTのしきい値電圧
を小さくするためにチャネル形成領域への不純物元素のドープ量を増加させた場合でも、
半導体層201を薄膜で形成することにより完全空乏型のTFTを作製しやすくなるため
、良好なS値でしきい値電圧の小さなTFTを作製することができる。
層201として用いる場合、レーザ光の光源としてLD励起の連続発振(CW)レーザ(
YVO4、第2高調波(波長532nm))を用いることができる。特に第2高調波に限
定する必要はないが、第2高調波はエネルギー効率の点で、さらに高次の高調波より優れ
ている。CWレーザを半導体層に照射すると、連続的に半導体層にエネルギーが与えられ
るため、一旦半導体層を溶融状態にすると、溶融状態を継続させることができる。さらに
、CWレーザを走査することによって半導体層の固液界面を移動させ、この移動の方向に
沿って一方向に長い結晶粒を形成することができる。また、固体レーザを用いるのは、気
体レーザ等と比較して、出力の安定性が高く、安定した処理が見込まれるためである。な
お、CWレーザに限らず、繰り返し周波数が10MHz以上のパルスレーザを用いること
も可能である。繰り返し周波数が高いパルスレーザを用いると、半導体層が溶融してから
固化するまでの時間よりもレーザのパルス間隔が短ければ、常に半導体層を溶融状態にと
どめることができ、固液界面の移動により一方向に長い結晶粒で構成される半導体層を形
成できる。また、その他のCWレーザおよび繰り返し周波数が10MHz以上のパルスレ
ーザを使用することもできる。例えば、気体レーザとしては、Arレーザ、Krレーザ、
CO2レーザなどがある。固体レーザとして、YAGレーザ、YLFレーザ、YAlO3
レーザ、GdVO4レーザ、KGWレーザ、KYWレーザ、アレキサンドライトレーザ、
Ti:サファイアレーザ、Y2O3レーザ、YVO4レーザなどがある。また、YAGレ
ーザ、Y2O3レーザ、GdVO4レーザ、YVO4レーザなどのセラミックスレーザが
ある。金属蒸気レーザとしてはヘリウムカドミウムレーザなどが挙げられる。また、レー
ザ発振器において、レーザ光をTEM00(シングル横モード)で発振して射出すると、
被照射面において得られる線状のビームスポットのエネルギー均一性を上げることができ
るので好ましい。その他にも、パルス発振のエキシマレーザを用いてもよい。
なお、半導体層上に酸化膜を形成してから、レジストを形成してもよい。そして、レジス
ト202をマスクとして半導体層201をドライエッチングして、島状の半導体層32を
形成する(図2(B)、(F))。なお、レジスト202は、エッチングの際のマスクと
して用いるものであり、ポジ型のフォトレジストやネガ型のフォトレジスト等を適宜選択
して用いることができる。
等のフッ素系のガス、または該フッ素系ガスにHeやAr等の不活性ガス、O2ガス、H
2ガス、を適宜加えた混合ガス等を用いることができる。好ましくは、CF4とO2との
混合ガス、SF6とO2との混合ガス、CHF3とHeとの混合ガス、またはCF4とH
2との混合ガスを用いるとよい。また、エッチングはドライエッチングに限られず、ウェ
ットエッチングで行ってもよい。その場合、半導体層201に対し、TMAH(tetr
amethylammonium hydroxide、テトラメチルアンモニウムヒド
ロキシド)に代表される有機アルカリ系水溶液を用いてウェットエッチングすることによ
り、島状の半導体層32を形成できる。なお、エッチング液としてTMAH等を用いた場
合、半導体層201のみが選択的にエッチングされるため、下地の絶縁層31にダメージ
を与えずにエッチングできる。このように、絶縁表面に形成された半導体層を島状に分離
形成することで、同一基板上に複数の薄膜トランジスタと周辺回路を形成した場合に、そ
れぞれの素子を分離できる。すなわち、10V〜20V程度の電圧で書き込みや消去を行
う必要のあるメモリ素子アレイと、3V〜7V程度の電圧で動作してデータの入出力や命
令の制御を主として行う周辺回路を同一基板上に形成した場合でも、各素子に印加する電
圧の違いによる相互の干渉を防ぐことができる。
ない。半導体層32の端部付近に形成される膜の被覆不良の低減を考慮すると、よりθの
角度が小さいほうが好ましいが、θが45°〜95°程度のテーパー状や垂直形状にエッ
チングしてもよい。
絶縁層36は、実施の形態1と同様に、半導体層32の端部をウェット酸化することによ
り形成された酸化膜である。
酸化シリコン、窒化シリコン、酸化窒化シリコン(SiOxNy)(x>y>0)、窒化
酸化シリコン(SiNxOy)(x>y>0)等を用いて形成できる。このような絶縁層
は、気相成長法やスパッタリング法で形成できる。また、酸素を含む雰囲気下または窒素
を含む雰囲気下で半導体層32表面をプラズマ処理することにより、半導体層32表面に
形成された酸化シリコン膜、窒化シリコン膜、酸化窒化シリコン(SiOxNy)(x>
y>0)膜、または窒化酸化シリコン(SiNxOy)(x>y>0)膜等をゲート絶縁
層33として用いることもできる。
)、(G))。ここでは、導電層34は単層で形成した例を示しているが、もちろん、導
電性材料を2層または3層以上の積層で設けた構造としてもよい。なお、ここでは図示し
ないが、導電層34は、ゲート絶縁層33上を覆って形成された導電層を選択的にエッチ
ングすることにより形成できる。
デン(Mo)、アルミニウム(Al)、銅(Cu)、クロム(Cr)、ニオブ(Nb)等
から選択された元素、またはこれらの元素を主成分とする合金材料、もしくは化合物材料
で形成できる。また、リン等の不純物元素をドーピングした多結晶珪素に代表される半導
体材料により形成することもできる。例えば、導電層34を第1の導電層と第2の導電層
との積層構造とする場合、第1の導電層として窒化タンタルを用い、第2の導電層として
タングステンを用いて形成するとよい。なお、この組み合わせに限られず、導電層34を
積層して形成する場合には、上記材料を自由に組み合わせて設けることができる。
よって、半導体層32に不純物領域32b、32cおよび不純物元素121が導入されな
いチャネル形成領域32aを形成する(図2(C)、(G))。なお、ここでは、島状の
半導体層32を横断するように導電層34を形成した後に、不純物元素を導入するため、
導電層34に覆われていない半導体層32の領域に不純物領域32b、32cが形成され
、導電層34に覆われた半導体層32の領域に不純物元素121が導入されないチャネル
形成領域32aが形成される。
純物元素を用いることができる。n型を示す不純物元素としては、リン(P)やヒ素(A
s)等を用いることができる。p型を示す不純物元素としては、ボロン(B)やアルミニ
ウム(Al)やガリウム(Ga)等を用いることができる。例えば、不純物元素121と
して、リン(P)を1×1018〜1×1021/cm3の濃度で含むように半導体層3
2に導入し、n型を示す不純物領域32b、32cを形成すればよい。なお、チャネル形
成領域32aと不純物領域32b、32cとの間に、不純物領域32b、32cより低濃
度に不純物が添加された低濃度不純物領域(LDD領域)を形成してもよい。低濃度不純
物領域を設けることにより、LDD領域側のドレイン端部の電界を緩和して、書き込みお
よび消去の繰り返しによる劣化を抑制できる。
の導電型を有する不純物元素(例えばn型TFTに対してはボロン)を添加してもよい。
チャネル形成領域32a中に逆導電型の不純物を添加することにより、TFTのしきい値
電圧を制御できる。なお、この不純物元素はゲート電極を介してドープすることよって添
加してもよいし、ゲート電極形成前に予め添加しておいてもよい。
る(図2(D)、(H))。その後、ゲート絶縁層33および絶縁層203にコンタクト
ホールを形成し、絶縁層203上にソース電極またはドレイン電極として機能する導電層
204を選択的に形成する(図2(D)、(H))。ここで、導電層204は、半導体層
32のソース領域またはドレイン領域として機能する不純物領域32b、32cと電気的
に接続されるように設ける。
リコン(SiOxNy)(x>y>0)、窒化酸化シリコン(SiNxOy)(x>y>
0)などを用いることができる。また、ポリイミド、ポリアミド、ポリビニルフェノール
、ベンゾシクロブテン、アクリル、エポキシ等の有機材料、またはシロキサン樹脂等のシ
ロキサン材料、オキサゾール樹脂等からなる単層または積層構造で設けることができる。
なお、シロキサン材料とは、Si−O−Si結合を含む材料に相当する。シロキサンは、
シリコン(Si)と酸素(O)との結合で骨格構造が構成される。置換基として、少なく
とも水素を含む有機基(例えばアルキル基、アリール基)が用いられる。置換基として、
フルオロ基を用いることもできる。オキサゾール樹脂は、例えば、感光性ポリベンゾオキ
サゾール等である。感光性ポリベンゾオキサゾールは、誘電率が低く(常温1MHzで誘
電率2.9)、耐熱性が高く(示差熱熱重量同時測定(TG/DTA:Thermogr
avimetry−Differential Thermal Analysis)で
昇温5℃/minで熱分解温度550℃)、吸水率が低い(常温24時間で0.3%)材
料である。オキサゾール樹脂は、ポリイミド等の比誘電率(3.2〜3.4程度)と比較
すると、比誘電率が低いため(2.9程度)、寄生容量の発生を抑制し、高速に動作でき
る。ここでは、絶縁層203として、CVD法で形成した酸化シリコン、酸化窒化シリコ
ン(SiOxNy)(x>y>0)または窒化酸化シリコン(SiNxOy)(x>y>
0)を単層または積層して形成する。また、さらに、ポリイミド、ポリアミド、ポリビニ
ルフェノール、ベンゾシクロブテン、アクリル、エポキシ等の有機材料、シロキサン樹脂
等のシロキサン材料、またはオキサゾール樹脂を積層して形成してもよい。
ニッケル、ネオジムから選ばれた1種の元素、または当該元素を複数含む合金からなる単
層構造または積層構造を用いることができる。例えば、当該元素を複数含む合金からなる
導電層204として、チタンを含有したアルミニウム合金、ネオジムを含有したアルミニ
ウム合金などで形成できる。また、積層構造で導電層204を設ける場合、例えば、アル
ミニウム層もしくは前記したようなアルミニウム合金層を、チタン層で挟んで積層させた
構造としてもよい。
32のチャネル形成領域32aの端部(側面)に、絶縁層36を有する半導体装置を作製
することができる。したがって、ゲート絶縁層33の半導体層32表面への被覆不良が、
半導体装置に及ぼす影響を低減できる。つまり、本実施の形態の方法を用いて作製された
半導体装置は、半導体層32のチャネル形成領域32aの側面がゲート電極と接すること
がなくなるため、ゲートリーク不良を低減し、ゲート電極の耐圧を向上させることが可能
となる。
とができるため、半導体層32のチャネル形成領域32aの端部における電界集中を緩和
することができる。したがって、ゲートリーク不良を低減し、ゲート電極の耐圧を向上さ
せることが可能となる。
表面をプラズマ処理してゲート絶縁層33を形成する際、電子密度が1×1011cm−
3以上であり、電子温度が1.5eV以下のプラズマを用いるとよい。より詳しくは、電
子密度が1×1011cm−3以上1×1013cm−3以下で、電子温度が0.5eV
以上1.5eV以下のプラズマを用いるとよい。上記プラズマは、プラズマの電子密度が
高密度であり、基板30上に形成された被処理物(ここでは、半導体層32)付近での電
子温度が低いため、被処理物に対するプラズマによる損傷を防止できる。また、プラズマ
の電子密度が1×1011cm−3以上と高密度であるため、プラズマ処理を用いて形成
される酸化膜または窒化膜は、CVD法やスパッタ法等により形成された膜と比較して、
膜厚等が均一性に優れ、かつ緻密な膜を形成できる。また、プラズマの電子温度が1.5
eV以下と低いため、従来のプラズマ処理や熱酸化法と比較して低い温度で酸化または窒
化処理できる。例えば、ガラス基板の歪点よりも100度以上低い温度でプラズマ処理を
行っても十分に酸化できる。また、プラズマを形成するための周波数としては、マイクロ
波(2.45GHz)等の高周波を用いることができる。
Kr、Xeの少なくとも1つを含む)との混合ガス雰囲気下、酸素と水素(H2)と希ガ
スとの混合ガス雰囲気下、一酸化二窒素と希ガスとの混合ガス雰囲気下、または一酸化二
窒素と水素と希ガスとの混合ガス雰囲気下でプラズマ処理できる。例えば、酸素(O2)
と水素(H2)とアルゴン(Ar)との混合ガスを用いることができる。その場合、酸素
を0.1〜100sccm、水素を0.1〜100sccm、アルゴンを100〜500
0sccm含んだ混合ガスを用いることができる。なお、酸素:水素:アルゴン=1:1
:100の比率で混合ガスを導入することが好ましい。例えば、酸素を5sccm、水素
を5sccm、アルゴンを500sccmとして導入すればよい。
r、Xeの少なくとも1つを含む)との混合ガス雰囲気下、窒素と水素と希ガスとの混合
ガス雰囲気下、またはアンモニア(NH3)と希ガスとの混合ガス雰囲気下でプラズマ処
理できる。
入するためのガス供給部276、ガスを排気するために真空ポンプに接続する排気口27
8、アンテナ272、誘電体板274およびプラズマ発生用のマイクロ波を供給するマイ
クロ波供給部284を有している。また、支持台280に温度制御部282を設けること
によって、基板210の温度を制御することも可能である。
にし、ガス供給部276から酸素または窒素を含むプラズマ処理用ガスを導入する。基板
210は、室温もしくは温度制御部282により100〜550℃に加熱する。なお、基
板210と誘電体板274との間隔は、20mm〜80mm(好ましくは20mm〜60
mm)程度である。次に、マイクロ波供給部284からアンテナ272に、マイクロ波を
供給する。そしてマイクロ波を、アンテナ272から誘電体板274を通して処理室内に
導入することによって、プラズマ286を生成する。マイクロ波の導入によりプラズマの
励起を行うと、低電子温度(3eV以下、好ましくは1.5eV以下)で高電子密度(1
×1011cm−3以上)のプラズマを生成できる。この高密度プラズマで生成された酸
素ラジカル(OHラジカルを含む場合もある)および/または窒素ラジカル(NHラジカ
ルを含む場合もある)によって、半導体基板の表面を酸化または窒化することができる。
プラズマ処理用ガスにアルゴンなどの希ガスを混合させると、希ガスの励起種により酸素
ラジカルや窒素ラジカルを効率良く生成できる。このプラズマ処理方法では、プラズマで
励起した活性なラジカルを有効に使うことにより、500℃以下の低温で固相反応による
酸化処理または窒化処理ができる。
温度が700℃以下のガラス基板を用いても、950℃〜1050℃で形成される熱酸化
膜と同等な絶縁層を得ることができる。すなわち、半導体素子、特に薄膜トランジスタや
不揮発性記憶素子の絶縁層として信頼性の高い絶縁層を形成できる。
雰囲気下のプラズマ処理により、例えば、シリコンからなる半導体層32の表面を酸化し
て3〜6nmの厚さの酸化珪素層を形成し、その後、該酸化珪素層の表面を窒素雰囲気下
でプラズマ処理した窒素プラズマ処理層を形成することが好ましい。具体的には、まず、
酸素雰囲気下でのプラズマ処理により、半導体層32上に3〜6nmの厚さで酸化珪素層
を形成する。その後、続けて窒素雰囲気下でプラズマ処理を行うことにより、酸化珪素層
の表面または表面近傍に窒素濃度の高い窒素プラズマ処理層を設ける。なお、表面近傍と
は、酸化珪素層の表面から概略0.5〜1.5nmの深さをいう。例えば、窒素雰囲気下
でプラズマ処理を行うことによって、酸化珪素層の表面から概略1nmの深さに、窒素を
20〜50原子%の割合で含有した構造となる。酸化珪素層表面を窒化することにより、
さらに層を緻密化することができ、絶縁耐圧が高い絶縁層を形成できる。
化処理、窒化処理、酸窒化処理、水素化処理、表面改質処理等を行うことができる。これ
らの処理を行う際は、その目的に応じてガス供給部276から供給するガスを適宜選択す
ればよい。
本実施の形態では、図1に示す半導体装置の作製方法について、実施の形態2とは異なる
方法について説明する。本実施の形態では図1(A)のA1とB1とを結ぶ破線での断面
における作製工程を図3(A)〜(B)を用いて、図1(A)のA2とB2とを結ぶ破線
での断面における作製工程を図3(C)〜(D)を用いて説明する。
層201を形成し、半導体層201上にレジスト202を形成する(図3(A)、(C)
)。
状の半導体層32を形成する(図3(B)、(D))。
、半導体層32の端部および表面に絶縁層36を形成する。
る。
半導体層32表面を希フッ酸等で洗浄する工程を行ってもよい。半導体層32の表面は、
大気中の酸素に半導体層32が触れて酸化され自然酸化膜が形成されていたり、ゴミが付
着していたりするため、洗浄することが好ましい。しかしながら、半導体層32を洗浄す
る際、図4(A)に示すように、半導体層32の下地膜として形成されている絶縁層31
も部分的に除去され、窪み37が形成されることがある。窪み37が形成された場合に、
半導体層32上にゲート絶縁層を形成すると、半導体層32および窪み37の段差を覆い
きれず、ゲート絶縁層が部分的に切断されてしまうことがある。すると、半導体層32と
ゲート電極として機能する導電層とが接して、半導体層32およびゲート電極として機能
する導電層の間でリーク電流が生じてしまう可能性がある。
32の端部および表面に絶縁層36を形成することにより、図4(B)に示すように、窪
み37部分でゲート絶縁層33の被覆不良が生じても、半導体層32のチャネル形成領域
とゲート電極として機能する導電層とが接することがなくなる。
ット酸化してもよい。図5に、半導体層32表面を希フッ酸処理した後の素子の断面構造
を示す。図5(A)、(E)は、希フッ酸処理によって絶縁層31が部分的に除去されて
いる様子を示す。
ゲート絶縁層33は上記実施の形態のゲート絶縁層33と同様に作製することができる。
ここで、絶縁層31が部分的に除去されているため、ゲート絶縁層33は半導体層32の
下側には形成されない可能性がある。
絶縁層33で覆われていない部分がウェット酸化されて、ゲート絶縁層33で覆われてい
ない半導体層32表面に絶縁層36を形成できる(図5(C)、(G))。
D)、(H))。なお、導電層34は、上記実施の形態で示した導電層34と同様に形成
できる。
ト酸化を行うことによって、ゲート絶縁層33で覆われない半導体層32表面にも絶縁層
36を形成できる。したがって、半導体層32の表面は、ゲート電極として機能する導電
層34と接しない構成とできる。
32のチャネル形成領域32aの端部(側面)に、絶縁層36を有する半導体装置を作製
できる。したがって、ゲート絶縁層33の半導体層32表面への被覆不良が、半導体装置
に及ぼす影響を低減できる。つまり、本実施の形態の方法を用いて作製された半導体装置
において、半導体層32のチャネル形成領域32aの側面は、ゲート電極と接することが
ないため、ゲートリーク不良を低減し、ゲート電極の耐圧を向上させることが可能となる
。
ができるため、半導体層32のチャネル形成領域32aの端部における電界集中を緩和で
きる。したがって、ゲートリーク不良を低減し、ゲート電極の耐圧を向上させることが可
能となる。
本実施の形態では、図1に示す半導体装置の作製方法について、実施の形態2または実施
の形態3とは異なる方法について説明する。本実施の形態では、図1(A)のA1とB1
とを結ぶ破線での断面における作製工程を図6(A)〜(D)を用いて、図1(A)のA
2とB2とを結ぶ破線での断面における作製工程を図6(E)〜(H)を用いて説明する
。
層201を形成し、半導体層201上にレジスト202を形成する(図6(A)、(E)
)。
の半導体層32を形成する(図6(B)、(F))。続いて、レジスト202を除去し、
半導体層32表面を希フッ酸で洗浄する(図6(B)、(F))。ここで、半導体層32
上に第1の絶縁層33を形成する前に、半導体層32表面を希フッ酸で処理することによ
り、半導体層32表面に形成される自然酸化膜を除去できる。
ジスト301は、半導体層32より内側の領域に形成する。つまり、レジスト301は、
半導体層32の表面を部分的に覆っている。
されたレジスト202を除去せず、レジスト202を部分的にエッチングしてレジスト2
02の側面を後退させることにより形成してもよい。つまり、まず図6(A)、(E)と
同様に基板30上に絶縁層31を形成し、絶縁層31上に半導体層201を形成し、半導
体層201上にレジスト202を形成する(図7(A)、(D))。次に、レジスト20
2をマスクとして半導体層201をエッチングすることにより、島状の半導体層32を形
成する(図7(B)、(E)))。続いて、レジスト202をエッチングしてレジスト2
02の側面を後退させる。これにより、レジスト202の幅が細くなり、半導体層32の
表面が部分的に覆われたレジスト301が形成される。
半導体層32の端部および上面の一部に絶縁層36を形成する(図6(C)、(G))。
に、ゲート絶縁層33上にゲート電極として機能する導電層34を形成する(図6(D)
、(H))。なお、ゲート絶縁層33および導電層34はそれぞれ、上記実施の形態で説
明したゲート絶縁層33および導電層34と同様に形成できる。
できる。
中しやすい半導体層32の角部(図6(D)、(H)の領域501付近)において、導電
層34下に形成される絶縁層の膜厚を厚くできる。したがって、より電界集中を防ぐこと
ができる。
のチャネル形成領域32aの端部(側面)に、絶縁層36を有する半導体装置を作製でき
る。したがって、ゲート絶縁層33の半導体層32表面への被覆不良が、半導体装置に及
ぼす影響を低減できる。つまり、本実施の形態の方法を用いて作製された半導体装置は、
半導体層32のチャネル形成領域32aの側面が、ゲート電極と接することがなくなるた
め、ゲートリーク不良を低減し、ゲート電極の耐圧を向上させることが可能となる。
本実施の形態では、単結晶シリコン基板上に酸化シリコンでなる酸化膜を形成し、酸化膜
上に形成された単結晶半導体薄膜をチャネル形成領域として用いる半導体装置について説
明する。本実施の形態では、SIMOXと呼ばれるSOI技術を用いた半導体装置につい
て説明する。
A))。ここではP型の単結晶シリコン基板を用いる場合を説明するが、N型の単結晶シ
リコン基板であってもよい。もちろん、単結晶シリコンゲルマニウム基板を用いることも
できる。
層602を形成する(図8(B))。酸素イオンは、例えば1×1018atoms/c
m2程度のドーズ量で添加すればよい。なお、酸素含有層602が形成される深さ(単結
晶シリコン基板601の主表面と酸素含有層602との間の距離)は、後に形成されるT
FTの活性層として機能する単結晶シリコン層の膜厚となる。
03に変化させる。酸素含有層602の深さ方向の幅は、イオン添加時の酸素イオンの分
布で決まっている。酸素イオンの濃度が611から612に向かって減少していくため、
単結晶シリコン基板601と酸素含有層602との界面は不明確であるが、この熱処理工
程により単結晶シリコン基板601と埋め込み絶縁層603との界面は明確なものとなる
(図8(B)、(C))。
る。本実施の形態では、単結晶シリコン基板601と埋め込み絶縁層603の界面が安定
に接合されているため、20〜50nmといった薄い埋め込み絶縁層603を形成するこ
とができる。
単結晶シリコン基板の一部が残存し、単結晶シリコン層604が形成される。なお、単結
晶シリコン層604の膜厚は10〜200nm(好ましくは10〜50nm、さらに好ま
しくは10〜30nm)となるように、酸素含有層602が形成される深さを調節すれば
よい。
4を選択的にエッチングすることにより、後に形成されるTFTの活性層となる、島状の
単結晶シリコン層605を形成する(図8(D))。なお、本実施の形態では1つの島状
の単結晶シリコン層しか記載していないが、同一基板上に複数個が形成されていてもよい
。
な半導体装置を作製することができる。なお、本実施の形態において、半導体装置として
薄膜トランジスタの例を示す。図9(A)は、薄膜トランジスタの要部の上面図を示し、
図9(B)は、図9(A)のA1とB1とを結ぶ破線における断面図を示し、図9(C)
は、図9(A)のA2とB2とを結ぶ破線における断面図を示している。
介して設けられた島状の単結晶シリコン層605と、島状の単結晶シリコン層605上に
形成されたゲート絶縁層33と、島状の単結晶シリコン層605の上方にゲート絶縁層3
3を介して設けられたゲート電極として機能する導電層34と、ゲート絶縁層33および
導電層34を覆って設けられた絶縁層203と、絶縁層203上に設けられたソース電極
またはドレイン電極として機能する導電層204と、を有している。なお、島状の単結晶
シリコン層605は、チャネル形成領域605aとソース領域またはドレイン領域として
機能する不純物領域605b、605cとに加えて、島状の単結晶シリコン層605の端
部、ここでは導電層34の下方のチャネル形成領域605aに接した部分に形成された絶
縁層36とを有している。なお、絶縁層36は、島状の単結晶シリコン層605の表面を
、酸素を含む雰囲気中でプラズマ処理することにより形成できる。なお、チャネル形成領
域605a中に、不純物領域605b、605cに添加した不純物とは逆の導電型の不純
物が添加されていてもよい。
5aの端部(側面)に、絶縁層36を有する半導体装置を作製できる。したがって、ゲー
ト絶縁層33の単結晶シリコン層605表面への被覆不良が、半導体装置に及ぼす影響を
低減できる。つまり、本実施の形態の方法を用いて作製された半導体装置は、単結晶シリ
コン層605のチャネル形成領域605aの側面がゲート電極と接しないため、電界集中
が生じず、ゲートリーク不良を低減し、ゲート電極の耐圧を向上させることが可能となる
。
層を設けることができるため、単結晶シリコン層605のチャネル形成領域605aの端
部における電界集中を緩和できる。したがって、ゲートリーク不良を低減し、ゲート電極
の耐圧を向上させることが可能となる。
本実施の形態では、単結晶シリコン基板上に酸化シリコンでなる酸化膜を形成し、酸化膜
上に形成された単結晶半導体薄膜をチャネル形成領域として用いる半導体装置について説
明する。本実施の形態では、Smart−Cut法を用いて形成されるSOI基板を用い
た半導体装置について説明する。
ではP型の単結晶シリコン基板を用いる場合を説明するが、N型の単結晶シリコン基板で
あってもよい。もちろん、単結晶シリコンゲルマニウム基板を用いることもできる。
を形成する。膜厚は実施者が適宜決定すればよいが、10〜500nm(代表的には20
〜50nm)とすればよい。この酸化シリコン膜802は、後にSOI基板の埋め込み絶
縁層の一部として機能する(図10(A))。
オンを添加して、水素含有層803を形成する(図10(B))。なお、水素含有層80
3が形成される深さ(単結晶シリコン基板801の主表面と水素含有層803との間の距
離)は、後に形成されるTFTの活性層として機能する単結晶シリコン層の膜厚となる。
例えば、単結晶シリコン基板801の主表面と水素含有層803との間に50nm厚の単
結晶シリコン層が残るように、イオンインプランテーション法を用いて水素イオンを1×
1016〜1×1017atoms/cm2のドーズ量で添加できる。
板として単結晶シリコン基板804を用い、その表面には貼り合わせ用の酸化シリコン膜
805を設けておく(図10(C))。なお、単結晶シリコン基板804のかわりに、F
Z法で形成されたシリコン基板、多結晶シリコン基板等を用いてもよい。また、石英基板
、セラミックス基板、結晶化ガラス基板などの高耐熱性基板を用いてもよい。
た水分の反応により水素結合で接着される。
により水素含有層803では微小空乏の体積変化が起こり、水素含有層803に沿って破
断面が発生する。これにより単結晶シリコン基板801は分断され、支持基板の上には酸
化シリコン膜802と単結晶シリコン層806が残される(図10(D))。
ァーネスアニール工程を行う。この工程では貼り合わせ界面において、Si−O−Si結
合の応力緩和が起こり、貼り合わせ界面が安定化する。すなわち、単結晶シリコン層80
6を支持基板上に完全に接着させるための工程となる。こうして貼り合わせ界面が安定化
することで、埋め込み絶縁層807が形成される(図10(E))。なお、本実施の形態
では、水素含有層803を形成し、水素含有層803に沿って破断面を発生させて薄膜の
単結晶シリコン層806を形成しているが、単結晶シリコン層806を形成する方法はこ
れに限られるものではなく、水素含有層803を設けずに単結晶シリコン基板801を研
磨することにより薄膜の単結晶シリコン層806を形成してもよい。
P(ケミカルメカニカルポリッシング)と呼ばれる研磨工程や、還元雰囲気中で高温(9
00〜1200℃程度)のファーネスアニール処理を行えばよい。
m、さらに好ましくは10〜30nm)とすればよい。
6を選択的にエッチングすることにより、後に形成されるTFTの活性層となる島状の単
結晶シリコン層808を形成する(図10(F))。なお、本実施の形態では1つの島状
の単結晶シリコン層しか記載していないが、同一基板上に複数の島状の単結晶シリコン層
が形成されていてもよい。
て、島状の単結晶シリコン層を活性層として用いた薄膜トランジスタを形成できる。
4上に埋め込み絶縁層807を介して設けられた島状の単結晶シリコン層808と、島状
の単結晶シリコン層808上に形成されたゲート絶縁層と、島状の単結晶シリコン層80
8の上方にゲート絶縁層を介して設けられたゲート電極として機能する導電層と、を有し
ている。なお、島状の単結晶シリコン層808は、チャネル形成領域とソース領域または
ドレイン領域として機能する不純物領域と、を有している。また、島状の単結晶シリコン
層808の端部、ここではゲート電極として機能する導電層の下方のチャネル形成領域に
接した部分には、絶縁層が形成されている。なお、チャネル形成領域に接して形成された
絶縁層は、島状の単結晶シリコン層808表面を、酸素を含む雰囲気中でプラズマ処理す
ることにより形成できる。
面)に絶縁層を有する半導体装置を作製できる。したがって、ゲート絶縁層の単結晶シリ
コン層表面への被覆不良が半導体装置に及ぼす影響を低減できる。つまり、本実施の形態
の方法を用いて作製された半導体装置は、単結晶シリコン層のチャネル形成領域の側面が
ゲート絶電極と接しないため、電界集中が生じず、ゲートリーク不良を低減し、ゲート電
極の耐圧を向上させることが可能となる。
できるため、単結晶シリコン層のチャネル形成領域の端部における電界集中を緩和できる
。したがって、ゲートリーク不良を低減し、ゲート電極の耐圧を向上させることが可能と
なる。
本発明の半導体装置は、薄膜トランジスタに限らず様々な形態をとることができる。本実
施の形態では、本発明を適用した半導体装置の一例として、不揮発性記憶素子の構成につ
いて説明する。
る絶縁層83が形成され、絶縁層83上に電荷蓄積層84、コントロール絶縁膜として機
能する絶縁層85およびゲート電極として機能する導電層86が形成される。また、電荷
蓄積層84、コントロール絶縁膜として機能する絶縁層85およびゲート電極として機能
する導電層86の端部が揃っている。なお、本実施の形態における不揮発性記憶素子は、
上記実施の形態で説明した方法を用いて半導体層32の端部に形成された絶縁層36を有
している。また、図12(A)に示す不揮発性記憶素子は、半導体層32に低濃度不純物
領域を有さず、チャネル形成領域32aおよび高濃度の不純物領域32b、32cで構成
されるシングルドレイン構造である。このような不揮発性記憶素子は、低濃度不純物領域
を形成する工程が必要ないため、スループットを向上させることができる。
ンネル絶縁層として用いる。絶縁層83は、実施の形態1で示すゲート絶縁層33と同様
の材料および方法により形成できる。代表的には、酸化珪素、もしくは酸化珪素と窒化珪
素の積層構造等で形成できる。また、図17に示す装置により高密度プラズマ処理して半
導体層32の表面を酸化し、絶縁層83を形成してもよい。さらには、プラズマCVD法
により酸化珪素を用いて半導体層32の表面に絶縁層を形成した後、図17に示す装置に
よりプラズマ処理し、酸化または窒化することにより絶縁層83を形成してもよい。この
場合、酸化珪素の表面を窒化した場合は、酸化珪素層の表面または表面近傍に窒素濃度の
高い窒素プラズマ処理層が設けられる。なお、表面近傍とは、酸化珪素層の表面から概略
0.5〜1.5nmの深さをいう。例えば、窒素雰囲気下でプラズマ処理を行うことによ
って、酸化珪素層の表面から概略1nmの深さに窒素を20〜50原子%の割合で含有し
た構造となる。
合、絶縁層83は3〜6nmの厚さに形成することが好ましい。例えば、ゲート長を60
0nmとする場合、絶縁層83は3〜6nmの厚さに形成できる。また、後述する電荷蓄
積層84が絶縁層で形成される場合、絶縁層83は1〜10nm、好ましくは1〜5nm
の厚さに形成することが好ましい。例えば、ゲート長を600nmとする場合、絶縁層8
3は1〜3nmの厚さに形成できる。
できる。半導体材料としては、シリコン、シリコンゲルマニウム等がある。シリコンを用
いる場合、アモルファスシリコンやポリシリコンを用いることができる。さらには、リン
がドープされたポリシリコンを用いることができる。導電性材料としては、タンタル(T
a)、チタン(Ti)、モリブデン(Mo)、タングステン(W)から選ばれた元素、前
記元素を主成分とする合金、前記元素を組み合わせた合金膜(代表的にはMo−W合金膜
、Mo−Ta合金膜)、あるいは導電性を付与した珪素膜で形成すればよい。このような
材料から成る導電層の下には窒化タンタル、窒化タングステン、窒化チタン、窒化モリブ
デンなどの窒化物、タングステンシリサイド、チタンシリサイド、モリブデンシリサイド
などのシリサイドを形成しておいてもよい。さらには、上記半導体材料同士、導電性材料
同士、または半導体材料および導電性材料の積層構造としてもよい。例えば、シリコン層
およびゲルマニウム層の積層構造としてもよい。
ることもできる。このような材料の代表例として、代表的にはシリコン化合物、ゲルマニ
ウム化合物がある。シリコン化合物としては、窒化珪素、酸窒化珪素、水素が添加された
酸窒化珪素等がある。ゲルマニウム化合物としては、窒化ゲルマニウム、酸素が添加され
た窒化ゲルマニウム、窒素が添加された酸化ゲルマニウム、酸素および水素が添加された
窒化ゲルマニウム、窒素および水素が添加された酸化ゲルマニウム等のゲルマニウム化合
物等がある。
化アルミニウムなどの一層もしくは複数層を、減圧CVD法やプラズマCVD法などで形
成する。絶縁層85の厚さは1〜20nm、好ましくは5〜10nmで形成する。例えば
、窒化珪素層を3nmの厚さに堆積し、酸化珪素層の厚さを5nmの厚さに堆積したもの
を用いることができる。
能する導電層34の材料および作製方法を適宜用いることができる。
絶縁層85、およびゲート電極として機能する導電層86の側面に、マスク87が形成さ
れていてもよい。また、マスク87、および低濃度不純物領域32d、32eが、絶縁層
83を介して重畳する。マスク87を形成することで、マスク87を通過して半導体層に
不純物を添加することができる。すなわち、不純物を添加する工程により、半導体層32
において、チャネル形成領域32a、高濃度の不純物領域32b、32c、および低濃度
不純物領域32d、32eを同時に形成することが可能である。このため、スループット
を向上させることができる。
86と比較して大きい構造であってもよい。すなわち、電荷蓄積層84が外側に突出した
形状であってもよい。電荷蓄積層84において導電層86の外側に形成される領域と、低
濃度不純物領域32d、32eが、絶縁層83を介して重畳する。電荷蓄積層84および
ゲート電極として機能する導電層86をこのような形状とすることで、電荷蓄積層84に
おいて導電層86の外側に形成される領域を通過して半導体層に不純物を添加することが
できる。すなわち、不純物を添加する工程により、半導体層32において、チャネル形成
領域32a、高濃度の不純物領域32b、32c、および低濃度不純物領域32d、32
eを同時に形成することが可能である。このため、スループットを向上させることができ
る。
86と比較して小さい構造であってもよい。このような構造の不揮発生記憶素子では、ゲ
ート電極として機能する導電層86を形成する前に、低濃度に不純物を半導体層32に添
加して、低濃度不純物領域32d、32eを形成した後、ゲート電極として機能する導電
層86を形成する。次に、導電層86をマスクとして半導体層32に不純物を高濃度添加
することで、高濃度の不純物領域32b、32cを形成できる。
する不揮発性記憶素子を作製できる。したがって、絶縁層83の半導体層32表面への被
覆不良が半導体装置に及ぼす影響を低減できる。つまり、本実施の形態の方法を用いて作
製された半導体装置において、半導体層32の側面はゲート電極と接することがないため
、ゲートリーク不良を低減し、ゲート電極の耐圧を向上させることが可能となる。
2の端部における電界集中を緩和できる。したがって、ゲートリーク不良を低減し、ゲー
ト電極の耐圧を向上させることが可能となる。
本実施の形態では、上記実施の形態で示した不揮発性記憶素子を用いたメモリセルアレイ
の構成について説明する。図18にNOR型のメモリセルアレイの等価回路の一例を示す
。1ビットの情報を記憶するメモリセルMS01は、選択トランジスタS01と不揮発性
記憶素子M01で構成されている。選択トランジスタS01は、ビット線BL0と不揮発
性記憶素子M01の間に直列に挿入され、ゲートがワード線WL1に接続されている。ま
た、不揮発性記憶素子M01のゲートは、ワード線WL11に接続されている。不揮発性
記憶素子M01にデータを書き込むときは、ワード線WL1とビット線BL0をHレベル
、BL1をLレベルとして、ワード線WL11に高電圧を印加すればよい。すると、電荷
蓄積層に電荷が蓄積される。データを消去する場合には、ワード線WL1とビット線BL
0をHレベルとし、ワード線WL11に負の高電圧を印加すればよい。
それぞれ、絶縁表面に島状に分離して形成された半導体層で形成することにより、素子分
離領域を特段設けなくても、他の選択トランジスタもしくは不揮発性記憶素子との干渉を
防ぐことができる。また、メモリセルMS01内の選択トランジスタS01と不揮発性記
憶素子M01は共にnチャネル型なので、この両者を1つの島状の半導体層で形成するこ
とにより、この2つの素子を接続する配線を省略することができる。
。このメモリセルアレイは、ワード線WLとビット線BLが互いに交差して配設し、各交
差部に不揮発性記憶素子を配置している。NOR型は、個々の不揮発性記憶素子のドレイ
ンをビット線BLに接続する。ソース線SLには不揮発性記憶素子のソースが共通接続さ
れる。
離して形成された半導体層で形成することにより、素子分離領域を特段設けなくても、他
の不揮発性記憶素子との干渉を防ぐことができる。また、複数の不揮発性記憶素子(例え
ば、図19に示すM01〜M23)を1つのブロックとして扱い、これらの不揮発性記憶
素子を1つの島状に分離した半導体層で形成することにより、ブロック単位で消去動作を
行うことができる。
し、データを書き込むために選択されたワード線WLに高電圧を与え、ビット線BLには
データ”0”と”1”に応じた電位を与える。例えば、”0”と”1”に対してそれぞれ
Hレベル、Lレベルの電位をビット線BLに付与する。”0”データを書き込むべく、H
レベルが与えられた不揮発性記憶素子ではドレイン近傍でホットエレクトロンが発生し、
これが浮遊ゲートに注入される。”1”データの場合このような電子注入は生じない。
より、ドレインの近傍でホットエレクトロンが生成され、これが電荷蓄積層に注入される
。これにより、電荷蓄積層に電子が注入されてしきい値電圧が高くなった状態が”0”で
ある。”1”データの場合はホットエレクトロンが生成されず、電荷蓄積層に電子が注入
されずしきい値電圧の低い状態、すなわち消去状態が保持される。
は浮遊状態としておく。そしてワード線に負の高電圧を印加して(制御ゲートに負の高電
圧を印加して)、電荷蓄積層から電子を引き抜く。これにより、データ”1”の消去状態
になる。
、選択されたワード線WLに、データ”0”と”1”のしきい値の中間値に設定された読
み出し電圧を与え、不揮発性記憶素子の電流引き込みの有無を、ビット線BLに接続され
るセンスアンプで判定することにより行う。
不揮発性記憶素子を直列に接続したNANDセルNS1が接続されている。複数のNAN
Dセルが集まってブロックBLK1を構成している。図20で示すブロックBLK1のワ
ード線は32本である(ワード線WL0〜WL31)。ブロックBLK1の同一行に位置
する不揮発性記憶素子には、この行に対応するワード線が共通接続されている。
れているので、これらを1つのまとまりとして1つの半導体層で形成してもよい。それに
より不揮発性記憶素子を繋ぐ配線を省略することができるので、集積化を図ることができ
る。また、隣接するNANDセルとの分離を容易に行うことができる。また、選択トラン
ジスタS1、S2の半導体層とNANDセルNS1の半導体層を分離して形成してもよい
。それにより不揮発性記憶素子M0〜M31の電荷蓄積層から電荷を引き抜く消去動作を
行うときに、そのNANDセルの単位で消去動作を行うことができる。また、1つのワー
ド線に共通接続する不揮発性記憶素子(例えばM30の行)を1つの半導体層で形成して
もよい。
発性記憶素子のしきい値を負電圧の状態にしてから実行される。書き込みは、ソース線S
L側のメモリ素子M0から順に行う。メモリ素子M0への書き込みを例として説明すると
概略以下のようになる。
電圧)を印加して、選択トランジスタS2をオンにするとともに、ビット線BL0を0V
(接地電圧)にする。また、選択ゲート線SG1は0Vとして、選択トランジスタS1は
オフとする。次に、メモリセルM0のワード線WL0を高電圧Vpgm(20V程度)と
し、これ以外のワード線を中間電圧Vpass(10V程度)にする。ビット線BLの電
圧は0Vなので、選択されたメモリセルM0のチャネル形成領域の電位は0Vとなる。ワ
ード線WL0とチャネル形成領域との間の電位差が大きいため、メモリセルM0の電荷蓄
積層には前述のようにF−Nトンネル電流により電子が注入される。これにより、メモリ
セルM0のしきい値電圧が正の状態(”0”が書き込まれた状態)となる。
cc(電源電圧)を印加する。選択ゲート線SG2の電圧がVccであるため、選択トラ
ンジスタS2のしきい値電圧Vthに対して、電圧がVccマイナスVth(Vcc−V
th)になると、選択トランジスタS2がカットオフする。したがって、メモリセルM0
のチャネル形成領域は、フローティング状態となる。次に、ワード線WL0に高電圧Vp
gm(20V)、それ以外のワード線に中間電圧Vpass(10V)の電圧を印加する
と、各ワード線とチャネル形成領域との容量カップリングにより、チャネル形成領域の電
圧がVcc−Vthから上昇し、例えば8V程度となる。チャネル形成領域の電圧が高電
圧に昇圧されるため、”0”の書き込みの場合と異なり、ワード線WL0とチャネル形成
領域との間の電位差は小さい。したがって、メモリセルM0の浮遊ゲートには、F−Nト
ンネル電流による電子注入が起こらない。よって、メモリセルM31のしきい値は、負の
状態(”1”が書き込まれた状態)に保たれる。
ド線に負の高電圧(Vers)を印加し、ビット線BL、ソース線SLをフローティング
状態とする。これにより、ブロックの全てのメモリセルにおいて、浮遊ゲート中の電子が
トンネル電流により半導体層に放出される。この結果、これらのメモリセルのしきい値電
圧が負方向にシフトする。
線WL0の電圧をVr(例えば0V)とし、非選択のメモリセルのワード線WL1〜31
および選択ゲート線SG1、SG2を、電源電圧より少し高い読み出し用中間電圧Vre
adとする。すなわち、図23に示すように、選択メモリ素子以外のメモリ素子はトラン
スファートランジスタとして働く。これにより、読み出しの選択がされたメモリセルM0
に電流が流れるか否かを検出する。つまり、メモリセルM30に記憶されたデータが”0
”の場合、メモリセルM0はオフなので、ビット線BLは放電しない。一方、”1”の場
合、メモリセルM0はオンするので、ビット線BLが放電する。
本実施の形態では、上記実施の形態で示した薄膜トランジスタおよび不揮発性メモリを有
する非接触でデータの入出力が可能である半導体装置の構成の一例について説明する。非
接触でデータの入出力が可能である半導体装置は利用の形態によっては、RFIDタグ、
IDタグ、ICタグ、ICチップ、RFタグ、無線タグ、電子タグまたは無線チップとも
よばれる。
断面図を図13(B)に示す。
21およびアンテナ431が設けられている。なお、上記実施の形態で示した薄膜トラン
ジスタを用いて、記憶回路404、集積回路部421を形成できる。また、上記不揮発性
半導体記憶装置を用いて記憶回路404を形成できる。
よって挟持されている。また、素子形成層403と基板400、401それぞれは、接着
材402、405によって固着されている。また、素子形成層403には、絶縁層453
、不揮発性記憶素子440、トランジスタ441、442が形成される。また、不揮発性
記憶素子440、トランジスタ441、442上に絶縁層454が形成され、絶縁層45
4には配線456が形成される。また、絶縁層454および配線456上にアンテナ43
1が形成され、アンテナ431および絶縁層455上に絶縁層432が形成される。アン
テナ431は、絶縁層455に形成される開口部において、絶縁層454上に形成される
配線456と接続される。配線456は集積回路部421の一部である高周波回路に接続
される。また、記憶回路404には不揮発性記憶素子440、トランジスタ441を有し
、集積回路部421にはトランジスタ442を有する例を示したが、その他抵抗素子、容
量素子、整流素子等も有する。
ルミニウム膜、およびチタン膜が積層された導電層を用い、アンテナ431に印刷法によ
り形成された銀合金層を導電層としてそれぞれ用いている。絶縁層432はアンテナ43
1の凹凸を緩和するために形成しており、塗布法により組成物を塗布し、乾燥・焼成をし
て形成することが好ましい。ここでは、絶縁層432として、エポキシ樹脂層を用いて形
成する。また、基板400、401にPENフィルムを用い、接着材402、405に熱
可塑性樹脂を用いる。
周囲に設ける構造でもよい。また重なる場合も全面が重なってもよいし、一部が重なって
いる構造でもよい。アンテナ431と記憶回路404が重なる構造であると、アンテナ4
31が交信する際に信号に載っているノイズ等や、電磁誘導により発生する起電力の変動
等の影響による、半導体装置の動作不良を減らすことが可能であり、信頼性が向上する。
また、半導体装置を小型化できる。
、電磁結合方式、電磁誘導方式またはマイクロ波方式等を用いることができる。伝送方式
は、実施者が使用用途を考慮して適宜選択すればよく、伝送方式に伴って最適なアンテナ
を設ければよい。
例えば13.56MHz帯)を適用する場合には、磁界密度の変化による電磁誘導を利用
するため、アンテナ431として機能する導電層を輪状(例えば、ループアンテナ)、ら
せん状(例えば、スパイラルアンテナ)に形成する。
860〜960MHz帯)、2.45GHz帯等)を適用する場合には、信号の伝送に用
いる電磁波の波長を考慮してアンテナ431として機能する導電層の長さ等の形状を適宜
設定すればよく、例えば、アンテナ431として機能する導電層を線状(例えば、ダイポ
ールアンテナ)、平坦な形状(例えば、パッチアンテナ)またはリボン型の形状等に形成
できる。また、アンテナ431として機能する導電層の形状は線状に限られず、電磁波の
波長を考慮して曲線状や蛇行形状またはこれらを組み合わせた形状で設けてもよい。
やグラビア印刷等の印刷法、液滴吐出法、ディスペンサ法、メッキ法等を用いて、導電性
材料により形成する。導電性材料は、アルミニウム(Al)、チタン(Ti)、銀(Ag
)、銅(Cu)、金(Au)、白金(Pt)ニッケル(Ni)、パラジウム(Pd)、タ
ンタル(Ta)、モリブデン(Mo)から選択された元素、またはこれらの元素を主成分
とする合金材料もしくは化合物材料で、単層構造または積層構造で形成する。
には、粒径が数nm〜数十μmの導電体粒子を、有機樹脂に溶解または分散させた導電性
のペーストを選択的に印刷し、乾燥・焼成することによって設けることができる。導電体
粒子としては、銀(Ag)、金(Au)、銅(Cu)、ニッケル(Ni)、白金(Pt)
、パラジウム(Pd)、タンタル(Ta)、モリブデン(Mo)およびチタン(Ti)等
のいずれか1つ以上の金属粒子やハロゲン化銀の微粒子、または分散性ナノ粒子を用いる
ことができる。また、導電性ペーストに含まれる有機樹脂は、金属粒子のバインダー、溶
媒、分散剤および被覆材として機能する有機樹脂から選ばれた1つまたは複数を用いるこ
とができる。代表的には、エポキシ樹脂、シリコーン樹脂等の有機樹脂が挙げられる。ま
た、上述した材料以外にも、セラミックやフェライト等をアンテナ431に適用してもよ
い。
体装置を金属に接して設ける場合には、当該半導体装置と金属との間に透磁率を備えた磁
性材料を設けることが好ましい。アンテナを備えた半導体装置を金属に接して設ける場合
には、磁界の変化に伴い金属に渦電流が流れ、当該渦電流により発生する反磁界によって
、磁界の変化が弱められて通信距離が低下する。そのため、半導体装置と金属との間に透
磁率を備えた材料を設けることにより、金属の渦電流を抑制し、通信距離の低下を抑制す
ることができる。なお、磁性材料としては、高い透磁率を有し高周波損失の少ないフェラ
イトや金属薄膜を用いることができる。
1として機能する導電層を直接形成した半導体装置を示したが、半導体装置の構成はこれ
に限定される物ではない。例えば、半導体素子とアンテナ431として機能する導電層を
別々の基板上に設けた後に、電気的に接続するように貼り合わせることによって設けても
よい。
性の高い半導体装置を作製できる。
データの入出力が可能である半導体装置800は、非接触でデータを交信する機能を有し
、高周波回路810、電源回路820、リセット回路830、クロック発生回路840、
データ復調回路850、データ変調回路860、他の回路の制御を行う制御回路870、
記憶回路880およびアンテナ890を有している。なお、図14に示す記憶回路880
は図13に示す記憶回路404に相当する。また、図14に示す高周波回路810、電源
回路820、リセット回路830、クロック発生回路840、データ復調回路850、デ
ータ変調回路860および制御回路870は、図13に示す集積回路部421に相当する
。また、図14に示すアンテナ890は、図13に示すアンテナ431に相当する。
信した信号をアンテナ890から出力する回路である。電源回路820は、受信信号から
電源電位を生成する回路である。リセット回路830は、リセット信号を生成する回路で
ある。クロック発生回路840は、アンテナ890から入力された受信信号を基に各種ク
ロック信号を生成する回路である。データ復調回路850は、受信信号を復調して制御回
路870に出力する回路である。データ変調回路860は、制御回路870から受信した
信号を変調する回路である。また、制御回路870としては、例えばコード抽出回路91
0、コード判定回路920、CRC判定回路930および出力ユニット回路940が設け
られている。なお、コード抽出回路910は、制御回路870に送られてきた命令に含ま
れる複数のコードをそれぞれ抽出する回路である。コード判定回路920は、抽出された
コードとリファレンスに相当するコードとを比較して命令の内容を判定する回路である。
CRC判定回路930は、判定されたコードに基づいて送信エラー等の有無を検出する回
路である。
無線信号が受信される。無線信号は、高周波回路810を介して電源回路820に送られ
、高電源電位(以下、VDDと記す)が生成される。VDDは、半導体装置800が有す
る各回路に供給される。また、高周波回路810を介してデータ復調回路850に送られ
た信号は、復調される(以下、復調信号と記す)。さらに、高周波回路810を介してリ
セット回路830およびクロック発生回路840を通った信号および復調信号は、制御回
路870に送られる。制御回路870に送られた信号は、コード抽出回路910、コード
判定回路920およびCRC判定回路930等によって解析される。そして、解析された
信号にしたがって、記憶回路880内に記憶されている半導体装置の情報が出力される。
出力された半導体装置の情報は、出力ユニット回路940を通って符号化される。さらに
、符号化された半導体装置800の情報は、データ変調回路860を通って、アンテナ8
90により無線信号に載せて送信される。なお、半導体装置800を構成する複数の回路
においては、低電源電位(以下、VSS)は共通であり、VSSはGNDとすることがで
きる。また、上記した半導体素子、代表的には薄膜トランジスタを用いて、高周波回路8
10、電源回路820、リセット回路830、クロック発生回路840、データ復調回路
850、データ変調回路860、他の回路の制御を行う制御回路870、記憶回路880
等を形成することができる。また、上記した不揮発性半導体記憶装置を、記憶回路880
に適用することができる。本発明の半導体装置は、駆動電圧を低くすることができるため
、非接触でデータを交信できる距離をのばすことが可能となる。
から送られてきた信号をリーダ/ライタで受信することによって、半導体装置のデータを
読み取ることが可能となる。
ず電磁波により行うタイプとしてもよいし、電源(バッテリー)を搭載して電磁波と電源
(バッテリー)により各回路に電源電圧を供給するタイプとしてもよい。
表示部3210を含む携帯端末の側面には、リーダ/ライタ3200が設けられ、品物3
220の側面には半導体装置3230が設けられる(図15(A))。品物3220に含
まれる半導体装置3230にリーダ/ライタ3200をかざすと、表示部3210に品物
の原材料や原産地、生産工程ごとの検査結果や流通過程の履歴等、さらに商品の説明等の
商品に関する情報が表示される。また、商品3260をベルトコンベアにより搬送する際
に、リーダ/ライタ3240と、商品3260に設けられた半導体装置3250を用いて
、該商品3260の検品を行うことができる(図15(B))。このように、システムに
半導体装置を活用することで、情報の取得を簡単に行うことができ、高機能化と高付加価
値化を実現する。
用いることが可能である。例えば、本発明の不揮発性半導体記憶装置を適用した電子機器
として、ビデオカメラ、デジタルカメラ、ゴーグル型ディスプレイ(ヘッドマウントディ
スプレイ)、ナビゲーションシステム、音響再生装置(カーオーディオ、オーディオコン
ポ等)、コンピュータ、ゲーム機器、携帯情報端末(モバイルコンピュータ、携帯電話、
携帯型ゲーム機または電子書籍等)、記録媒体を備えた画像再生装置(具体的にはDVD
(digital versatile disc)等の記録媒体を再生し、その画像を
表示しうるディスプレイを備えた装置)などが挙げられる。それら電子機器の具体例を図
16に示す。
の裏側を示す図である。このデジタルカメラは、筐体2111、表示部2112、レンズ
2113、操作キー2114、シャッターボタン2115などを有する。また、取り出し
可能な不揮発性のメモリ2116を備えており、当該デジタルカメラで撮影したデータを
メモリ2116に記憶させておく構成となっている。本発明を用いて形成された不揮発性
の半導体記憶装置は、当該メモリ2116に適用することができる。
帯電話は筐体2121、表示部2122、操作キー2123などを含む。また、携帯電話
は、取り出し可能な不揮発性のメモリ2125を備えており、当該携帯電話の電話番号等
のデータ、映像、音楽データ等をメモリ2125に記憶させ再生することができる。本発
明を用いて形成された不揮発性の半導体記憶装置は、当該メモリ2125に適用すること
ができる。
例である。図16(D)に示すデジタルプレーヤーは、本体2130、表示部2131、
メモリ部2132、操作部2133、イヤホン2134等を含んでいる。なお、イヤホン
2134の代わりにヘッドホンや無線式イヤホンを用いることができる。メモリ部213
2は、本発明を用いて形成された不揮発性の半導体記憶装置を用いることができる。例え
ば、記録容量が20〜200ギガバイト(GB)のNAND型不揮発性メモリを用い、操
作部2133を操作することにより、映像や音声(音楽)を記録、再生することができる
。なお、表示部2131は黒色の背景に白色の文字を表示することで消費電力を抑えられ
る。これは携帯型のオーディオ装置において特に有効である。なお、メモリ部2132に
設けられた不揮発性の半導体記憶装置は、取り出し可能な構成としてもよい。
ックは、本体2141、表示部2142、操作キー2143、メモリ部2144を含んで
いる。またモデムが本体2141に内蔵されていてもよいし、無線で情報を送受信できる
構成としてもよい。メモリ部2144は、本発明を用いて形成された不揮発性の半導体記
憶装置を用いることができる。例えば、記録容量が20〜200ギガバイト(GB)のN
AND型不揮発性メモリを用い、操作キー2143を操作することにより、映像や音声(
音楽)を記録、再生することができる。なお、メモリ部2144に設けられた不揮発性の
半導体記憶装置は、取り出し可能な構成としてもよい。
るものであればあらゆる分野の電子機器に用いることが可能である。
31 絶縁層
32 半導体層
33 絶縁層
34 導電層
36 絶縁層
203 絶縁層
204 導電層
205 薄膜トランジスタ
32a チャネル形成領域
32b 不純物領域
32c 不純物領域
32d 低濃度不純物領域
32e 低濃度不純物領域
Claims (2)
- 絶縁表面の上方に、島状の第1の半導体層と、第1の絶縁層と、第2の絶縁層と、導電層と、を有し、
前記絶縁表面は、前記島状の第1の半導体層の周辺において凹部を有し、
前記第1の絶縁層は、前記凹部と重なる領域を有し、
前記第1の絶縁層と前記島状の第1の半導体層とは、島状の第2の半導体層の端部を酸化する工程を経て形成されたものであり、
前記第2の絶縁層は、前記第1の絶縁層の上方、及び、前記島状の第1の半導体層の上方に設けられ、
前記導電層は、前記第2の絶縁層の上方に設けられ、
前記導電層は、トランジスタのゲート電極となることができる機能を有し、
前記導電層は、前記島状の第1の半導体層と重なる第1の領域と、前記島状の第1の半導体層と重ならない第2の領域と、を有し、
前記導電層は、前記第1の絶縁層と重なる領域を有し、
前記凹部によって、前記島状の第1の半導体層の端部は、前記絶縁表面と接せず、
前記島状の第1の半導体層の端部の下方に、前記第1の絶縁層が設けられ、
前記島状の第1の半導体層の側面には、前記第1の絶縁層は設けられておらず、
前記島状の第1の半導体層の上面には、前記第1の絶縁層は設けられておらず、
前記第2の絶縁層は、前記島状の第1の半導体層の上面及び側面に設けられ、
前記島状の第1の半導体層の下方には、前記第2の絶縁層は設けられていないことを特徴とする半導体装置。 - 絶縁表面の上方に、島状の半導体層と、第1の絶縁層と、第2の絶縁層と、導電層と、を有し、
前記絶縁表面は、前記島状の半導体層の周辺において凹部を有し、
前記第1の絶縁層は、前記凹部と重なる領域を有し、
前記第1の絶縁層は、前記島状の半導体層を構成する半導体材料の酸化物を有し、
前記第2の絶縁層は、前記第1の絶縁層の上方、及び、前記島状の半導体層の上方に設けられ、
前記導電層は、前記第2の絶縁層の上方に設けられ、
前記導電層は、トランジスタのゲート電極となることができる機能を有し、
前記導電層は、前記島状の半導体層と重なる第1の領域と、前記島状の半導体層と重ならない第2の領域と、を有し、
前記導電層は、前記第1の絶縁層と重なる領域を有し、
前記凹部によって、前記島状の半導体層の端部は、前記絶縁表面と接せず、
前記島状の半導体層の端部の下方に、前記第1の絶縁層が設けられ、
前記島状の半導体層の側面には、前記第1の絶縁層は設けられておらず、
前記島状の半導体層の上面には、前記第1の絶縁層は設けられておらず、
前記第2の絶縁層は、前記島状の半導体層の上面及び側面に設けられ、
前記島状の半導体層の下方には、前記第2の絶縁層は設けられていないことを特徴とする半導体装置。
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