JP2002076345A

JP2002076345A - 半導体装置、電気光学装置、およびそれらの製造方法

Info

Publication number: JP2002076345A
Application number: JP2000252638A
Authority: JP
Inventors: Hiroyuki Abe; 裕幸阿部
Original assignee: Seiko Epson Corp
Current assignee: Seiko Epson Corp
Priority date: 2000-08-23
Filing date: 2000-08-23
Publication date: 2002-03-15

Abstract

(57)【要約】【課題】半導体膜とゲート絶縁膜との界面を清浄化す
ることにより特性の安定したＴＦＴを備えた半導体装
置、電気光学装置、およびそれらの製造方法を提供する
こと。【解決手段】アクティブマトリクス基板２にＴＦＴ１
０、２０、３０を形成するにあたって、基板１００上に
アモルファスのシリコン膜からなる半導体膜１０ａを形
成した後、この半導体膜１０ａにレーザーアニールを行
なう。次に、半導体膜１０ａの表面に薄い第１のゲート
絶縁膜１３１を高圧ウェット酸化により形成し、この表
面にレジストマスク４０１を形成する。この状態で第１
のゲート絶縁膜１３１と半導体膜１０ａを一括してエッ
チングした後、レジストマスク４０１を除去し、第２の
ゲート絶縁膜１３２を形成する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、薄膜トランジスタ
（以下、ＴＦＴという）を備えた半導体装置、電気光学
装置およびそれらの製造方法に関するものである。

【０００２】

【従来の技術】ＴＦＴを備える半導体装置としては、た
とえば、ＴＦＴを画素スイッチング用のアクティブ素子
等として用いた液晶装置（電気光学装置）の駆動回路内
蔵型のアクティブマトリクス基板がある。

【０００３】このアクティブマトリクス基板を製造する
にあたっては、従来、たとえば、図１１（Ａ）に示すよ
うに、石英基板やガラス基板などといった基板１００上
に、シリコン酸化膜などの下地保護膜１０１、およびア
モルファスのシリコン膜などの半導体膜１０ａを順次形
成した後、半導体膜１０ａにレーザーアニールを施して
半導体膜１０ａを多結晶化する。次に、図１１（Ｂ）に
示すように、半導体膜１０ａの表面にレジストマスク４
０１を形成し、このレジストマスク４０１を介して半導
体膜１０ａをパターニングして半導体膜１０ａを島状に
した後、図１１（Ｃ）に示すように、レジストマスクを
除去する。次に、図１１（Ｄ）に示すように、半導体膜
１０ａの表面にシリコン酸化膜などのゲート絶縁膜１３
を形成する。次に、図１１（Ｅ）に示すように、ゲート
絶縁膜１３の表面に走査線９１およびゲート電極２４、
３４を形成し、これらの走査線９１およびゲート電極２
４、３４、あるいは不純物導入用のレジストマスクを介
して半導体膜１０ａの所定の領域に所定の不純物を導入
してソース領域１６、２６、３６およびドレイン領域１
７、２７、３７を形成する。

【０００４】このようにして画素スイッチング用のＴＦ
Ｔ１０、駆動回路用のＮ型ＴＦＴ２０および駆動回路用
のＰ型ＴＦＴ３０を形成した後は、層間絶縁膜１８、１
９、ソース電極４１、４３、データ線９０、ドレイン電
極１１、４２、および画素電極９などを形成する。

【０００５】

【発明が解決しようとする課題】しかしながら、従来の
半導体装置（液晶装置のアクティブマトリクス基板）の
製造方法では、図１１（Ｂ）に示すように、半導体膜１
０ａをパターニングする際に、半導体膜１０ａの表面に
直接、レジストマスク４０１を形成するため、半導体膜
１０ａとゲート絶縁膜１３との界面が清浄でない。この
ため、ＴＦＴ１０、２０、３０の特性が安定しないとい
う問題点がある。すなわち、レジストマスク４０１は半
導体膜１０ａのパターニングが終了した後は除去される
ものの、レジストマスク４０１を除去する際に半導体膜
１０ａは硫酸などの剥離液に曝される。また、レジスト
マスク４０１を密着性よく形成するために、半導体膜１
０ａの表面はヘキサメチルジシラザン蒸気に曝されると
ともに、ゲート絶縁膜１３を形成する際には、それまで
の間に半導体膜１０ａの表面に形成された酸化膜を除去
するための希フッ酸溶液に曝される。従って、半導体膜
１０ａの表面に粗れやカーボン系分子の付着などが発生
するので、半導体膜１０ａとゲート絶縁膜１３との界面
はとても清浄な状態とはいえない。

【０００６】以上の問題点に鑑みて、本発明の課題は、
半導体膜とゲート絶縁膜との界面を清浄化し、かつ良質
なＭＯＳ（Ｍｅｔａｌ−Ｏｘｉｄｅ−Ｓｅｍｉｃｏｎｄ
ｕｃｔｏｒ）界面を形成することによって特性の安定し
たＴＦＴを備えた半導体装置、電気光学装置、およびそ
れらの製造方法を提供することにある。

【０００７】

【課題を解決するための手段】上記課題を解決するた
め、本発明は、チャネルとなる半導体膜、および該半導
体膜にゲート絶縁膜を介して対向するゲート電極を備え
る薄膜トランジスタを有する半導体装置において、前記
薄膜トランジスタは、前記ゲート絶縁膜として、前記半
導体膜の表面に形成された第１のゲート絶縁膜と、該第
１のゲート絶縁膜の表面に形成された第２のゲート絶縁
膜とを有し、前記第１の絶縁膜は、前記第２のゲート絶
縁膜よりも薄く、かつ、前記半導体膜と同一パターンで
形成されていることを特徴とする。

【０００８】また、前記第１のゲート絶縁膜の膜厚は、
２０ｎｍ以下であることを特徴とする。

【０００９】さらに、前記第１のゲート絶縁膜の膜厚
は、１０ｎｍ以下であることを特徴とする。

【００１０】また、請求項１ないし３のいずれかの半導
体装置を用いた電気光学装置であって、前記薄膜トラン
ジスタを画素スイッチング用素子として形成してなるこ
とを特徴とする。

【００１１】そして、本発明は、チャネルとなる半導体
膜、および該半導体膜にゲート絶縁膜を介して対向する
ゲート電極を備える薄膜トランジスタを有する半導体装
置の製造方法において、前記半導体膜を形成する半導体
膜形成工程と、前記半導体膜の表面に第１のゲート絶縁
膜を形成する第１のゲート絶縁膜形成工程と、前記第１
のゲート絶縁膜の表面にレジストマスクを形成するマス
ク形成工程と、前記レジストマスクを介して前記第１の
ゲート絶縁膜および前記半導体膜をパターニングするパ
ターニング工程と、前記レジストマスクを除去した後、
前記第１のゲート絶縁膜の表面に第２のゲート絶縁膜を
形成する第２のゲート絶縁膜形成工程と、前記第２のゲ
ート絶縁膜の表面にゲート電極を形成するゲート電極形
成工程とを行なった後、前記半導体膜に不純物を導入し
て薄膜トランジスタのソース・ドレイン領域を形成する
ことを特徴とする。

【００１２】また、前記パターニング工程では、前記第
１のゲート絶縁膜と前記半導体膜とを一括してエッチン
グすることを特徴とする。

【００１３】さらに、前記第１のゲート絶縁膜の膜厚
は、２０ｎｍ以下であることを特徴とする。

【００１４】また、前記第１のゲート絶縁膜の膜厚が、
２０ｎｍ以下となるよう、予め形成された、２０ｎｍ以
上の第１のゲート絶縁膜を一様にエッチングすることを
特徴とする。

【００１５】そして、前記第１のゲート絶縁膜の膜厚
は、１０ｎｍ以下であることを特徴とする。

【００１６】また、前記第１のゲート絶縁膜の膜厚が、
１０ｎｍ以下となるよう、予め形成された、１０ｎｍ以
上の第１のゲート絶縁膜を一様にエッチングすることを
特徴とする。

【００１７】さらに、前記第１のゲート絶縁膜形成工程
では、前記半導体膜の表面を酸化させることにより前記
第１のゲート絶縁膜を形成することを特徴とする。

【００１８】そして、前記第１のゲート絶縁膜形成工程
における酸化は、６５０℃以下の低温と、１ＭＰａ以上
の高圧の水蒸気雰囲気においてウエット酸化を行うこと
を特徴とする。

【００１９】また、前記半導体膜形成工程では、前記半
導体膜をアモルファスシリコン膜として形成し、前記第
１のゲート絶縁膜形成工程を行なう前に当該アモルファ
スシリコン膜を結晶化させる結晶化工程を行なうことを
特徴とする。

【００２０】さらに、前記結晶化工程は、前記半導体膜
にレーザー光を照射するレーザーアアニール工程である
ことを特徴とする。

【００２１】そして、前記半導体膜形成工程から前記第
１のゲート絶縁膜形成工程までの間、前記半導体膜を非
酸化性雰囲気内に保持することを特徴とする。また、請
求項５ないし１５のいずれかの半導体装置の製造方法を
用いて電気光学装置を製造する方法であって、前記薄膜
トランジスタを画素スイッチング用素子として形成する
ことを特徴とする。

【００２２】

【発明の実施の形態】図面を参照して、本発明の実施の
形態を説明する。ここでは、半導体装置として、駆動回
路内蔵型のアクティブマトリクス基板に本発明を適用し
た例を説明する。このアクティブマトリクス基板は、ア
クティブマトリクス型の液晶装置（電気光学装置）に用
いられる。なお、本形態のアクティブマトリクス基板
は、図１１を参照して説明した従来のアクティブマトリ
クス基板と基本的な構成が共通するので、対応する機能
を有する部分には同一の符号を付して説明する。

【００２３】（電気光学装置の画像表示領域の構成）図
１は、本形態の電気光学装置（液晶装置）に用いたアク
ティブマトリクス基板（半導体装置）の画像表示領域に
マトリクス状に形成された複数の画素の各種素子、配線
等の等価回路である。

【００２４】図１に示すように、本形態の電気光学装置
１において、画像表示領域１ａを構成するためにマトリ
クス状に形成された複数の画素には、画素電極９を制御
するためのＴＦＴ１０（画素スイッチング用のＴＦＴ）
がマトリクス状に複数形成されており、画素信号が供給
されるデータ線９０がＴＦＴ１０のソースに電気的に接
続されている。データ線９０に書き込む画像信号Ｓ１、
Ｓ２、…、Ｓｎは、この順に線順次に供給しても構わな
いし、相隣接する複数のデータ線９０同士に対して、グ
ループ毎に供給するようにしても良い。また、ＴＦＴ１
０のゲートには走査線９１が電気的に接続されており、
所定のタイミングで、走査線９１にパルス的に走査信号
Ｇ１、Ｇ２、…、Ｇｍを、この順に線順次で印加するよ
うに構成されている。画素電極９は、ＴＦＴ１０のドレ
インに電気的に接続されており、スイッチング素子であ
るＴＦＴ１０を一定期間だけそのスイッチを閉じること
により、データ線９０から供給される画像信号Ｓ１、Ｓ
２、…、Ｓｎを所定のタイミングで書き込む。画素電極
９を介して液晶に書き込まれた所定レベルの画像信号Ｓ
１、Ｓ２、…、Ｓｎは、対向基板に形成された対向電極
との間で一定期間保持される。液晶は、印加される電圧
レベルにより分子集合の配向や秩序が変化することによ
り、光を変調し、階調表示を可能にする。ノーマリーホ
ワイトモードであれば、印加された電圧に応じて入射光
がこの液晶部分を通過不可能とされ、ノーマリーブラッ
クモードであれば、印加された電圧に応じて入射光がこ
の液晶部分を通過可能とされ、全体として電気光学装置
１からは画像信号に応じたコントラストを持つ光が出射
する。ここで、保持された画像信号がリークするのを防
ぐために、画素電極９と対向電極との間に形成される液
晶容量と並列に、容量線９２などを利用して蓄積容量４
０が形成されている。

【００２５】（画素およびＴＦＴの構成）図２および図
３はそれぞれ、各画素に形成された画素スイッチング用
のＴＦＴ１０の平面図および断面図であり、図２には、
アクティブマトリクス基板上に構成される画素群のうち
のいくつかを抜き出して示してあり、図３には、図２の
Ａ−Ａ′線における断面を示してある。

【００２６】図２において、アクティブマトリクス基板
２では、複数の透明なＩＴＯ（ＩｎｄｉｕｍＴｉｎ
Ｏｘｉｄｅ）膜からなる画素電極９がマトリクス状に形
成されており、これらの各画素電極９に対して画素スイ
ッチング用のＮ型のＴＦＴ１０がそれぞれ接続してい
る。また、画素電極９の縦横の境界に沿って、データ線
９０、走査線９１および容量線９２が形成され、ＴＦＴ
１０は、データ線９０および走査線９１に対して接続し
ている。すなわち、データ線９０は、コンタクトホール
を介してＴＦＴ１０のソース領域１６に電気的に接続
し、画素電極９は、コンタクトホールを介してＴＦＴ１
０のドレイン領域１７に電気的に接続している。また、
ＴＦＴ１０のチャネル形成領域１５に対向するように走
査線９１が延びている。蓄積容量４０は、画素スイッチ
ング用のＴＦＴ１０を形成するためのシリコン膜１０ａ
（半導体膜／図２に斜線を付した領域）の延設部分に相
当するシリコン膜４０ａ（半導体膜／図２に斜線を付し
た領域）を導電化したものを下電極４１とし、この下電
極４１に容量線９２が上電極として重なった構造になっ
ている。

【００２７】このように構成した画素領域のＡ−Ａ′線
における断面は、図３に示すように表される。図３から
わかるように、アクティブマトリクス基板２の基体たる
基板１００の表面には、シリコン酸化膜などからなる絶
縁性の下地保護膜１０１が形成され、この下地保護膜１
０１の表面には、島状のシリコン膜からなる半導体膜１
０ａ、４０ａが形成されている。半導体膜１０ａの表面
には、後述する第１のゲート絶縁膜１３１および第２の
ゲート絶縁膜１３２からなるゲート絶縁膜１３が形成さ
れ、このゲート絶縁膜１３の表面に走査線９１がゲート
電極として通っている。シリコン膜１０ａのうち、走査
線９１に対してゲート絶縁膜１３を介して対峙する領域
がチャネル形成領域１５になっている。このチャネル形
成領域１５に対して一方側には、不純物濃度がたとえば
約１×１０¹⁸ｃｍ³の低濃度ソース領域１６１、および
不純物濃度がたとえば約１×１０²⁰ｃｍ³の高濃度ソー
ス領域１６２を備えるソース領域１６が形成され、他方
側には、不純物濃度がたとえば約１×１０¹⁸ｃｍ³の低
濃度ドレイン領域１７１、および不純物濃度がたとえば
約１×１０²⁰ｃｍ³の高濃度ドレイン領域１７２を備え
るドレイン領域１７が形成されている。

【００２８】このように構成された画素スイッチング用
のＴＦＴ１０の表面側には、第１の層間絶縁膜１８およ
び第２の層間絶縁膜１９が形成され、第１の層間絶縁膜
１８の表面に形成されたデータ線９０は、第１の層間絶
縁膜１８およびゲート電極１３に形成されたコンタクト
ホールを介して高濃度ソース領域１６２に電気的に接続
している。第１の層間絶縁膜１８の表面にはデータ線９
０と同時形成されたドレイン電極１１が形成され、この
ドレイン電極１１は、第１の層間絶縁膜１８およびゲー
ト電極１３に形成されたコンタクトホールを介して高濃
度ドレイン領域１７２に電気的に接続している。また、
第２の層間絶縁膜１９の表面には画素電極９が形成さ
れ、この画素電極９は、第２の層間絶縁膜１９に形成さ
れたコンタクトホールを介してドレイン電極１１に電気
的に接続している。ここで、第２の層間絶縁膜１９はポ
リシラザン塗布膜を焼成して得た下層側層間絶縁膜１９
１と、ＣＶＤ法により形成されたシリコン酸化膜からな
る上層側層間絶縁膜１９２との２層構造になっている。
画素電極９の表面側にはシリコン酸化膜や有機膜からな
る表面保護膜４５が形成され、この表面保護膜４５の表
面にはポリイミド膜からなる配向膜４６が形成されてい
る。この配向膜４６は、ポリイミド膜に対してラビング
処理が施された膜である。

【００２９】高濃度ドレイン領域１７２から延設された
シリコン膜４０ａには低濃度領域からなる下電極４１が
形成されている。この下電極４１に対しては、ゲート絶
縁膜１３と同時形成された絶縁膜（誘電体膜）を介して
容量線９２が対向していることにより、蓄積容量４０が
形成されている。

【００３０】ここで、ＴＦＴ１０は、好ましくは上述の
ようにＬＤＤ（Lｉｇｈｔｌｙ DｏｐｅｄＤｒａｉ
ｎ）構造をもつが、低濃度ソース領域１６１および低濃
度ドレイン領域１７１に相当する領域に不純物イオンの
打ち込みを行わないオフセット構造を有していてもよ
い。また、ＴＦＴ１０は、走査線９１をマスクとして高
濃度で不純物イオンを打ち込み、自己整合的に高濃度ソ
ースおよびドレイン領域を形成したセルフアライン型の
ＴＦＴであってもよい。なお、本形態では、ＴＦＴ１０
のゲート電極（走査線９１）をソース−ドレイン領域の
間に１個のみ配置したシングルゲート構造としたが、こ
れらの間に２個以上のゲート電極を配置してもよい。こ
の際、各々のゲート電極には同一の信号が印加されるよ
うにする。このようにデュアルゲート（ダブルゲート）
あるいはトリプルゲート以上でＴＦＴ１０を構成すれ
ば、チャネルとソース−ドレイン領域の接合部でのリー
ク電流を防止でき、オフ時の電流を低減することが出来
る。これらのゲート電極の少なくとも１個をＬＤＤ構造
或いはオフセット構造にすれば、さらにオフ電流を低減
でき、安定したスイッチング素子を得ることが出来る。

【００３１】（アクティブマトリクス基板上のその他の
ＴＦＴ）図４は、駆動回路内蔵型のアクティブマトリク
ス基板２（半導体装置）に形成されている各ＴＦＴおよ
び蓄積容量の断面図である。この図４には、図面に向か
って右側から左側に向かって、ＬＤＤ構造を有する画素
スイッチング用のＮ型のＴＦＴ、ＬＤＤ構造を有する駆
動回路用のＮ型のＴＦＴ、およびＬＤＤ構造を有する駆
動回路用のＰ型のＴＦＴを示してある。これらの駆動回
路用のＴＦＴは、図９を参照して後述する走査線駆動回
路やデータ線駆動回路を構成する。

【００３２】図４に示すように、駆動回路内蔵型のアク
ティブマトリクス基板２では、基板１００の表面側に、
駆動回路用のＮ型のＴＦＴ１０、駆動回路用のＰ型のＴ
ＦＴ２０および画素スイッチング用のＮ型のＴＦＴ３０
からなる３種類のＴＦＴが形成されている。これらの素
子のうち、画素スイッチング用のＮ型のＴＦＴ１０につ
いては、図３を参照して説明したとおりであるため、こ
こでは説明を省略する。また、駆動回路用のＮ型のＴＦ
Ｔ２０およびＰ型のＴＦＴ３０は、基本的な構成が画素
スイッチング用のＮ型のＴＦＴ１０と同様であるため、
それらの構造については簡単に説明しておく。

【００３３】アクティブマトリクス基板２において、基
板１００の表面側にはシリコン酸化膜からなる下地保護
膜１０１が形成され、この下地保護膜１０１の表面に
は、島状にパターニングされた多結晶性の半導体膜１０
ａが形成されている。これらの半導体膜１０ａはそれぞ
れ、画素スイッチング用のＮ型のＴＦＴ１０、駆動回路
用のＮ型のＴＦＴ２０および駆動回路用のＰ型のＴＦＴ
３０を形成するためのもので、各半導体膜１０ａの表面
には、後述する第１のゲート絶縁膜１３１および第２の
ゲート絶縁膜１３２からなるゲート絶縁膜１３が形成さ
れている。

【００３４】駆動回路用のＮ型のＴＦＴ１０および駆動
回路用のＰ型のＴＦＴ３０において、ゲート絶縁膜１３
の表面には、ゲート電極２４、３４がそれぞれ形成され
ている。各半導体膜１０ａには、ゲート電極２４、３４
に対してゲート絶縁膜１３を介して対峙する領域にチャ
ネル領域２５、３５が形成されている。これらのチャネ
ル領域２５、３５の両側には、ソース領域２６、３６お
よびドレイン領域２７、３７がそれぞれ形成されてい
る。本形態において、ソース領域２６、３６およびドレ
イン領域２７、３７にはそれぞれ、ゲート電極２４、３
４の端部に対してゲート絶縁膜１３を介して対峙する不
純物濃度がたとえば約１×１０¹⁸ｃｍ³の低濃度ソース
領域２６１、２７１および低濃度ドレイン領域２７１、
３７１が形成され、低濃度ソース領域２６１、３６１お
よび低濃度ドレイン領域２７１、３７１に隣接して、不
純物濃度がたとえば約１×１０²⁰ｃｍ³の高濃度ソース
領域２６２、３６２および高濃度ドレイン領域２７２、
３７２がそれぞれ形成されている。また、高濃度ソース
領域２６２、３６２には、第１の層間絶縁膜１８のコン
タクトホールを介してソース電極４１、４３およびドレ
イン電極４２がそれぞれ電気的に接続している。また、
ソース電極４１、４３およびドレイン電極４２の表面側
には第２の層間絶縁膜１９が形成されている。

【００３５】（ゲート絶縁膜１３の構造）このように構
成したアクティブマトリクス基板２において、いずれの
ＴＦＴ１０、２０、３０においても、ゲート絶縁膜１３
は、半導体膜１０ａの表面に形成された薄い第１のゲー
ト絶縁膜１３１と、この第１のゲート絶縁膜１３１の表
面側に形成された第２のゲート絶縁膜１３２とから構成
されている。ここで、第１のゲート絶縁膜１３１は、膜
厚が２０ｎｍ以下、好ましくは１０ｎｍ以下である。こ
れに対して、第２のゲート絶縁膜１３２は、第１のゲー
ト絶縁膜１３１よりも厚く、膜厚はたとえば９０ｎｍで
ある。また、後述するように、第１のゲート絶縁膜１３
１は、半導体膜１０ａと一緒にパターニングされたもの
であるため、その下地に相当する各半導体膜１０ａと同
一のパターンをもって形成されている。

【００３６】（ＴＦＴの製造方法）このような構造のア
クティブマトリクス基板２の製造方法を図５、図６およ
び図７を参照して説明する。

【００３７】図５は、本形態の製造方法において、アモ
ルファスの半導体膜１０ａの形成、この半導体膜１０ａ
に対するレーザーアニール、および各種絶縁膜の形成を
行なうための処理装置の構成図である。図６および図７
は、本形態のアクティブマトリクス基板２の製造方法を
示す工程断面図である。

【００３８】本形態において、図６（Ａ）、（Ｂ）を参
照して後述する工程については、図５に示す処理装置内
で行なうため、各工程を説明する前に、図５を参照して
処理装置の構成を説明する。

【００３９】図５において、処理装置７００には、装置
内への基板１００の搬入、および処理済の基板１００の
搬出を行うためのカセット式のローダ・アンローダー部
７１０と、基板１００の表面に下地保護膜１０１や半導
体膜１０ａを形成するためのプラズマＣＶＤ装置７２
０、アモルファスの半導体膜１０ａに対してレーザーア
ニールを行うレーザーアニール装置７５０、第一のゲー
ト絶縁膜１３１の酸化形成を行う高圧アニール炉７４０
とが構成されている。レーザーアニール装置７５０は、
レーザーアニール用チャンバー７５２、レーザー光学系
７５４、レーザー光源７５６などで構成されている。高
圧アニール炉７４０は二重の圧力容器から成り、最高で
２ＭＰａまでの加圧処理が可能である。このアニール炉
についてはその処理方法がバッチ処理方法であるため、
枚様処理であるレーザーアニール処理を終えた基板は１
バッチ分が格納されるのを待ってその処理が行われる。
また、処理装置７００には、ローダ・アンローダー部７
１０によって搬入された基板１００をプラズマＣＶＤ装
置７２０およびレーザーアニール装置７５０および高圧
アニール炉７４０に搬送するとともに、処理済の基板１
００をローダ・アンローダー部７１０に戻す搬送機構７
６０と、基板１００の搬送経路を非酸化性雰囲気に保持
するハウジング７９０とが構成されている。

【００４０】このような処理装置７００を用いてアクテ
ィブマトリクス基板２を製造するには、まず、清浄化し
た基板１００を処理装置７００のローダ・アンローダー
部７１０にセットする。以降、基板１００は、この処理
装置７００において、真空（非酸化性雰囲気）に保持さ
れたまま外気に曝されることなく、図６（Ｂ）を参照し
て説明する第１のゲート絶縁膜形成工程まで行われる。

【００４１】まず、図６（Ａ）に示すように、処理装置
７００のプラズマＣＶＤ装置７２０のチャンバー内にお
いて、基板温度が約１５０℃から約４５０℃の温度条件
下で、ガラス基板からなる基板１００の表面にプラズマ
ＣＶＤ法によりシリコン酸化膜からなる下地保護膜１０
１を形成する。このときの原料ガスとしては、たとえば
モノシランと笑気ガスとの混合ガスやＴＥＯＳと酸素、
あるいはジシランとアンモニアを用いることができる。

【００４２】次に、基板１００を外気に曝すことなく、
同じ処理装置７００のプラズマＣＶＤ装置７２０のチャ
ンバー内において、基板温度が約１５０℃から約４５０
℃の温度条件下で、プラズマＣＶＤ法により基板１００
の全面に厚さが４０ｎｍ〜７０ｎｍのアモルファスのシ
リコン膜からなる半導体膜１０ａを形成する。このとき
の原料ガスとしては、たとえばジシランやモノシランを
用いることができる（半導体膜形成工程）。

【００４３】次に、基板１００を外気に曝すことなく、
同じ処理装置７００のレーザーアニール装置７５０のレ
ーザーアニール用チャンバー７５２内で、半導体膜１０
ａにレーザー光を照射してアモルファスの半導体膜１０
ａをポリシリコン膜に変える（結晶化工程）。この結晶
化工程では、レーザーアニール装置７５０において、レ
ーザー光源７５６から出射したレーザー光（エキシマレ
ーザー）を光学系７５４を介して、ステージ上に載置さ
れた基板１００に向けて照射する。この際には、照射領
域が一方向に長いラインビームを半導体膜１０ａに照射
し、その照射領域をずらしていく。その結果、アモルフ
ァスの半導体膜１０ａは一度溶融し、冷却固化過程を経
て多結晶化する。この際には、各領域へのレーザー光の
照射時間が非常に短時間であり、かつ、照射領域が基板
１００全体に対して局所的であるため、基板１００全体
が同時に高温に熱せられることがない。それ故、基板１
００としてガラス基板を用いても、熱による変形や割れ
等が生じない。

【００４４】次に、図６（Ｂ）に示すように、同じ処理
装置７００の高圧酸化炉７４０のチャンバー内におい
て、基板温度が約５５０℃から約６５０℃の温度条件
下、飽和水蒸気の圧力が約１ＭＰａから２ＭＰａの圧力
条件下におけるウエット酸化法により半導体膜１０ａの
表面に酸化膜を形成する（第１のゲート絶縁膜形成工
程）。図８には基板温度６００℃、飽和水蒸気圧２ＭＰ
ａにおけるウエット酸化における酸化レートを示す。第
１のゲート絶縁膜の膜厚は２０ｎｍ以下、好ましくは１
０ｎｍ以下の薄い膜であれば、次工程のパターニングに
おいて半導体膜１０ａと一括してパターニングすること
が可能であるため、図８において、酸化時間を３０分、
好ましくは１０分程度にすれば、その様な厚さの第１の
ゲート絶縁膜を形成することができる。しかしながら酸
化膜の形成に当たってはその時間を長く、より厚くなる
ように行った方が、良質な酸化膜が得られるだけでな
く、半導体膜１０ａの欠陥も低減されるため、図８にお
いて３０分以上行ってもよい。この場合、やはり次工程
のパターニングにおいて、第１のゲート絶縁膜を半導体
膜１０ａと一括してパターニングするためには、第１の
ゲート絶縁膜の膜厚が２０ｎｍ以下、好ましくは１０ｎ
ｍ以下となるまで、全面を一様にエッチングすることが
望ましい。その際のエッチング方法としては、希フッ酸
系の溶液、もしくは過酸化水素水＋アンモニア水系の溶
液によって行うことができる。

【００４５】次に、図６（Ｃ）に示すように、フォトリ
ソグラフィ法を用いて第１のゲート絶縁膜１３１の表面
にレジストマスク４０１を形成する（マスク形成工
程）。

【００４６】次に、レジストマスク４０１を介してドラ
イエッチングを行なって、第１のゲート絶縁膜１３１お
よび半導体膜１０ａを一括してパターニングし、図６
（Ｄ）に示すように、画素スイッチング用のＮ型のＴＦ
Ｔ１０、蓄積容量４０、駆動回路用のＮ型のＴＦＴ２
０、および駆動回路用のＰ型のＴＦＴ３０の各形成領域
に半導体膜１０ａ、２０ａ、３０ａ（図中に20a、30aは
なく、いずれも10aとなっている）、４０ａを島状に残
す（パターニング工程）。このエッチングの際に、半導
体膜１０ａの表面に形成されているのは、たとえば膜厚
が１０ｎｍの薄いシリコン酸化膜（第１のゲート絶縁膜
１３１）であるので、半導体膜１０ａに対してドライエ
ッチングを行なうときに第１のゲート絶縁膜１３１も同
時にエッチングされる。

【００４７】次に、レジストマスク４０１を除去した
後、図６（Ｅ）に示すように、ＴＥＯＳ−ＣＶＤ法、Ｃ
ＶＤ法、プラズマＣＶＤ法などにより、シリコン膜１０
ａの表面に、厚さが約１５ｎｍ〜約１００ｎｍのシリコ
ン酸化膜からなる第２のゲート絶縁膜１３２を形成する
（第２のゲート絶縁膜形成工程）。この第２のゲート絶
縁膜１３２は、第１のゲート絶縁膜１３１とともにゲー
ト絶縁膜１３を構成する。

【００４８】次に、図７（Ａ）に示すように、画素スイ
ッチング用のＮ型のＴＦＴ１０、駆動回路用のＮ型ＴＦ
Ｔ２０および駆動回路用のＰ型ＴＦＴ３０を形成するた
めの領域をレジストマスク４０２で覆った状態で、半導
体膜４０ａに低濃度Ｎ型の不純物を導入する。その結
果、蓄積容量４０の下電極４１が形成される。

【００４９】次に、レジストマスク４０２を除去した
後、第２のゲート絶縁膜１３２の表面に、ドープドシリ
コン、シリサイド膜やアルミニウム膜、クロム膜、タン
タル膜などの金属膜などといったゲート電極形成用導電
膜（図示せず）を形成し、このゲート電極形成用導電膜
をパターニングすることにより、図７（Ｂ）に示すよう
に、走査線９１、容量線９２、ゲート電極２４、３４を
形成する（ゲート電極形成工程）。その結果、容量線９
２を上電極とした蓄積容量４０が形成される。

【００５０】次に、画素スイッチング用のＮ型のＴＦＴ
１０、および駆動回路用のＮ型ＴＦＴ２０の側をレジス
トマスク４０３で覆った状態で、約０．１×１０¹³／ｃ
ｍ²〜約１０×１０¹³／ｃｍ²のドーズ量（低濃度）でＰ
型の不純物を導入する。その結果、駆動回路用のＰ型Ｔ
ＦＴ３０の側では、ゲート電極３４にセルフアライン的
に低濃度ソース領域３６１および低濃度ドレイン領域３
７１が形成される。

【００５１】次に、レジストマスク４０３を除去した
後、図７（Ｃ）に示すように、画素スイッチング用のＮ
型ＴＦＴ１０、および駆動回路用のＮ型ＴＦＴ２０の側
を覆うとともに、ゲート電極３４をやや広めに覆うレジ
ストマスク４０４を形成し、この状態で、約０．１×１
０¹⁵／ｃｍ²〜約１０×１０¹⁵／ｃｍ²のドーズ量（高濃
度）でＰ型の不純物を導入する。その結果、駆動回路用
のＰ型のＴＦＴ３０が形成され、このＴＦＴ３０では、
ゲート電極３４の端部に対峙する部分に低濃度ソース領
域３６１および低濃度ドレイン領域３７１を残して、高
濃度ソース領域３６２および高濃度ドレイン領域３７２
が形成されている。

【００５２】次に、レジストマスク４０４を除去した
後、図７（Ｄ）に示すように、駆動回路用のＰ型ＴＦＴ
３０の側をレジストマスク４０５で覆った状態で、約
０．１×１０¹³／ｃｍ²〜約１０×１０¹³／ｃｍ²のドー
ズ量（低濃度）でＮ型の不純物を導入する。その結果、
画素スイッチング用のＮ型ＴＦＴ１０、および駆動回路
用のＮ型ＴＦＴ３０の側では、走査線９１およびゲート
電極２４にセルフアライン的に低濃度ソース領域１６
１、２６１および低濃度ドレイン領域１７１、２７１が
形成される。

【００５３】次に、レジストマスク４０５を除去した
後、図７（Ｅ）に示すように、駆動回路用のＰ型ＴＦＴ
３０の側を覆うとともに、走査線９１およびゲート電極
２４をやや広めに覆うレジストマスク４０６を形成し、
この状態で、約０．１×１０¹⁵／ｃｍ²〜約１０×１０
¹⁵／ｃｍ²のドーズ量（高濃度）でＮ型の不純物を導入
する。その結果、画素スイッチング用のＮ型ＴＦＴ１
０、および駆動回路用のＮ型ＴＦＴ２０が形成され、こ
れらのＴＦＴ１０、２０では、走査線９１およびゲート
電極２４の端部に対峙する部分に低濃度ソース領域１６
１、２６１および低濃度ドレイン領域１７１、２７１を
残して、高濃度ソース領域１６２、２６２および高濃度
ドレイン領域１７２、２７２が形成される。

【００５４】このようにして、画素スイッチング用のＮ
型のＴＦＴ１０、駆動回路用のＮ型ＴＦＴ２０および駆
動回路用のＰ型ＴＦＴ３０を形成した後は、レジストマ
スク４０６を除去し、しかる後、図３および図４に示す
ように、酸化シリコン膜やＮＳＧ膜（ボロンやリンを含
まないシリケートガラス膜）などからなる第１の層間絶
縁膜１８、コンタクトホール、ソース電極４１、４３、
ドレイン電極１１、４２、第２の層間絶縁膜１９、表面
保護膜４５、画素電極９および配向膜４６を順次、形成
する。

【００５５】（本形態の効果）以上説明したように、本
形態のアクティブマトリクス基板２の製造方法では、半
導体膜１０ａを島状にパターニングする際には、半導体
膜１０ａの表面に薄い第１のゲート絶縁膜１３１を高圧
ウェット酸化により形成した後、この第１のゲート絶縁
膜１３１の表面にレジストマスク４０１を形成して第１
のゲート絶縁膜１３１および半導体膜１０ａをパターニ
ングする。このため、半導体膜１０ａの表面は、レジス
トマスク４０１、レジストマスク４０１を除去する際に
用いられる硫酸、レジストマスク４０１を形成するとき
の前処理に用いられるヘキサメチルジシラザン蒸気、お
よびゲート絶縁膜１３を形成する際に半導体膜１０ａ表
面から異物を除去するために用いられる希フッ酸溶液に
曝されることがない。従って、半導体膜１０ａの表面に
粗れやカーボン系分子の付着などが発生しないので、半
導体膜１０ａとゲート絶縁膜１３との間に清浄な界面を
形成することができる。それ故、半導体膜１０ａとゲー
ト絶縁膜１３との界面にトラップなどが発生するのを防
止できるので、ＴＦＴ１０、２０、３０のしきい値電圧
が安定するなど、電気的特性が向上する。

【００５６】また、本形態では、第１のゲート絶縁膜１
３１として、膜厚が１０ｎｍ以下と十分に薄い絶縁膜を
形成したため、第１のゲート絶縁膜１３１と半導体膜１
０ａとを一括してドライエッチングするのが容易であ
る。それ故、パターニング工程を簡略化することができ
る。

【００５７】さらに、本形態において、半導体膜形成工
程では、半導体膜１０ａをアモルファスシリコン膜とし
て形成し、第１のゲート絶縁膜形成工程を行なう前にア
モルファスシリコン膜を結晶化させる結晶化工程（レー
ザーアニール工程）を行なう。このため、低温プロセス
でＴＦＴ１０、２０、３０を製造できる。また、ゲート
絶縁膜１３を形成する前の半導体膜１０ａにレーザーア
ニールを行なうので、半導体膜１０ａは、結晶化する際
にゲート絶縁膜１３から悪影響を受けないという利点が
ある。

【００５８】さらにまた、半導体膜形成工程から第１の
ゲート絶縁膜形成工程までの間、半導体膜１０ａを処理
装置７００において非酸化性雰囲気中に保持されるの
で、半導体膜１０ａの表面が外気に曝さない。従って、
半導体膜１０ａの成膜後、第１のゲート絶縁膜１３１が
形成されるまでの間に半導体膜１０ａの表面が汚染され
ることを防止することができる。

【００５９】（電気光学装置の構成）このような方法で
形成されたアクティブマトリスク基板２を用いて電気光
学装置（液晶装置）を構成した例を、図９および図１０
を参照して説明する。

【００６０】図９および図１０はそれぞれ、本形態に係
る電気光学装置を対向基板の側からみた平面図、および
図９のＨ−Ｈ′線で切断したときの電気光学装置の断面
図である。

【００６１】図９および図１０において、電気光学装置
１は、画素電極９がマトリクス状に形成されたアクティ
ブマトリクス基板２と、対向電極６２および遮光膜６３
が形成された対向基板３と、これらの基板間に封入、挟
持されている液晶６９とから概略構成されている。アク
ティブマトリクス基板２と対向基板３とは、対向基板３
の外周縁に沿って形成されたギャップ材含有のシール材
５２によって所定の間隙を介して貼り合わされている。
アクティブマトリクス基板２と対向基板３との間には、
シール材５２によって液晶封入領域６６が区画形成さ
れ、この液晶封入領域６６内に液晶６９が封入されてい
る。この液晶封入領域６６内において、アクティブマト
リクス基板２と対向基板３との間にはスペーサ６３が散
布されている場合もある。シール材５２としては、エポ
キシ樹脂や各種の紫外線硬化樹脂などを用いることがで
きる。また、シール材５２に配合されるギャップ材とし
ては、約２μｍ〜約１０μｍの無機あるいは有機質のフ
ァイバ若しくは球などが用いられる。

【００６２】対向基板３はアクティブマトリクス基板２
よりも小さく、アクティブマトリクス基板２の周辺部分
は、対向基板３の外周縁よりはみ出た状態に貼り合わさ
れる。従って、アクティブマトリクス基板２の駆動回路
（走査線駆動回路７０やデータ線駆動回路６０）や入出
力端子４５は対向基板３から露出した状態にある。ここ
で、シール材５２は部分的に途切れているので、この途
切れ部分によって、液晶注入口５８が構成されている。
このため、対向基板３とアクティブマトリクス基板２と
を貼り合わせた後、シール材５２の内側領域を減圧状態
にすれば、液晶注入口５８から液晶６９を減圧注入で
き、液晶６９を封入した後、液晶注入口５８を封止剤５
９で塞げばよい。なお、対向基板３には、シール材５２
の内側において画像表示領域１ａを見切りするための遮
光膜５４も形成されている。また、対向基板３のコーナ
ー部には、アクティブマトリクス基板２と対向基板３と
の間で電気的導通をとるための上下導通材５６が形成さ
れている。

【００６３】ここで、走査線に供給される走査信号の遅
延が問題にならないのならば、走査線駆動回路７０は片
側だけでも良いことは言うまでもない。また、データ線
駆動回路６０を画像表示領域１ａの辺に沿って両側に配
列しても良い。例えば奇数列のデータ線は画像表示領域
１ａの一方の辺に沿って配設されたデータ線駆動回路か
ら画像信号を供給し、偶数列のデータ線は画像表示領域
１ａの反対側の辺に沿って配設されたデータ線駆動回路
から画像信号を供給するようにしても良い。このように
データ線を櫛歯状に駆動するようにすれば、データ線駆
動回路６０の形成面積を拡張することが出来るため、複
雑な回路を構成することが可能となる。

【００６４】また、アクティブマトリクス基板２におい
て、データ線駆動回路６０と対向する辺の側では、遮光
膜５４の下などを利用して、プリチャージ回路や検査回
路が設けられることもある。なお、データ線駆動回路６
０および走査線駆動回路７０をアクティブマトリクス基
板２の上に形成する代わりに、たとえば、駆動用ＬＳＩ
が実装されたＴＡＢ（テープオートメイテッド、ボン
ディング）基板をアクティブマトリクス基板２の周辺部
に形成された端子群に対して異方性導電膜を介して電気
的および機械的に接続するようにしてもよい。また、対
向基板３およびアクティブマトリクス基板２の光入射側
の面あるいは光出射側には、使用する液晶６９の種類、
すなわち、ＴＮ（ツイステッドネマティック）モード、
ＳＴＮ（スーパーＴＮ）モード、Ｄ−ＳＴＮ（ダブル−
ＳＴＮ）モード等々の動作モードや、ノーマリホワイト
モード／ノーマリブラックモードの別に応じて、偏光フ
ィルム、位相差フィルム、偏光板などが所定の向きに配
置される。

【００６５】本形態の電気光学装置１を透過型で構成し
た場合には、たとえば、投射型電気光学装置（液晶プロ
ジェクタ）に使用することができる。この場合、３枚の
電気光学装置１がＲＧＢ用のライトバルブとして各々使
用され、各電気光学装置１の各々には、ＲＧＢ色分解用
のダイクロイックミラーを介して分解された各色の光が
投射光として各々入射されることになる。従って、本形
態の電気光学装置１にはカラーフィルタが形成されてい
ない。

【００６６】また、対向基板３において各画素電極９に
対向する領域にＲＧＢのカラーフィルタをその保護膜と
ともに形成することにより、投射型液晶表示以外にも、
カラー液晶テレビなどといったカラー電気光学装置を構
成することができる。さらにまた、対向基板３に何層も
の屈折率の異なる干渉層を積層することにより、光の干
渉作用を利用して、ＲＧＢ色をつくり出すダイクロイッ
クフィルタを形成してもよい。このダイクロイックフィ
ルタ付きの対向基板によれば、より明るいカラー表示を
行うことができる。

【００６７】

【発明の効果】以上説明したように、本発明では、半導
体膜の表面に薄い第１のゲート絶縁膜を高圧ウェット酸
化により形成した後、この第１のゲート絶縁膜の表面に
レジストマスクを形成し、このレジストマスクによって
第１のゲート絶縁膜および半導体膜をパターニングする
ことに特徴を有する。従って、本発明によれば、半導体
膜の表面は、レジストマスクなどによって汚染されるこ
とがないので、半導体膜とゲート絶縁膜との間に清浄な
界面を形成することができる。また、得られるゲート絶
縁膜も高性能であることから良質な界面を形成すること
ができる。それ故、半導体膜とゲート絶縁膜との界面に
トラップなどが発生するのを防止できるので、ＴＦＴの
電気的特性が向上する。

【図面の簡単な説明】

【図１】本発明を適用した電気光学装置（液晶装置）に
おいて、アクティブマトリクス基板（半導体装置）の画
像表示領域にマトリクス状に形成された複数の画素の各
種素子、配線等の等価回路である。

【図２】本発明を適用したアクティブマトリクス基板
（半導体装置）上に構成される画素スイッチング用のＴ
ＦＴの平面図である。

【図３】図２のＡ−Ａ′線における断面図である。

【図４】本発明を適用した駆動回路内蔵型のアクティブ
マトリクス基板（半導体装置）に形成されている各ＴＦ
Ｔおよび蓄積容量の断面図である。

【図５】図４に示すアクティブマトリクス基板を製造す
るにあたって、アモルファスの半導体膜の形成、この半
導体膜に対するレーザーアニール、および各種絶縁膜の
形成を行なうための処理装置の構成図である。

【図６】（Ａ）〜（Ｅ）はそれぞれ、図４に示すアクテ
ィブマトリクス基板の製造工程のうち、第２のゲート絶
縁膜形成工程までを示す工程断面図である。

【図７】（Ａ）〜（Ｅ）はそれぞれ、図４に示すアクテ
ィブマトリクス基板の製造工程のうち、図６に示す工程
以降に行われる各工程を示す工程断面図である。

【図８】本発明を適用したアクティブマトリクス基板の
製造方法において、高圧ウエット酸化処理を行い第１の
ゲート絶縁膜を形成するにあたって、その酸化レートを
示したグラフである。

【図９】本発明を適用した電気光学装置（液晶装置）を
対向基板の側からみた平面図である。

【図１０】図９のＨ−Ｈ′線における断面図である。

【図１１】（Ａ）〜（Ｅ）は、従来のアクティブマトリ
クス基板の製造方法を示す工程断面図である。

【符号の説明】

１電気光学装置（液晶装置）１ａ画像表示領域２アクティブマトリクス基板（半導体装置）３対向基板９画素電極１０画素スイッチング用のＮ型のＴＦＴ１０ａ半導体膜１１、４２ドレイン電極１３ゲート絶縁膜１５、２５、３５チャネル領域１６、２６、３６ソース領域１７、２７、３７ドレイン領域１８、１９層間絶縁膜２０駆動回路用のＮ型のＴＦＴ２４、３４ゲート電極３０駆動回路用のＰ型のＴＦＴ４０蓄積容量４１、４３ソース電極６０データ側駆動回路６２対向電極７０走査側駆動回路９０データ線９１走査線１００基板１０１下地保護膜１３１第１のゲート絶縁膜１３２第２のゲート絶縁膜

フロントページの続き (51)Int.Cl.⁷ 識別記号ＦＩテーマコート゛(参考）Ｈ０１Ｌ 29/78 ６１７ＵＦターム(参考） 2H092 JA25 JA35 JA36 KA04 KA12 KA18 MA08 MA15 MA18 MA23 MA30 NA24 5C094 AA21 BA03 BA43 CA19 CA24 DA14 DA15 DB04 EA04 EA07 EB02 FB12 FB14 FB15 GB10 5F110 AA30 BB02 BB04 CC02 DD02 DD13 DD24 EE03 EE04 EE05 EE09 EE27 FF02 FF09 FF23 FF29 FF30 FF36 GG02 GG13 GG25 GG35 GG45 HJ04 HM14 HM15 NN03 NN22 NN23 NN27 NN35 NN36 NN72 NN73 PP03 PP06 QQ04 QQ08 QQ09 QQ11

Claims

【特許請求の範囲】

【請求項１】チャネルとなる半導体膜、および該半導
体膜にゲート絶縁膜を介して対向するゲート電極を備え
る薄膜トランジスタを有する半導体装置において、前記薄膜トランジスタは、前記ゲート絶縁膜として、前
記半導体膜の表面に形成された第１のゲート絶縁膜と、
該第１のゲート絶縁膜の表面に形成された第２のゲート
絶縁膜とを有し、前記第１の絶縁膜は、前記第２のゲート絶縁膜よりも薄
く、かつ、前記半導体膜と同一パターンで形成されてい
ることを特徴とする半導体装置。
【請求項２】前記第１のゲート絶縁膜の膜厚は、２０
ｎｍ以下であることを特徴とする請求項１記載の半導体
装置。
【請求項３】前記第１のゲート絶縁膜の膜厚は、１０
ｎｍ以下であることを特徴とする請求項１記載の半導体
装置。
【請求項４】請求項１ないし３のいずれかの半導体装
置を用いた電気光学装置であって、前記薄膜トランジス
タを画素スイッチング用素子として形成してなることを
特徴とする電気光学装置。
【請求項５】チャネルとなる半導体膜、および該半導
体膜にゲート絶縁膜を介して対向するゲート電極を備え
る薄膜トランジスタを有する半導体装置の製造方法にお
いて、前記半導体膜を形成する半導体膜形成工程と、前記半導
体膜の表面に第１のゲート絶縁膜を形成する第１のゲー
ト絶縁膜形成工程と、前記第１のゲート絶縁膜の表面に
レジストマスクを形成するマスク形成工程と、前記レジ
ストマスクを介して前記第１のゲート絶縁膜および前記
半導体膜をパターニングするパターニング工程と、前記
レジストマスクを除去した後、前記第１のゲート絶縁膜
の表面に第２のゲート絶縁膜を形成する第２のゲート絶
縁膜形成工程と、前記第２のゲート絶縁膜の表面にゲー
ト電極を形成するゲート電極形成工程とを行なった後、
前記半導体膜に不純物を導入して薄膜トランジスタのソ
ース・ドレイン領域を形成することを特徴とする半導体
装置の製造方法。
【請求項６】前記パターニング工程では、前記第１の
ゲート絶縁膜と前記半導体膜とを一括してエッチングす
ることを特徴とする請求項５記載の半導体装置の製造方
法。
【請求項７】前記第１のゲート絶縁膜の膜厚は、２０
ｎｍ以下であることを特徴とする請求項５または６記載
の半導体装置の製造方法。
【請求項８】前記第１のゲート絶縁膜の膜厚が、２０
ｎｍ以下となるよう、予め形成された、２０ｎｍ以上の
第１のゲート絶縁膜を一様にエッチングすることを特徴
とする請求項５または６記載の半導体装置の製造方法。
【請求項９】前記第１のゲート絶縁膜の膜厚は、１０
ｎｍ以下であることを特徴とする請求項５または６記載
の半導体装置の製造方法。
【請求項１０】前記第１のゲート絶縁膜の膜厚が、１
０ｎｍ以下となるよう、予め形成された、１０ｎｍ以上
の第１のゲート絶縁膜を一様にエッチングすることを特
徴とする請求項５または６記載の半導体装置の製造方
法。
【請求項１１】前記第１のゲート絶縁膜形成工程で
は、前記半導体膜の表面を酸化させることにより前記第
１のゲート絶縁膜を形成することを特徴とする請求項５
乃至１０記載の半導体装置の製造方法。
【請求項１２】前記第１のゲート絶縁膜形成工程にお
ける酸化は、６５０℃以下の低温と、１ＭＰａ以上の高
圧の水蒸気雰囲気においてウエット酸化を行うことを特
徴とする請求項１１記載の半導体装置の製造方法。
【請求項１３】前記半導体膜形成工程では、前記半導
体膜をアモルファスシリコン膜として形成し、前記第１
のゲート絶縁膜形成工程を行なう前に当該アモルファス
シリコン膜を結晶化させる結晶化工程を行なうことを特
徴とする請求項５乃至１２記載の半導体装置の製造方
法。
【請求項１４】前記結晶化工程は、前記半導体膜にレ
ーザー光を照射するレーザーアアニール工程であること
を特徴とする請求項１３記載の半導体装置の製造方法。
【請求項１５】前記半導体膜形成工程から前記第１の
ゲート絶縁膜形成工程までの間、前記半導体膜を非酸化
性雰囲気内に保持することを特徴とする請求項５乃至１
４記載の半導体装置の製造方法。
【請求項１６】請求項５ないし１５のいずれかの半導
体装置の製造方法を用いて電気光学装置を製造する方法
であって、前記薄膜トランジスタを画素スイッチング用
素子として形成することを特徴とする電気光学装置の製
造方法。