JP2000353807A

JP2000353807A - 薄膜トランジスタの製造方法、アクティブマトリクス基板の製造方法、および電気光学装置

Info

Publication number: JP2000353807A
Application number: JP16523299A
Authority: JP
Inventors: Hiroyuki Abe; 裕幸阿部; Yutaka Kobashi; 裕小橋
Original assignee: Seiko Epson Corp
Current assignee: Seiko Epson Corp
Priority date: 1999-06-11
Filing date: 1999-06-11
Publication date: 2000-12-19

Abstract

(57)【要約】【課題】非晶質の半導体膜にレーザアニールを施して
得た多結晶性の半導体膜を能動層として用いた場合で
も、良好なトランジスタ特性を有するＴＦＴの製造方
法、アクティブマトリクス基板の製造方法、およびこの
方法で製造したアクティブマトリクス基板を用いた電気
光学装置を提供すること。【解決手段】液晶パネルなどの電気光学装置に用いる
アクティブマトリクス基板の製造方法において、基板３
０上に形成した非晶質の半導体膜１００をレーザアニー
ルによって多結晶化させてからＴＦＴを製造する際に、
レーザアニールを行う時点で半導体膜１００の表面に存
在している酸化膜の厚さをゲート絶縁膜の厚さの１／５
０以下とし、かつ、レーザアニール工程では、半導体膜
１００表面の１箇所につき２０回〜２００回、レーザ光
を照射する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、非晶質の半導体膜
にレーザアニールを施して得た多結晶性の半導体膜を能
動層として用いた薄膜トランジスタ（以下、ＴＦＴとい
う。）の製造方法、この製造方法を利用したアクティブ
マトリクス基板の製造方法、およびこの方法で製造した
アクティブマトリクス基板を用いた電気光学装置に関す
るものである。

【０００２】

【従来の技術】液晶ディスプレイのアクティブ素子等と
して用いられるＴＦＴを製造するにあたっては、石英基
板に代えて、安価なガラス基板を使用できるように低温
プロセスが採用されつつある。低温プロセスとは、一般
に、工程の最高温度（基板全体が同時に上がる最高温
度）が６００℃程度未満（好ましくは５００℃未満）で
あるのに対して、高温プロセスとは工程の最高温度（基
板全体が同時に上がる最高温度）が８００℃程度以上に
なるものであり、シリコンの熱酸化等といった７００℃
〜１２００℃の高温の工程を行うものである。

【０００３】但し、低温プロセスでは、基板の上に多結
晶性の半導体膜を直接、形成するのは不可能であるた
め、プラズマＣＶＤ法あるいは低圧ＣＶＤ法を用いて非
晶質の半導体膜を形成した後、この半導体膜を結晶化す
る必要がある。この結晶化の方法としては、たとえばＳ
ＰＣ法（Solid Phase Crystallization ）やＲＴＡ法
（Rapid Thermal Annealing ）などといった手法がある
が、ＸｅＣｌを用いたエキシマレーザビームを照射する
ことによるレーザアニール（ＥＬＡ：Excimer Laser An
nealing ）によればガラス基板温度の上昇が抑えられ、
かつ、大粒径の多結晶Ｓｉが得られるため、最近では主
流になりつつある。

【０００４】このレーザアニール法を用いた多結晶性の
半導体膜の製造方法では、まず、図３（Ａ）に示すよう
に、超音波洗浄等により清浄化したガラス製等の基板３
０を準備した後、基板温度が約１５０℃から約４５０℃
の温度条件下で、図３（Ｂ）に示すように、基板３０の
全面にシリコン酸化膜からなる下地保護膜３０１をプラ
ズマＣＶＤ法により形成する。次に、基板温度が約１５
０℃から約４５０℃の温度条件下で基板３０の全面にア
モルファスシリコン（非晶質）の半導体膜１００をプラ
ズマＣＶＤ法などの方法により形成する。次に、図３
（Ｃ）に示すように、半導体膜１００に対してレーザ光
を照射してレーザアニールを施す。このレーザアニール
工程では、たとえば、図４に示すように、レーザ光の照
射領域ＬがＸ方向に長いラインビームＬ０（たとえば、
レーザパルスの繰り返し周波数が２００Ｈｚのラインビ
ーム）を半導体膜１００に照射し、その照射領域をＹ方
向にずらしていく。その結果、非晶質の半導体膜１００
は、一度溶融し、冷却固化過程を経て結晶化する。この
際には、各領域へのレーザ光の照射時間が非常に短時間
であり、かつ、照射領域も基板全体に対して局所的であ
るため、基板全体が同時に高温に熱せられることがな
い。

【０００５】

【発明が解決しようとする課題】しかしながら、レーザ
アニールによる結晶化は、結晶化した後の多結晶性の半
導体膜において表面の凹凸が大きいという問題点があ
る。このような表面の凹凸が大きな半導体膜を用いてＴ
ＦＴを製造すると、ゲート耐圧が低下し、かつ、オフリ
ーク電流の低減あるいは信頼性を向上する際の妨げとな
る。

【０００６】このような問題点を解消するために、例え
ば、公開平０６−０９７１９６号公報には、非晶質の半
導体膜の表面に酸化膜を形成した後、レーザを照射、そ
の後、酸化膜を除去することで平滑な多結晶の半導体膜
を得る方法が開示されている。しかしながら、この方法
では、酸化膜を通してレーザを照射するので、酸化膜が
厚すぎるとレーザの実効強度が低下する一方、酸化膜の
厚さが中途半端であると多結晶化した後の半導体膜の表
面において凹凸が逆に激しくなるという問題点がある。
また、酸化膜を除去する際に、多結晶化した半導体膜、
あるいは基板が損傷するという問題点もある。

【０００７】一方、ＴＦＴを製造する際にゲート絶縁膜
を厚くしてゲート耐圧を向上させる方法もあるが、ゲー
ト絶縁膜を厚くすると、しきい値電圧がゲート絶縁膜の
厚さに正の線形相関を有するため、しきい値電圧が上昇
してしまい、ＴＦＴのスイッチング電圧も高くなるとい
う問題点がある。

【０００８】以上の問題点に鑑みて、本発明の課題は、
非晶質の半導体膜にレーザアニールを施して得た多結晶
性の半導体膜を能動層として用いた場合でも、良好なト
ランジスタ特性を有するＴＦＴの製造方法、この製造方
法を利用したアクティブマトリクス基板の製造方法、お
よびこの方法で製造したアクティブマトリクス基板を用
いた電気光学装置を提供することにある。

【０００９】

【課題を解決するための手段】上記課題を解決するた
め、本発明では、基板上に非晶質の半導体膜を形成する
成膜工程と、該非晶質の半導体膜に対してレーザ光を繰
り返し照射して当該半導体膜を多結晶化させるレーザア
ニール工程と、該多結晶性の半導体膜表面にゲート絶縁
膜を形成するゲート絶縁膜形成工程とを有するＴＦＴの
製造方法において、前記レーザアニール工程を行う時点
で前記非晶質の半導体膜の表面に存在している酸化膜の
厚さを前記ゲート絶縁膜の厚さの１／５０以下とし、か
つ、前記レーザアニール工程では、前記半導体膜表面の
１箇所につき２０回以上、レーザ光を照射することを特
徴とする。

【００１０】本発明者がレーザアニール前の非晶質の半
導体膜の表面の酸化膜の厚さとレーザアニール後の多結
晶性の半導体膜の表面の凹凸の大きさとの関係を繰り返
し検討した結果、レーザアニール工程を行う時点で非晶
質の半導体膜の表面に形成されている酸化膜の厚さが薄
ければ、レーザアニール後の多結晶性の半導体膜の表面
において凹凸が小さく抑えることができるという新たな
知見を得た。また、本発明者が多結晶性の半導体膜の表
面の凹凸とゲート絶縁膜の厚さとの関係を繰り返し検討
した結果、多結晶性の半導体膜の表面の凹凸がゲート絶
縁膜の厚みの１／５以下であれば、ゲート耐圧が大きく
低下しないという新たな知見を得た。そこで、本発明で
は、レーザアニール工程を行う時点で非晶質の半導体膜
の表面に形成されている酸化膜の厚さをゲート絶縁膜の
厚さの１／５０以下とすることによりレーザアニール工
程を行った後の多結晶性の半導体膜の表面の凹凸の大き
さをゲート絶縁膜の厚みの１／５以下とし、これによ
り、ゲート耐圧の低下を１０％以内に収める。また、レ
ーザアニール工程において、レーザ光を繰り返し照射す
る際に、その照射回数が２０回未満では、レーザアニー
ルを開始する時点で半導体膜表面に酸化膜がなくても、
凹凸を十分に小さくできない傾向があるという知見も得
た。そこで、本発明では、レーザアニール工程でのレー
ザ光の照射回数を２０回以上に設定し、レーザアニール
工程を行った後の多結晶性の半導体膜の表面に発生する
凹凸を小さく抑える。従って、非晶質の半導体膜にレー
ザアニールを施して得た多結晶性の半導体膜を能動層と
して用いた場合でも、しきい値電圧およびゲート耐圧な
どの面で良好なトランジスタ特性を有するＴＦＴを製造
できる。

【００１１】本発明において、前記レーザアニール工程
では、前記半導体膜表面の１箇所につき８０回以上、レ
ーザ光を照射することが好ましい。

【００１２】本発明において、前記レーザアニール工程
では、前記半導体膜表面の１箇所につき２００回以下の
レーザ光の照射にとどめることが好ましい。レーザアニ
ール工程でレーザ光を繰り返し照射する際に、その照射
回数が多いほど、半導体膜の結晶化度が向上してＴＦＴ
のオン電流が向上するが、ある回数でピークを示した
後、２００回を超えると、ＴＦＴのオン電流が低下する
傾向にある。従って、本発明では、レーザアニール工程
でのレーザ光の照射回数を２００回以下にとどめること
により、オン電流の大きなＴＦＴを製造することが好ま
しい。

【００１３】本発明において、前記レーザアニール工程
でレーザ光を繰り返し照射するにあたっては、前記レー
ザ光としてラインビームを用い、該ラインビームの長手
方向と直交する方向に当該ラインビームの照射領域を部
分的に重ねながら前記半導体膜表面にレーザ光を照射し
ていくことが好ましい。たとえば、ラインビームの照射
領域の幅寸法が５００μｍであれば、２．５μｍピッチ
でラインビームをずらしていくだけで半導体膜の１箇所
からみれば、レーザ光が２００回、照射されたことにな
る。また、２５μｍピッチでラインビームをずらしてい
けば、半導体膜の１箇所からみればレーザ光が２０回、
照射されたことになり、６μｍピッチでラインビームを
ずらしていけば、半導体膜の１箇所からみればレーザ光
が約８０回、照射されたことになる。

【００１４】本発明において、前記アニール工程を行う
時点で前記非晶質の半導体膜の表面に形成されている酸
化膜の厚さを前記ゲート絶縁膜の厚さの１／５０以下と
するにあたっては、たとえば、前記成膜工程の後、前記
レーザアニール工程を行う前に、前記非晶質の半導体膜
の表面に形成されている酸化膜を除去するエッチング工
程を行う。本発明において、このエッチング工程では、
たとえば、前記非晶質の半導体膜の表面に対してフッ化
水素を含むエッチング液を用いたウエットエッチングを
行う。また、エッチング工程では、前記非晶質の半導体
膜の表面に対してフッ素を含むエッチングガスを用いた
ドライエッチングを行ってもよい。ここで、前記エッチ
ング工程を行った後、前記レーザアニール工程を行うま
での間に前記半導体膜が酸素含有雰囲気中に晒される暴
露時間をＴ時間とし、前記ゲート絶縁膜の厚さをｔオン
グストロームとしたときに前記暴露時間と前記ゲート絶
縁膜の厚さは、以下の式

【００１５】を満たす関係にあることが好ましい。エッ
チング工程により酸化膜を除去した後の半導体膜表面に
おいて、酸化膜の成長スピードは、大気中では〜５０オ
ングストロームまでは通常、最大で１０オングストロー
ム／時間程度であるので、ゲート絶縁膜の厚さをｔ（オ
ングストローム）とすると、表面酸化膜の許容厚さはｔ
／５０（オングストローム）以下である。従って、エッ
チング工程で酸化膜を除去した後の大気中での暴露時間
は、ｔ／５０／１０＝ｔ／５００（時間）を守ればよ
い。

【００１６】本発明において、前記アニール工程を行う
時点で前記非晶質の半導体膜の表面に形成されている酸
化膜の厚さを前記ゲート絶縁膜の厚さの１／５０以下と
するにあたっては、前記成膜工程の後、前記レーザアニ
ール工程を行うまで、前記非晶質の半導体膜の表面を非
酸化性雰囲気に保持し、酸化性雰囲気に晒さない方法を
用いてもよい。

【００１７】本発明において、前記レーザアニール工程
は、非酸化性雰囲気中で行うことが好ましい。

【００１８】このようなＴＦＴの製造方法は、たとえ
ば、電気光学装置のアクティブマトリクス基板上に少な
くとも画素スイッチング用のＴＦＴを製造するのに利用
できる。

【００１９】

【発明の実施の形態】以下に、図面を参照して本発明の
各実施の形態を説明するが、その前に各形態で共通な内
容（ＴＦＴの構造およびその基本的な製造方法）を説明
しておく。

【００２０】［ＴＦＴの構成］図１および図２はそれぞ
れ、ＴＦＴの平面図および断面図である。ここに示すＴ
ＦＴは、後述する液晶装置（電気光学装置）のアクティ
ブマトリクス基板上に画素スイッチング用のＴＦＴとし
て形成される。すなわち、図１にアクティブマトリクス
基板上に構成される画素群のうちの１つを一部の画素領
域を抜き出して示すように、マトリクス状に複数の透明
なＩＴＯ（ＩｎｄｉｕｍＴｉｎＯｘｉｄｅ）膜から
なる画素電極８が形成されており、これら各画素電極８
に対して画素スイッチング用のＴＦＴ１０がそれぞれ接
続している。また、画素電極８の縦横の境界に沿って、
データ線９０、走査線９１および容量線９２が形成さ
れ、ＴＦＴ１０は、データ線９０および走査線９１に対
して接続している。すなわち、データ線９０は、コンタ
クトホールを介してＴＦＴ１０のソース領域１６に電気
的に接続し、画素電極８は、コンタクトホールを介して
ＴＦＴ１０のドレイン領域１７に電気的に接続してい
る。また、ＴＦＴ１０のチャネル形成領域１５に対向す
るように走査線９１が延びている。なお、保持容量４０
は、画素スイッチング用のＴＦＴ１０を形成するための
シリコン膜１０ａ（半導体膜／図１に斜線を付した領
域）の延設部分に相当するシリコン膜４０ａ（半導体膜
／図１に斜線を付した領域）を導電化したものを下電極
４１とし、この下電極４１に容量線９２が上電極として
重なった構造になっている。

【００２１】このように構成した画素領域のＡ−Ａ′線
における断面は、図２に示すように表される。この図か
らわかるように、アクティブマトリクス基板１１の基体
たる透明な基板３０の表面に絶縁性の下地保護膜３０１
が形成され、この下地保護膜３０１の表面には、島状の
シリコン膜１０ａ、４０ａが形成されている。シリコン
膜１０ａの表面には、厚さが約１０００オングストロー
ムのゲート絶縁膜１３が形成され、このゲート絶縁膜１
３の表面に走査線９１がゲート電極として通っている。
シリコン膜１０ａのうち、走査線９１に対してゲート絶
縁膜１３を介して対峙する領域がチャネル形成領域１５
になっている。このチャネル形成領域１５に対して一方
側には、低濃度ソース領域１６１および高濃度ソース領
域１６２を備えるソース領域１６が形成され、他方側に
は低濃度ドレイン領域１７１および高濃度ドレイン領域
１７２を備えるドレイン領域１７が形成されている。

【００２２】このように構成された画素スイッチング用
のＴＦＴ１０の表面側には、第１層間絶縁膜１８および
第２層間絶縁膜１９が形成され、第１層間絶縁膜１８の
表面に形成されたデータ線９０は、第１層間絶縁膜１８
に形成されたコンタクトホールを介して高濃度ソース領
域１６２に電気的に接続している。第１層間絶縁膜１８
の表面にはデータ線９０と同時形成されたドレイン電極
１４が形成され、このドレイン電極１４は、第１層間絶
縁膜１８に形成されたコンタクトホールを介して高濃度
ドレイン領域１７２に電気的に接続している。また、第
２層間絶縁膜１９の表面には画素電極８が形成され、こ
の画素電極８は、第２層間絶縁膜１９に形成されたコン
タクトホールを介してドレイン電極１４に電気的に接続
している。ここで、第２層間絶縁膜１９はポリシラザン
塗布膜を焼成して得た下層側層間絶縁膜１９１と、ＣＶ
Ｄ法により形成されたシリコン酸化膜からなる上層側層
間絶縁膜１９２との２層構造になっている。画素電極８
の表面側にはシリコン酸化膜や有機膜からなる表面保護
膜４５が形成され、この表面保護膜４５の表面にポリイ
ミド膜からなる配向膜４６が形成されている。この配向
膜４６は、ポリイミド膜に対してラビング処理が施され
た膜である。

【００２３】なお、高濃度ドレイン領域１７２から延設
されたシリコン膜４０ａには高濃度領域からなる下電極
４１が形成されている。この下電極４１に対しては、ゲ
ート絶縁膜１３と同時形成された絶縁膜（誘電体膜）を
介して容量線９２が対向している。このようにして保持
容量４０が形成されている。

【００２４】ここで、ＴＦＴ１０は、好ましくは上述の
ようにＬＤＤ（ライトリー・ドープド・ドレイン）構造
をもつが、低濃度ソース領域１６１および低濃度ドレイ
ン領域１７１に相当する領域に不純物イオンの打ち込み
を行わないオフセット構造を有していてもよい。また、
ＴＦＴ１０は、走査線９１をマスクとして高濃度で不純
物イオンを打ち込み、自己整合的に高濃度ソースおよび
ドレイン領域を形成したセルフアライン型のＴＦＴであ
ってもよい。なお、本形態では、ＴＦＴ１０のゲート電
極（走査線９１）をソース−ドレイン領域の間に１個の
み配置したシングルゲート構造としたが、これらの間に
２個以上のゲート電極を配置してもよい。この際、各々
のゲート電極には同一の信号が印加されるようにする。
このようにデュアルゲート（ダブルゲート）或いはトリ
プルゲート以上でＴＦＴ１０を構成すれば、チャネルと
ソース−ドレイン領域の接合部でのリーク電流を防止で
き、オフ時の電流を低減することが出来る。これらのゲ
ート電極の少なくとも１個をＬＤＤ構造或いはオフセッ
ト構造にすれば、さらにオフ電流を低減でき、安定した
スイッチング素子を得ることが出来る。

【００２５】［ＴＦＴの製造方法］このような構成のＴ
ＦＴ１０を製造する方法を、図３ないし図８を参照して
説明する。図３、図５、図６、図７および図８は、本形
態のアクティブマトリクス基板１１の製造方法を示す工
程断面図であり、いずれの図においても、図１のＡ−
Ａ′線における断面に相当する。但し、ここでは画素用
ＴＦＴ１００の製造方法のみについて説明することし、
保持容量４０などの製造方法の説明および図示を省略す
る。図４は、レーザアニール装置の概略構成図である。

【００２６】ガラス基板上にＴＦＴを製造するには、ま
ず、ガラス基板を変形させることなく、ガラス基板上に
多結晶性の半導体膜を形成する必要がある。このような
制約下で多結晶の半導体膜を形成するには、図３（Ａ）
に示すように、超音波洗浄等により清浄化したガラス製
等の基板３０を準備した後、基板温度が約１５０℃から
約４５０℃の温度条件下で、図３（Ｂ）に示すように、
基板３０の全面にシリコン酸化膜からなる下地保護膜３
０１をプラズマＣＶＤ法により形成する。このときの原
料ガスとしては、たとえばモノシランと笑気ガスとの混
合ガスやＴＥＯＳと酸素、あるいはジシランとアンモニ
アを用いることができる。

【００２７】次に、基板温度が約１５０℃から約４５０
℃の温度条件下で基板３０の全面にアモルファスシリコ
ン膜からなる半導体膜１００をプラズマＣＶＤ法により
形成する。このときの原料ガスとしては、たとえばジシ
ランやモノシランを用いることができる（成膜工程）。

【００２８】次に、図３（Ｃ）に示すように、半導体膜
１００に対してレーザ光を照射してレーザアニールを施
す（レーザアニール工程）。

【００２９】このレーザアニール工程では、図４に示す
ように、レーザ光の照射領域ＬがＸ方向（主走査方向）
に長いラインビームＬ０（たとえば、レーザパルスの繰
り返し周波数が２００Ｈｚのラインビーム）を半導体膜
１００に照射する。その結果、アモファスの半導体膜１
００は、一度溶融し、冷却固化過程を経て結晶化する。
この際には、各領域へのレーザ光の照射時間が非常に短
時間であり、かつ、照射領域も基板全体に対して局所的
であるため、基板全体が同時に高温に熱せられることが
ない。それ故、基板３０として用いたガラス基板は、石
英基板と比較して耐熱性の面で劣るが、熱による変形や
割れ等が生じない。

【００３０】図４に示すアニール装置３００では、アモ
ルファスシリコン膜からなる半導体膜１００が形成され
たガラス製の基板３０を載置するＸ−Ｙステージ３１０
と、レーザ光源３２０と、このレーザ光源３２０から出
射されたレーザ光をステージ３１０上に載置された基板
３０に向けてラインビームＬ０として出射、集光する光
学系３２５とを有している。ここに示す例では、ライン
ビームＬ０の照射領域Ｌは約３００ｍｍの寸法でＸ方向
に延びており、基板３０の全面にレーザアニールを行う
には、Ｘ−Ｙステージ３１０がＹ方向に移動していくこ
とになる。

【００３１】ここで、ラインビームの照射領域の幅寸法
が５００μｍであれば、２．５μｍピッチでラインビー
ムをずらしていくだけで半導体膜１００の１箇所からみ
れば、レーザ光が２００回、照射されたことになる。ま
た、２５μｍピッチでラインビームをずらしていけば、
半導体膜１００の１箇所からみればレーザ光が２０回、
照射されたことになり、６μｍピッチでラインビームを
ずらしていけば、半導体膜１００の１箇所からみればレ
ーザ光が約８０回、照射されたことになる。

【００３２】次に、図５（Ａ）に示すように、半導体膜
１００の表面にフォトリソグラフィ技術を用いてレジス
トマスク５５１を形成する。

【００３３】次に、レジストマスク５５１を介して半導
体膜１００をパターニングし、図５（Ｂ）に示すよう
に、島状の半導体膜１０ａ（能動層）を形成する。

【００３４】次に、図５（Ｃ）に示すように、３５０℃
以下の温度条件下で、ＣＶＤ法などにより半導体膜１０
ａの表面に厚さが約１０００オングストロームのシリコ
ン酸化膜からなるゲート絶縁膜１３を形成する（ゲート
絶縁膜形成工程）。このときの原料ガスは、たとえばＴ
ＥＯＳと酸素ガスとの混合ガスを用いることができる。
ゲート絶縁膜１３としてシリコン窒化膜を用いてもよ
い。

【００３５】次に、図５（Ｄ）に示すように、ゲート電
極などを形成するためのタンタル膜９１０を絶縁基板３
０全面に形成した後、フォトリソグラフィ技術を用いて
レジストマスク５５２を形成する。

【００３６】次に、レジストマスク５５２を介してタン
タル膜３をパターニングし、図５（Ｅ）に示すように、
走査線９１（ゲート電極）を形成する。

【００３７】次に、図６（Ａ）に示すように、画素ＴＦ
Ｔ部および駆動回路のＮチャネルＴＦＴ部の側には、走
査線９１（ゲート電極）をマスクとして、約０．１×１
０¹³／ｃｍ²〜約１０×１０¹³／ｃｍ²のドーズ量で低
濃度の不純物イオン（リンイオン）の打ち込みを行い、
画素ＴＦＴ部の側には、ゲート電極に対して自己整合的
に低濃度のソース領域１６１および低濃度のドレイン領
域１７１を形成する。ここで、ゲート電極の真下に位置
しているため、不純物イオンが導入されなかった部分は
半導体膜のままのチャネル領域１５となる。

【００３８】次に、図６（Ｂ）に示すように、画素ＴＦ
Ｔ部では、ゲート電極より幅の広いレジストマスク５５
３を形成して高濃度の不純物イオン（リンイオン）を約
０．１×１０¹⁵／ｃｍ²〜約１０×１０¹⁵／ｃｍ²のド
ーズ量で打ち込み、高濃度のソース領域１６２およびド
レイン領域１７２を形成する。このようにして、図６
（Ｃ）に示すように、低濃度ソース領域１６１および高
濃度ソース領域１６２を備えるソース領域１６を形成
し、低濃度ドレイン領域１７１および高濃度ドレイン領
域１７２を備えるドレイン領域１７を形成する。

【００３９】これらの不純物導入工程に代えて、低濃度
の不純物の打ち込みを行わずにゲート電極より幅の広い
レジストマスク５５３を形成した状態で高濃度の不純物
（リンイオン）を打ち込み、オフセット構造のソース領
域およびドレイン領域を形成してもよい。また、ゲート
電極の上に高濃度の不純物（リンイオン）を打ち込ん
で、セルフアライン構造のソース領域およびドレイン領
域を形成してもとよいことは勿論である。

【００４０】また、図示を省略するが、周辺駆動回路の
ＰチャネルＴＦＴ部を形成するために、前記画素部およ
びＮチャネルＴＦＴ部をレジストで被覆保護して、ゲー
ト電極をマスクとして、約０．１×１０¹⁵／ｃｍ²〜約
１０×１０¹⁵／ｃｍ²のドーズ量でボロンイオンを打ち
込むことにより、自己整合的にＰチャネルのソース・ド
レイン領域を形成する。なお、ＮチャネルＴＦＴ部の形
成時と同様に、ゲート電極をマスクとして、約０．１×
１０¹³／ｃｍ²〜約１０×１０¹³／ｃｍ²のドーズ量で
低濃度の不純物（ボロンイオン）を導入して、ポリシリ
コン膜に低濃度領域を形成した後、ゲート電極より幅の
広いマスクを形成して高濃度の不純物（ボロンイオン）
を約０．１×１０¹⁵／ｃｍ²〜約１０×１０¹⁵／ｃｍ²
のドーズ量で打ち込み、ＬＤＤ構造のソース領域および
ドレイン領域を形成してもよい。また、低濃度の不純物
の打ち込みを行わずに、ゲート電極より幅の広いマスク
を形成した状態で高濃度の不純物（リンイオン）を打ち
込み、オフセット構造のソース領域およびドレイン領域
を形成してもよい。これらのイオン打ち込み工程によっ
て、ＣＭＯＳ化が可能になり、周辺駆動回路の同一基板
内への内蔵が可能となる。

【００４１】次に、図６（Ｄ）に示すように、走査線９
１の表面側にＣＶＤ法などにより、酸化シリコン膜やＮ
ＳＧ膜（ボロンやリンを含まないシリケートガラス膜）
などからなる第１の層間絶縁膜１８を３０００オングス
トローム〜１５０００オングストローム程度の膜厚で形
成した後、フォトリソグラフィ技術を用いて、第１の層
間絶縁膜１８にコンタクトホールや切断用孔を形成する
ためのレジストマスク５５４を形成する。

【００４２】次に、レジストマスク５５４を介して第１
の層間絶縁膜１８にエッチングを行い、図６（Ｅ）に示
すように、第１の層間絶縁膜１８のうち、ソース領域１
６２およびドレイン領域１７２に対応する部分にコンタ
クトホールをそれぞれ形成する。

【００４３】次に、図７（Ａ）に示すように、第１の層
間絶縁膜１８の表面側に、ソース電極などを構成するた
めのアルミニウム膜９００をスパッタ法などで形成した
後、フォトリソグラフィ技術を用いて、レジストマスク
５５５を形成する。

【００４４】次に、レジストマスク５５５を介してアル
ミニウム膜９００にエッチングを行い、図７（Ｂ）に示
すように、ソース領域１６２にコンタクトホールを介し
て電気的に接続するアルミニウム膜からなるソース電極
（データ線９０の一部）と、ドレイン領域１７２にコン
タクトホールを介して電気的に接続するドレイン電極１
４とを形成する。

【００４５】次に、図７（Ｃ）に示すように、ソース電
極９０およびドレイン電極１４の表面側に、ペルヒドロ
ポリシラザンまたはこれを含む組成物の塗布膜を焼成し
た層間絶縁膜１９１を形成する。さらに、この層間絶縁
膜１９１の表面に、ＴＥＯＳを用いたＣＶＤ法によりた
とえば４００℃程度の温度条件下で厚さが約５００オン
グストローム〜約１５０００オングストロームのシリコ
ン酸化膜からなる上層側層間絶縁膜１９２を形成する。
これらの層間絶縁膜１９１、１９２によって、第２の層
間絶縁膜１９が形成される。ここで、ペルヒドロポリシ
ラザンとは無機ポリシラザンの一種であり、大気中で焼
成することによってシリコン酸化膜に転化する塗布型コ
ーティング材料である。たとえば、東燃（株）製のポリ
シラザンは、−（ＳｉＨ2 ＮＨ）−を単位とする無機ポ
リマーであり、キシレンなどの有機溶剤に可溶である。
従って、この無機ポリマーの有機溶媒溶液（たとえば、
２０％キシレン溶液）を塗布液としてスピンコート法
（たとえば、２０００ｒｐｍ、２０秒間）で塗布した
後、４５０℃の温度で大気中で焼成すると、水分や酸素
と反応し、ＣＶＤ法で成膜したシリコン酸化膜と同等以
上の緻密なアモルファスのシリコン酸化膜を得ることが
できる。従って、この方法で成膜した層間絶縁膜１９１
（シリコン酸化膜）はＣＶＤ法で形成した層間絶縁膜と
同様の信頼性を有しているとともに、ドレイン電極１４
に起因する凹凸などを平坦化してくれる。

【００４６】次に、図７（Ｃ）に示すように、フォトリ
ソグラフィ技術を用いて、絶縁膜１８、１９にコンタク
トホールを形成するためのレジストマスク５５６を形成
する。

【００４７】次に、レジストマスク５５６を介して第２
の層間絶縁膜１９にエッチングを行い、図７（Ｄ）に示
すように、ドレイン電極１４に対応する部分にコンタク
トホールを形成する。

【００４８】次に、図８（Ａ）に示すように、第２の層
間絶縁膜１９の表面側に、厚さが約４００オングストロ
ーム〜約２０００オングストロームのＩＴＯ膜８０をス
パッタ法などで形成した後、フォトリソグラフィ技術を
用いて、ＩＴＯ膜８０をパターニングするためのレジス
トマスク５５７を形成する。

【００４９】次に、レジストマスク５５７を介してＩＴ
Ｏ膜８０にエッチングを行って、図８（Ｂ）に示すよう
に、ドレイン電極１４に電気的に接続する画素電極８を
形成する。

【００５０】次に、図８（Ｃ）に示すように、画素電極
８の表面側にシリコン酸化膜や有機膜からなる表面保護
膜４５を形成する。

【００５１】次に、図８（Ｄ）に示すように、表面保護
膜４５の表面にポリイミド膜（配向膜４６）を形成す
る。それには、ブチルセロソルブやｎ−メチルピロリド
ンなどの溶媒に５〜１０重量％のポリイミドやポリアミ
ド酸を溶解させたポリイミド・ワニスをフレキソ印刷し
た後、加熱・硬化（焼成）する。そして、ポリイミド膜
を形成した基板をレーヨン系繊維からなるパフ布で一定
方向に擦り、ポリイミド分子を表面近傍で一定方向に配
列させる。その結果、後で充填した液晶分子とポリイミ
ド分子との相互作用により液晶分子が一定方向に配列す
る。

【００５２】［本発明の概要］このようなＴＦＴ１０の
製造方法において、図３（Ｂ）に示す成膜工程を行った
後、図３（Ｃ）に示すレーザアニール工程を行うまでの
間に非晶質の半導体膜１００の表面に厚い酸化膜が形成
されると、よほど厚いゲート絶縁膜１３を形成しない限
り、ＴＦＴ１０のゲート耐圧が低下する。

【００５３】そこで、本形態では、以下に示す図９およ
び図１０に示す知見に基づいて、レーザアニール工程を
行う時点でのアモルファスの半導体膜１００の表面状態
を適正化し、レーザアニール後の多結晶性の半導体膜表
面に大きな凹凸が形成されるのを防止する。

【００５４】図９は、レーザアニール前の非晶質の半導
体膜の表面の酸化膜の厚さと、レーザアニール後の多結
晶性の半導体膜の表面の凹凸の大きさとの関係を示すグ
ラフである。この図において、横軸は、レーザアニール
前の非晶質の半導体膜の表面の酸化膜の厚さ（単位オン
グストローム）であり、縦軸は、レーザアニール後の多
結晶性の半導体膜の１０μｍ角内における最大高低差
（本願明細書では、単に凹凸という。／単位オングスト
ローム）である。図９には、レーザアニール時のエネル
ギー密度条件を変えて行った測定結果のうち、グラフの
傾きが最大のものと最小のものの２つの条件で得られた
結果を示してある。この図から明らかなように、レーザ
アニール前の非晶質の半導体膜の表面の酸化膜の厚さが
１００オングストローム以下の範囲では、レーザアニー
ル工程を行う時点で非晶質の半導体膜の表面に形成され
ている酸化膜の厚さが薄いほど、レーザアニール後の多
結晶性の半導体膜の表面において凹凸が小さく抑えるこ
とができる。逆にいえば、酸化膜の厚さが１０オングス
トローム〜８０オングストロームの範囲において、酸化
膜の厚さが１オングストローム厚くなると、半導体膜表
面の凹凸は１０オングストローム〜１５オングストロー
ム程度増大する。

【００５５】図１０は、多結晶性の半導体膜の表面の凹
凸と、ゲート耐圧との関係を示すグラフである。この図
において、横軸は、多結晶性の半導体膜表面の１０μｍ
角内の最大高低差（本願明細書では、単に凹凸という。
／単位オングストローム）であり、縦軸はゲートリーク
電流が規定値を示すときのゲート印加電圧の変化量（高
低差〜０の時の値を取る１００％ととる）であり、多結
晶性の半導体膜表面の凹凸が０のときのゲート耐圧を基
準にしたときのゲート耐圧の低下率に相当する。ここ
で、ゲート絶縁膜は１０００オングストロームに設定し
てあるので、この図から明らかなように、多結晶性の半
導体膜の表面の凹凸が２００オングストローム、すなわ
ち、ゲート絶縁膜の厚みの１／５以下であれば、ゲート
耐圧の低下を１０％以内に抑えることができる。

【００５６】ここで、多結晶性の半導体膜の表面の凹凸
を２００オングストローム以下に抑えるには、図９に示
す結果からすれば、レーザアニール前の非晶質の半導体
膜の表面の酸化膜の厚さが約２０オングストローム以
下、すなわち、ゲート絶縁膜の厚みの１／５０以下とす
ればよい。

【００５７】そこで、本形態では、以下のようにして、
レーザアニール工程を行う時点で非晶質の半導体膜１０
０の表面に形成されている酸化膜の厚さをゲート絶縁膜
の厚さの１／５０以下に制御し、かつ、アニール工程で
のレーザ光の照射条件を適正化することにより、非晶質
の半導体膜１００を適正に多結晶化するとともに、レー
ザアニール工程を行った後の多結晶性の半導体膜１００
の表面の凹凸の大きさをゲート絶縁膜の厚みの１／５以
下とすることにより、ゲート耐圧の低下を１０％以内に
収める。なお、ここでいう「レーザアニール工程を行う
時点で非晶質の半導体膜の表面に形成されている酸化
膜」とは、基板の搬送中或いは、洗浄後の乾燥時等に大
気中で自然に成長する自然酸化膜の他、清浄なゲート界
面を得るために酸素プラズマ等で人為的に成長させた
り、あるいはＣＶＤ法で形成した酸化膜も含む意味であ
る。

【００５８】［実施の形態１］本形態では、ＴＦＴの製
造方法のうち、図３を参照して説明した多結晶性の半導
体膜の製造工程を以下のように改良する。

【００５９】まず、図３（Ａ）に示すように、ガラス製
等の基板３０を準備した後、温度が約１５０℃から約４
５０℃の温度条件下で、図３（Ｂ）に示すように、基板
３０の全面にシリコン酸化膜からなる下地保護膜３０１
をプラズマＣＶＤ法により形成する。

【００６０】次に、基板温度が約１５０℃から約４５０
℃の温度条件下で基板３０の全面に膜厚が３００オング
ストローム〜１５００オングストローム、たとえば１０
００オングストロームのアモルファスシリコン膜からな
る半導体膜１００をプラズマＣＶＤあるいは低圧ＣＶＤ
法により形成する。

【００６１】次に、成膜・搬送中に付着したゴミを除去
するために純水とナイロンブラシでスクラブ洗浄を行っ
たあと、ＮＨ₄ ＯＨ：Ｈ₂ Ｏ₂：Ｈ₂ Ｏ＝１：２：２５
０の溶液に５分間浸漬し、純水で１０分間リンスを行
う。

【００６２】次に、ＨＦ（フッ化水素酸）：Ｈ₂ Ｏ＝
１：５０のエッチング液で３０秒間〜１分間、ウエット
エッチングを行い、非晶質の半導体膜１００の表面に形
成されているシリコン酸化膜を完全に除去する（エッチ
ング工程）。

【００６３】しかる後に、超音波振動を加えた純水槽で
１０分間リンスを行う。最後にスピン乾燥で水を切る。

【００６４】その後、速やかに、たとえば１時間以内
に、レーザアニール装置で、図３（Ｃ）に示すように、
３０８ｎｍのエキシマレーザビームを、例えば、４００
ｍＪ／ｃｍ²のエネルギー密度で照射する。ビーム形状
は、適当な光学系で２００ｍｍ×４００μｍとし、短軸
方向に所定のピッチだけずらしながら基板全面に照射を
行う（レーザアニール工程）。ここで行うレーザアニー
ルは、真空中あるいは不活性ガス中といった非酸化雰囲
気中で行う。但し、なんらかの原因、例えば搬送システ
ムのトラブルにより、ＨＦ：Ｈ₂ Ｏ＝１：５０のエッチ
ング液によるエッチング工程後、レーザアニール装置に
入るまでの経過時間が２時間となった場合には再度、Ｈ
Ｆ：Ｈ₂ Ｏ＝１：５０のエッチング液で３０秒間〜１分
間のウエットエッチングを行う。

【００６５】すなわち、エッチング工程を行った後、レ
ーザアニール工程を行うまでの間に前記半導体膜が酸素
含有雰囲気中に晒される暴露時間をＴ時間とし、前記ゲ
ート絶縁膜の厚さをｔオングストロームとしたときに前
記暴露時間と前記ゲート絶縁膜の厚さは、以下の式Ｔ ≦ ｔ／５００を満たす関係を維持する。すなわち、エッチング工程に
より酸化膜を除去した後の半導体膜表面において、シリ
コン酸化膜の成長速度は、大気中では〜５０オングスト
ロームまでは通常、最大で１０オングストローム／時間
程度であるので、ゲート絶縁膜の厚さをｔ（オングスト
ローム）とすると、表面酸化膜の許容厚さはｔ／５０
（オングストローム）以下であるので、エッチング工程
で酸化膜を除去した後の大気中での暴露時間は、ｔ／５
０／１０＝ｔ／５００（時間）が限界である。たとえ
ば、ゲート絶縁膜の膜厚が１０００オングストロームで
あれば、大気中での暴露を許容できる時間は２時間であ
る。従って、エッチング工程の後、１時間以内にレーザ
アニール工程を行うことが好ましい。

【００６６】ここで、図１１には、レーザアニール工程
でのレーザ光の照射条件（半導体膜表面の１箇所からみ
たときのレーザ光の照射回数）と、非晶質の半導体膜か
ら多結晶性の半導体膜に相転移させた後の半導体表面の
凹凸の大きさとの関係を示してある。

【００６７】この図１１には、レーザアニール工程を行
う時点で半導体膜１００表面に酸化膜が存在しない場合
におけるレーザ光の照射条件（半導体膜表面の１箇所か
らみたときのレーザ光の照射回数）と、多結晶性の半導
体膜１００に相転移させた後の半導体１００表面の凹凸
の大きさとの関係が実線Ｌ１１を示し、レーザアニール
工程を行う時点で半導体膜１００表面に厚い酸化膜（ゲ
ート絶縁膜１３の厚さの１／５０倍以上の厚さの酸化
膜）が存在している場合におけるレーザ光の照射条件
（半導体膜表面の１箇所からみたときのレーザ光の照射
回数）と、多結晶性の半導体膜に相転移させた後の半導
体表面の凹凸の大きさとの関係を実線Ｌ１２で示してあ
る。

【００６８】この図から明らかなように、レーザアニー
ル工程を行う時点で半導体膜１００表面に厚い酸化膜
（ゲート絶縁膜の厚さの１／５０倍以上の厚さの酸化
膜）が存在している場合には、レーザ光の照射回数を増
やすほど、多結晶に相転移した後の半導体膜１００表面
の凹凸が大きくなっていく傾向にある。

【００６９】これに対して、レーザアニール工程を行う
時点で半導体膜１００表面に酸化膜が存在しない場合に
は、レーザ光の照射回数が増えるほど、多結晶に相転移
した後の半導体膜１００表面の凹凸が小さくなり、レー
ザ光の照射回数が約２０回のとき、多結晶に相転移した
後の半導体膜１００表面の凹凸が２００オングストロー
ム以下になる。但しレーザ光の照射回数が約６０回〜約
８０回を超えると、それ以上、照射回数を増やしても、
凹凸はそれ以上、小さくならず、略一定となる。

【００７０】従って、本形態では、アニール工程では、
半導体膜１００表面の１箇所につき２０回以上、レーザ
光を照射する。すなわち、ラインビームを２５μｍ以下
のピッチでずらしていく。さらに、半導体膜１００表面
の１箇所につき８０回以上、レーザ光を照射すれば、多
結晶に相転移した後の半導体膜表面の凹凸を確実に２０
０オングストローム以下に抑えることができる。すなわ
ち、ラインビームを６μｍ以下のピッチでずらしてい
く。

【００７１】また、図１２には、レーザアニール工程を
行う時点で半導体膜１００表面に酸化膜が存在しない場
合におけるレーザアニール工程でのレーザ光の照射条件
（半導体膜表面の１箇所からみたときのレーザ光の照射
回数）と、非晶質の半導体膜１００を相転移させた多結
晶性の半導体膜１００の結晶度合いとの関係を示してあ
る。ここで、非晶質の半導体膜１００を相転移させた多
結晶性の半導体膜１００の結晶度合いは、この半導体膜
１００から形成したＴＦＴのオン電流の大きさとして計
測でき、オン電流が大きいほど半導体膜１００の結晶度
合いが高くて好ましいといえる。

【００７２】図１２に示すように、レーザ光の照射条件
（半導体膜表面の１箇所からみたときのレーザ光の照射
回数）を増やしていくと、ＴＦＴのオン電流が増大して
いくが、約１１０回〜約１２０回をピークにして、その
以上、レーザ光の照射回数を増やしていくと、ＴＦＴの
オン電流が低下していく傾向にある。しかも、レーザ光
の照射回数が２００回を超えると、レーザアニールを行
わない場合よりも、オン電流が低下してしまう。従っ
て、本形態では、半導体膜１００表面の１箇所からみた
ときのレーザ光の照射回数については、約２００回以下
にとどめる。すなわち、ラインビームを２．５μｍ以上
のピッチでずらしていく。

【００７３】しかる後に、図５（Ａ）、（Ｂ）に示すパ
ターニング工程を行った後、図５（Ｃ）に示すゲート絶
縁膜形成工程において、プラズマＣＶＤ法により膜厚が
１０００オングストロームのゲート絶縁膜１３を形成す
る（ゲート絶縁膜形成工程）。

【００７４】このように、本形態のＴＦＴの製造方法で
は、アニール工程を行う前に半導体膜表面の酸化膜を除
去する工程を行うことにより、非晶質の半導体膜の表面
に存在している酸化膜の厚さをゲート絶縁膜の厚さの１
／５０以下とし、かつ、アニール工程では、半導体膜表
面の１箇所につき約２０回〜約２００回、好ましくは約
８０回〜約２００回、レーザ光を照射するように条件設
定している。従って、レーザアニールによって、非晶質
の半導体膜を多結晶化させたときに、得られた多結晶性
の半導体膜表面には２００オングストロームを超えるよ
うな大きな凹凸が形成されないので、ゲート絶縁膜を１
０００オングストロームにまで薄くしてＴＦＴのしきい
値電圧を低下させてもゲート耐圧が低下しない。それ
故、本形態によれば、スイッチング電圧が低く、かつ、
信頼性の高いＴＦＴを製造することができる。過度にア
ニールしないように、照射回数を２００回以下にとどめ
ているので、オン電流の大きなＴＦＴを製造できる。

【００７５】［実施の形態２］本形態では、基本的なプ
ロセスは、実施の形態１と同様であるので、その説明を
省略するが、エッチング工程からレーザアニール工程を
短時間のうちに行うことを目的に、図１３に示す半導体
膜処理装置を用いる。

【００７６】図１３は、本形態の半導体膜処理装置６０
０の概略構成図である。図１３に示すように、本形態の
半導体膜処理装置６００には、非晶質の半導体膜を形成
した基板の搬入、および非晶質の半導体膜に対するレー
ザアニールによって半導体膜を多結晶化した基板の搬出
を行うためのカセット方式のローダ・アンローダー部６
１０と、基板上の非晶質の半導体膜表面に対してフッ化
水素を含むエッチング液（ＨＦ：Ｈ2 Ｏ＝１：５０のエ
ッチング液）を用いてエッチングを行うためのシャワー
方式のウエットエッチング装置６２０と、このウエット
エッチングを行った後の基板上の非晶質の半導体膜表面
に水（洗浄液）でシャワー洗浄を施す洗浄装置６３０
と、基板上の非晶質の半導体膜表面に付着した水を乾
燥、除去する乾燥装置６４０と、乾燥を終えた基板上の
非晶質の半導体膜に対してレーザアニールを行うレーザ
アニール装置６５０とが構成されている。このレーザア
ニール装置６５０は、真空ロードロック６５１、レーザ
アニール用チャンバー６５２、レーザ光学系３２５、レ
ーザ光源３２０などで構成されている。また、半導体膜
処理装置６００には、ローダ・アンローダー部６１０に
搬入された基板をウエットエッチング装置６２０、洗浄
装置６３０、乾燥装置６４０、およびレーザアニール装
置６５０に搬送した後、ローダ・アンローダー部６１０
に戻す搬送機構６６０が構成されている。ここで、搬送
機構６６０は、ローダ・アンローダー部６１０に搬入さ
れた基板をウエットエッチング装置６２０に搬送する第
１の搬送系６６１と、ウエットエッチング装置６２０か
ら洗浄装置６３０に基板を搬送するコンベア方式の第２
の搬送系６６２と、洗浄装置６３０から乾燥装置６４０
に基板を搬送する第３の搬送系６６３とから構成されて
いる。なお、乾燥装置６４０からレーザアニール装置６
５０への基板の搬送、およびレーザアニール装置６５０
からローダ・アンローダー部６１０への基板の搬送は第
１の搬送系６６１が行う。

【００７７】この半導体膜処理装置６００では、非晶質
の半導体膜の形成された基板がカセットに入れられた状
態でローダ・アンローダー部６１０に搬入されると、搬
送機構６６０の第１の搬送系６６１は、カセットより基
板を取り出してウエットエッチング装置６２０に搬入す
る。このウエットエッチング装置６２０では、コンベア
式の第２の搬送系６６２により基板が搬送され、エッチ
ング液がシャワーとして基板にかかり、基板に形成され
ている非晶質の半導体膜表面の酸化膜が完全に除去され
る。続いて、基板は、コンベア式の第２の搬送系６６２
によりリンス用の純水シャワーを用いた洗浄装置６３０
に搬送され、超音波振動を加えた純水シャワーによりエ
ッチング液が除去される。

【００７８】次に、搬送機構６６０の第３の搬送系６６
３は、基板をスピン方式の乾燥装置６４０に入れる。こ
こで基板は高速回転されて、基板上の水分が遠心力によ
り除去される。次に、搬送機構６６０の第１の搬送系６
６１は、基板を乾燥装置６４０より真空ロードロック６
５１に入れ、ここで真空引きされた後、基板は、レーザ
アニール装置６５０のチャンバー６５２内に搬入され
る。ここで、レーザアニール用のチャンバー６５２内
は、真空あるいは不活性ガスを用いた非酸化性の雰囲気
に設定されており、この非酸化性の雰囲内で基板上の非
晶質の半導体膜はレーザアニールを受ける。その結果、
基板上の非晶質の半導体膜は多結晶性の半導体膜とな
る。しかる後に、搬送機構６６０の第１の搬送系６６１
は、基板をレーザアニール用のチャンバー６５２内から
真空ロードロック６５１に移す。そして、搬送機構６６
０の第１の搬送系６６１は、基板をローダ・アンローダ
ー部６１０のカセットに戻す。以下、すべての基板に対
し同様な処理が行われる。

【００７９】このように、本形態の半導体膜処理装置６
００では、エッチング装置６２０とレーザアニール装置
６５０とが一体になっているので、非晶質の半導体膜に
対するエッチング後、レーザアニール工程まで基板を短
時間で搬送できる。従って、ウエットエッチング後の非
晶質の半導体膜表面に厚い酸化膜が形成されない。それ
故、レーザアニール工程を行う時点で非晶質の半導体膜
の表面に形成されている酸化膜の厚さをゲート絶縁膜の
厚さの１／５０以下に制御できるので、レーザアニール
工程を行った後の多結晶性の半導体膜の表面の凹凸の大
きさをゲート絶縁膜の厚みの１／５以下とし、ゲート耐
圧の低下を１０％以内に収めることができる。

【００８０】［実施の形態３］本形態でも、基本的なプ
ロセスは、実施の形態２と同様であるので、その詳細な
説明を省略するが、エッチング工程からレーザアニール
工程を短時間のうちに行うことを目的に、図１４に示す
半導体膜処理装置を用いる。また、この半導体膜処理装
置はエッチング工程としてドライエッチングを行うよう
に構成されている。

【００８１】図１４において、半導体膜処理装置７００
には、非晶質の半導体膜が形成された基板の搬入、およ
び非晶質の半導体膜に対するレーザアニールによって半
導体膜を多結晶化した基板の搬出を行うためのカセット
式のローダ・アンローダー部７１０と、基板上の前記非
晶質の半導体膜に対してフッ素を含むエッチングガスを
用いてエッチングを行うためのガス・ＲＦ供給部７２２
を備えるドライエッチング装置７２０と、このドライエ
ッチング装置７２０でドライエッチングを行った後の基
板上の非晶質の半導体膜に対してレーザアニールを行う
レーザアニール装置７５０とが構成されている。また、
半導体膜処理装置７００には、ローダ・アンローダー部
７１０に搬入された基板をドライエッチング装置７２
０、およびレーザアニール装置７５０に搬送した後、ロ
ーダ・アンローダー部７１０に戻す搬送機構７６０と、
基板の搬送経路を非酸化性雰囲気に保持するハウジング
７９０とが構成されている。このように、この半導体膜
処理装置７００では、基板が真空内で搬送されるため、
レーザアニール装置７５０は、レーザアニール用チャン
バー７５２、レーザ光学系３２５、レーザ光源３２０な
どで構成され、真空ロードロックが配置されていない。

【００８２】この半導体膜処理装置７００では、非晶質
の半導体膜の形成、スクラブ洗浄、超音波振動を加えた
純水シャワーによる１分程度のリンス、およびスピン乾
燥を行った基板がカセットに入れられた状態でローダ・
アンローダー部７１０に搬入されると、搬送機構７６０
は、カセットより基板を取り出してドライエッチング装
置７２０に搬入する。このドライエッチング装置７２０
では、ＣＨＦ3 ガスで３０秒間、エッチングが行われ、
基板に形成されている非晶質の半導体膜表面から酸化膜
が除去される。次に、搬送機構７６０は、基板をレーザ
アニール装置７５０のチャンバー内に搬入する。ここ
で、レーザアニール用のチャンバー内は、真空あるいは
不活性ガスを用いた非酸化性の雰囲気に設定されてお
り、この非酸化性の雰囲内で基板上の非晶質の半導体膜
はレーザアニールを受ける。その結果、基板上の非晶質
の半導体膜は多結晶性の半導体膜となる。しかる後に、
搬送機構７６０は、基板をレーザアニール用のチャンバ
ー内から取り出してローダ・アンローダー部７１０のカ
セットに戻す。以下、すべての基板に対して同様な処理
が行われる。この間、ハウジング７９０内は真空に保た
れている。

【００８３】このような半導体膜処理装置７００によれ
ば、エッチング装置７２０とレーザアニール装置７５０
とが一体になっており、かつ、これらの装置間で基板を
搬送する際に基板表面の非晶質の半導体膜が酸化性雰囲
気にさらされないので、ドライエッチング後の非晶質の
半導体膜表面に酸化膜が形成されない。それ故、レーザ
アニール工程を行う時点で非晶質の半導体膜の表面に形
成されている酸化膜の厚さをゲート絶縁膜の厚さの１／
５０以下に制御できるので、レーザアニール工程を行っ
た後の多結晶性の半導体膜の表面の凹凸の大きさをゲー
ト絶縁膜の厚みの１／５以下とし、ゲート耐圧の低下を
１０％以内に収めることができる。

【００８４】［実施の形態４］本形態では、図３（Ｂ）
に示すように、基板３０の表面に非晶質の半導体膜を形
成した後、図３（Ｃ）に示すように、アニール工程を行
うまでの間、非晶質の半導体膜の表面を非酸化性雰囲気
中に保持し、酸化性雰囲気に一切、晒さない。従って、
レーザアニール工程を行う時点で非晶質の半導体膜の表
面に酸化膜が形成されていないので、レーザアニール工
程を行った後の多結晶性の半導体膜の表面に凹凸がほと
んど形成されない。それ故、この半導体膜を能動層とし
て用いたＴＦＴでは、ゲート耐圧の低下が発生しない。

【００８５】このような方法を実施するために、本形態
では、図１５に示す半導体膜処理装置８００を用いる。
この半導体膜処理装置８００では、基板の搬入および基
板の搬出を行うためのローダ・アンローダー部８１０
と、基板上に非晶質の半導体膜を形成するためのガス・
ＲＦ供給部８７２を備える成膜装置８７０（ＣＶＤ成膜
装置）と、この成膜装置８７０で形成した基板上の非晶
質の半導体膜に対してレーザアニールを行うレーザアニ
ール装置８５０とが構成されている。また、半導体膜処
理装置８００では、ローダ・アンローダー部８１０に搬
入された基板を成膜装置８７０およびレーザアニール装
置８５０に搬送した後、ローダ・アンローダー部８１０
に戻す搬送機構８６０と、基板の搬送経路を非酸化性雰
囲気に保持するハウジング８９０とが構成されている。

【００８６】このように構成した半導体膜処理装置８０
０では、基板がカセットに入れられた状態でローダ・ア
ンローダー部８１０に搬入されると、搬送機構８６０
は、カセットより基板を取り出して枚葉式の成膜装置８
７０に搬入する。この成膜装置８７０では、基板の全面
に１０００オングストロームのアモルファスシリコン膜
からなる半導体膜をプラズマＣＶＤあるいは低圧ＣＶＤ
法により形成する。次に、搬送機構８６０は、基板をレ
ーザアニール装置８５０のチャンバー内に搬入する。こ
こで、レーザアニール用のチャンバー８５２内は、真空
あるいは不活性ガスを用いた非酸化性の雰囲気に設定さ
れており、この非酸化性の雰囲内で基板上の非晶質の半
導体膜をレーザアニールを受ける。その結果、基板上の
非晶質の半導体膜は多結晶性の半導体膜となる。しかる
後に、搬送機構８６０は、基板をレーザアニール用のチ
ャンバー内から取り出してローダ・アンローダー部８１
０のカセットに戻す。以下、すべての基板に対して同様
な処理が行われる。この間、ハウジング８９０内は真空
に保たれている。

【００８７】このように本形態の半導体膜処理装置８０
０では、成膜装置８７０とレーザアニール装置８５０と
が一体になっており、かつ、これらの装置間で基板を搬
送する際に真空中で基板が扱われる。従って、基板表面
の非晶質の半導体膜は酸化性雰囲気にさらされないの
で、非晶質の半導体膜表面に酸化膜が形成されない。従
って、レーザアニール工程を行う時点で非晶質の半導体
膜の表面に酸化膜が形成されていないので、レーザアニ
ール工程を行った後の多結晶性の半導体膜の表面に凹凸
がほとんど形成されない。それ故、この半導体膜を能動
層として用いたＴＦＴでは、ゲート耐圧の低下が発生し
ない。

【００８８】［液晶パネルの構成］このような方法で形
成されたＴＦＴの使用例として、このＴＦＴを画素スイ
ッチング用および駆動回路用にアクティブマトリスク基
板に形成した例を説明する。

【００８９】図１６および図１７はそれぞれ、本形態に
係る液晶表示装置に用いた電気光学装置を対向基板の側
からみた平面図、および図１６のＨ−Ｈ′線で切断した
ときの電気光学装置の断面図である。

【００９０】これらの図において、液晶表示装置に用い
る電気光学装置１は、画素電極８がマトリクス状に形成
されたアクティブマトリクス基板１１と、対向電極３１
が形成された対向基板１２と、これらの基板間に封入、
挟持されている液晶３９とから概略構成されている。ア
クティブマトリクス基板１１と対向基板１２とは、対向
基板１２の外周縁に沿って形成されたギャップ材含有の
シール材５２によって所定の間隙を介して貼り合わされ
ている。また、アクティブマトリクス基板１１と対向基
板１２との間には、シール材５２によって液晶封入領域
４０が区画形成され、この液晶封入領域４０内に液晶３
９が封入されている。この液晶封入領域４０内におい
て、アクティブマトリクス基板１１と対向基板１２と間
にはスペーサ３７を介在させることもある。但し、電気
光学装置１を投射型表示装置のライトバルブとして用い
る場合には、このスペーサ３７の像が投射されることを
防止するためにスペーサ３７の配置を省略するのが一般
的である。シール材５２としては、エポキシ樹脂や各種
の紫外線硬化樹脂などを用いることができる。また、シ
ール材５２に配合されるギャップ材としては、約２μｍ
〜約１０μｍの無機あるいは有機質のファイバ若しくは
球などが用いられる。

【００９１】対向基板１２はアクティブマトリクス基板
１１よりも小さく、アクティブマトリクス基板１１の周
辺部分は、対向基板１２の外周縁よりはみ出た状態に貼
り合わされる。従って、アクティブマトリクス基板１１
の駆動回路（走査線駆動回路７０やデータ線駆動回路６
０）や入出力端子４５は対向基板１２から露出した状態
にある。ここで、シール材５２は部分的に途切れている
ので、この途切れ部分によって、液晶注入口２４１が構
成されている。このため、対向基板１２とアクティブマ
トリクス基板１１とを貼り合わせた後、シール材５２の
内側領域を減圧状態にすれば、液晶注入口２４１から液
晶３９を減圧注入でき、液晶３９を封入した後、液晶注
入口２４１を封止剤２４２で塞げばよい。なお、対向基
板１２には、シール材５２の内側において画面表示領域
７を見切りするための遮光膜５４も形成されている。ま
た、対向基板１２のコーナー部のいずれにも、アクティ
ブマトリクス基板３０と対向基板１２との間で電気的導
通をとるための上下導通材５６が形成されている。

【００９２】ここで、走査線に供給される走査信号の遅
延が問題にならないならば、走査線駆動回路７０は片側
だけでも良いことは言うまでもない。また、データ線駆
動回路６０を画面表示領域７の辺に沿って両側に配列し
ても良い。例えば奇数列のデータ線は画面表示領域７の
一方の辺に沿って配設されたデータ線駆動回路から画像
信号を供給し、偶数列のデータ線は画面表示領域７の反
対側の辺に沿って配設されたデータ線駆動回路から画像
信号を供給するようにしても良い。このようにデータ線
を櫛歯状に駆動するようにすれば、データ線駆動回路６
０の形成面積を拡張することが出来るため、複雑な回路
を構成することが可能となる。また、アクティブマトリ
クス基板１１において、データ線駆動回路６０と対向す
る辺の側では、遮光膜５４の下などを利用して、プリチ
ャージ回路や検査回路が設けられることもある。なお、
データ線駆動回路６０および走査線駆動回路７０をアク
ティブマトリクス基板１１の上に形成する代わりに、た
とえば、駆動用ＬＳＩが実装されたＴＡＢ（テープオ
ートメイテッド、ボンディング）基板をアクティブマト
リクス基板１１の周辺部に形成された端子群に対して異
方性導電膜を介して電気的および機械的に接続するよう
にしてもよい。また、対向基板１２およびアクティブマ
トリクス基板１１の光入射側の面あるいは光出射側に
は、使用する液晶３９の種類、すなわち、ＴＮ（ツイス
テッドネマティック）モード、ＳＴＮ（スーパーＴＮ）
モード等々の動作モードや、ノーマリホワイトモード／
ノーマリブラックモードの別に応じて、偏光フィルム、
位相差フィルム、偏光板などが所定の向きに配置され
る。

【００９３】本形態の電気光学装置１を透過型で構成し
た場合には、たとえば、投射型液晶表示装置（液晶プロ
ジェクタ）において使用される。この場合、３枚の電気
光学装置１がＲＧＢ用のライトバルブとして各々使用さ
れ、各電気光学装置１の各々には、ＲＧＢ色分解用のダ
イクロイックミラーを介して分解された各色の光が投射
光として各々入射されることになる。従って、本形態の
電気光学装置１にはカラーフィルタが形成されていな
い。但し、対向基板１２において各画素電極８に対向す
る領域にＲＧＢのカラーフィルタをその保護膜とともに
形成することにより、投射型液晶表示以外にも、カラー
液晶テレビなどといったカラー液晶表示装置を構成する
ことができる。さらにまた、対向基板１２に何層もの屈
折率の異なる干渉層を積層することにより、光の干渉作
用を利用して、ＲＧＢ色をつくり出すダイクロイックフ
ィルタを形成してもよい。このダイクロイックフィルタ
付きの対向基板によれば、より明るいカラー表示を行う
ことができる。

【００９４】（アクティブマトリクス基板の構成）図１
８は、アクティブマトリクス基板１１の構成を模式的に
示すブロック図である。図１８に示すように、液晶表示
装置用のアクティブマトリクス基板１１上には、データ
線９０および走査線９１に接続する画素スイッチング用
のＴＦＴ１０と、このＴＦＴ１０を介してデータ線９０
から画像信号が入力される液晶セル９４が存在する。デ
ータ線９０に対しては、シフトレジスタ８４、レベルシ
フタ８５、ビデオライン８７、アナログスイッチ８６を
備えるデータ線駆動回路６０が形成されている。走査線
９１に対しては、シフトレジスタ８８およびレベルシフ
タ８９を備える走査線駆動回路７０が形成されている。

【００９５】また、画素領域には、容量線９２との間に
保持容量４０（容量素子）が形成され、この保持容量４
０は、液晶セル９４での電荷の保持特性を高める機能を
有している。なお、保持容量４０は前段の走査線９１と
の間に形成されることもある。

【００９６】（対向基板の構成）図１９は、電気光学装
置１の端部の断面図である。図１９において、対向基板
１２は、画素電極８の各々に向けて盛り上がった複数の
マイクロレンズ４３０（小さな凸レンズ）がアクティブ
マトリクス基板３０の画素電極８に対応してマトリクス
状に形成されたレンズアレイ基板４３と、このレンズア
レイ基板４３に対してマイクロレンズ４３０を覆うよう
に接着剤４８により貼り合わされた透明な薄板ガラス４
９とを有している。この薄板ガラス４９の表面には対向
電極３１が形成され、この対向電極３１の表面のうち、
マイクロレンズ４３０の境界領域に対応する領域には遮
光膜６が形成されている。薄板ガラス４９の表面におい
て、対向電極３１および遮光膜６の表面には、シリコン
酸化膜または有機膜からなる表面保護膜４４が形成さ
れ、この表面保護膜４４の表面にポリイミド膜からなる
配向膜４７が形成されている。この配向膜４７も、アク
ティブマトリクス基板１１の配向膜４６と同様、レーヨ
ン系繊維からなるパフ布で一定方向に擦るラビング処理
が施された膜である。

【００９７】このような構成の対向基板１２を用いた電
気光学装置１では、対向基板１２の側から入射した光の
うち、ＴＦＴ１０のチャネル形成領域などに照射される
光は遮光膜６によって遮られるとともに、斜めに入射し
た光などは各マイクロレンズ４３０によって各画素電極
８に向けて集光される。従って、対向基板１２の側に形
成した遮光膜６の幅が狭くても、あるいは対向基板１２
の側に遮光膜６がなくても、マイクロレンズ４３０によ
ってＴＦＴ１０のチャネル形成領域に光が入射すること
を防止することができる。それ故、ＴＦＴ１０のトラン
ジスタ特性の劣化を防止することができるので、信頼性
を向上させることができる。また、対向基板１２の側に
形成した遮光膜６の幅を狭くでき、あるいは対向基板１
２の側から遮光膜６を省略してもよいので、表示に寄与
する光量が遮光膜６によって減少するのを防止すること
ができる。よって、液晶表示装置においてコントラスト
と明るさを大幅に向上させることができる。

【００９８】このような構成の対向基板１２においてマ
イクロレンズ４３０の形成領域の周辺領域１２０、ある
いはアクティブマトリクス基板１１の外周縁よりやや内
側領域にギャップ材含有のシール材５２が塗布され、こ
のシール材５２によって、対向基板１２とアクティブマ
トリクス基板１１とが貼り合わされている。

【００９９】［電気光学装置の電子機器への適用］次
に、電気光学装置１を備えた電子機器の一例を、図２０
および図２１を参照して説明する。

【０１００】まず、図２０には、上記の各形態に係る電
気光学装置１と同様に構成された電気光学装置を備えた
電子機器の構成をブロック図で示してある。

【０１０１】図２０において、電子機器は、表示情報出
力源１０００、表示情報処理回路１００２、駆動回路１
００４、電気光学装置１００６、クロック発生回路１０
０８、および電源回路１０１０を含んで構成される。表
示情報出力源１０００は、ＲＯＭ（Read Only Memor
y）、ＲＡＭ（Random Access Memory）、光ディスクな
どのメモリ、テレビ信号の画像信号を同調して出力する
同調回路などを含んで構成され、クロック発生回路１０
０８からのクロックに基づいて、所定フォーマットの画
像信号を処理して表示情報処理回路１００２に出力す
る。この表示情報出力回路１００２は、たとえば増幅・
極性反転回路、相展開回路、ローテーション回路、ガン
マ補正回路、あるいはクランプ回路等の周知の各種処理
回路を含んで構成され、クロック信号に基づいて入力さ
れた表示情報からデジタル信号を順次生成し、クロック
信号ＣＬＫとともに駆動回路１００４に出力する。駆動
回路１００４は、電気光学装置１００６を駆動する。電
源回路１０１０は、上述の各回路に所定の電源を供給す
る。なお、前記した電気光学装置１のように、電気光学
装置１００６を構成するアクティブマトリクス基板１１
の上に駆動回路１００４を形成してもよく、それに加え
て、表示情報処理回路１００２もアクティブマトリクス
基板１１の上に形成してもよい。

【０１０２】このような構成の電子機器としては、電気
光学装置１を透過型で構成した場合には、図２１を参照
して後述する投射型液晶表示装置（液晶プロジェク
タ）、マルチメディア対応のパーソナルコンピュータ
（ＰＣ）、およびエンジニアリング・ワークステーショ
ン（ＥＷＳ）、ページャ、あるいは携帯電話、ワードプ
ロセッサ、テレビ、ビューファインダ型またはモニタ直
視型のビデオテープレコーダ、電子手帳、電子卓上計算
機、カーナビゲーション装置、ＰＯＳ端末、タッチパネ
ルなどを挙げることができる。

【０１０３】図２１に示す投射型液晶表示装置１１００
は、前記の駆動回路１００４がアクティブマトリクス基
板１１上に搭載された電気光学装置１を含む液晶モジュ
ールを３個準備し、各々ＲＧＢ用のライトバルブ１００
Ｒ、１００Ｇ、１００Ｂとして用いたプロジェクタとし
て構成されている。この液晶プロジェクタ１１００で
は、メタルハライドランプなどの白色光源のランプユニ
ット１１０２から光が出射されると、３枚のミラー１１
０６および２枚のダイクロイックミラー１１０８によっ
て、Ｒ、Ｇ、Ｂの３原色に対応する光成分Ｒ、Ｇ、Ｂに
分離され（光分離手段）、対応するライトバルブ１００
Ｒ、１００Ｇ、１００Ｂ（電気光学装置１００／液晶ラ
イトバルブ）に各々導かれる。この際に、光成分Ｂは、
光路が長いので、光損失を防ぐために入射レンズ１１２
２、リレーレンズ１１２３、および出射レンズ１１２４
からなるリレーレンズ系１１２１を介して導かれる。そ
して、ライトバルブ１００Ｒ、１００Ｇ、１００Ｂによ
って各々変調された３原色に対応する光成分Ｒ、Ｇ、Ｂ
は、ダイクロイックプリズム１１１２（光合成手段）に
３方向から入射され、再度合成された後、投射レンズ１
１１４を介してスクリーン１１２０などにカラー画像と
して投射される。

【０１０４】

【発明の効果】以上説明したように、本発明に係るＴＦ
Ｔの製造方法では、レーザアニール工程を行う時点で非
晶質の半導体膜の表面に形成されている酸化膜の厚さを
ゲート絶縁膜の厚さの１／５０以下とし、かつ、レーザ
光の照射回数を最適化することにより、レーザアニール
工程を行った後の多結晶性の半導体膜の表面の凹凸の大
きさをゲート絶縁膜の厚みの１／５以下とする。従っ
て、非晶質の半導体膜にレーザアニールを施して得た多
結晶性の半導体膜を能動層として用いた場合でも、厚い
ゲート絶縁膜を形成しなくてもゲート耐圧の低下を１０
％以下に抑えることができるなど、ゲート耐圧およびし
きい値電圧などの面で良好なトランジスタ特性を有する
ＴＦＴを製造できる。

【図面の簡単な説明】

【図１】アクティブマトリクス基板に形成された画素の
構成を示す平面図である。

【図２】図１のＡ−Ａ′線における断面図である。

【図３】（Ａ）〜（Ｃ）は、図１に示すＴＦＴの製造方
法を示す工程断面図である。

【図４】図３（Ｃ）で行うレーザアニール工程で用いる
レーザアニール装置の概略構成図である。

【図５】（Ａ）〜（Ｅ）は、図１に示すＴＦＴの製造方
法において図３に示す工程に続いて行う各工程を示す工
程断面図である。

【図６】（Ａ）〜（Ｅ）は、図１に示すＴＦＴの製造方
法において図５に示す工程に続いて行う各工程を示す工
程断面図である。

【図７】（Ａ）〜（Ｄ）は、図１に示すＴＦＴの製造方
法において図６に示す工程に続いて行う各工程を示す工
程断面図である。

【図８】（Ａ）〜（Ｄ）は、図１に示すＴＦＴの製造方
法において図７に示す工程に続いて行う各工程を示す工
程断面図である。

【図９】図１に示すＴＦＴの製造方法において、レーザ
アニール前の非晶質の半導体膜の表面の酸化膜の厚さ
と、レーザアニール後の多結晶性の半導体膜の表面の凹
凸の大きさとの関係を示すグラフである。

【図１０】図１に示すＴＦＴの製造方法において、多結
晶性の半導体膜の表面の凹凸と、ゲート耐圧との関係を
示すグラフである。

【図１１】図１に示すＴＦＴの製造方法において、レー
ザアニール工程でのレーザ光の照射条件（半導体膜表面
の１箇所からみたときのレーザ光の照射回数）と、非晶
質の半導体膜から多結晶性の半導体膜に相転移させた後
の半導体表面の凹凸の大きさとの関係を示すグラフであ
る。

【図１２】図１に示すＴＦＴの製造方法において、レー
ザアニール工程を行う時点で半導体膜表面に酸化膜が存
在しない場合、および半導体膜表面に厚い酸化膜が存在
している場合におけるレーザアニール工程でのレーザ光
の照射条件（半導体膜表面の１箇所からみたときのレー
ザ光の照射回数）と、このアニール工程によって得られ
た多結晶性の半導体膜から形成したＴＦＴのオン電流の
大きさとの関係を示すグラフである。

【図１３】本発明に係るＴＦＴの製造方法に用いた半導
体膜処理装置の概略構成図である。

【図１４】本発明に係るＴＦＴの製造方法に用いた別の
半導体膜処理装置の概略構成図である。

【図１５】本発明に係るＴＦＴの製造方法に用いたさら
に別の半導体膜処理装置の概略構成図である。

【図１６】本発明を適用したアクティブマトリクス型の
液晶表示装置用の電気光学装置の平面図である。

【図１７】図１６のＨ−Ｈ′線における断面図である。

【図１８】図１６に示すアクティブマトリクス基板のブ
ロック図である。

【図１９】図１６に示す電気光学装置の端部を拡大して
示す断面図である。

【図２０】図１６および図１７に示す電気光学装置の使
用例を示す電子機器の回路構成を示すブロック図であ
る。

【図２１】図１６および図１７に示す電気光学装置の使
用例を示す投射型液晶表示装置の全体構成図である。

【符号の説明】

１電気光学装置８画素電極１０画素スイッチング用のＴＦＴ１１アクティブマトリクス基板１２対向基板１３ゲート絶縁膜３９液晶４３レンズアレイ基板５２シール材９０データ線９４液晶セル１００半導体膜３２０レーザ光源３２５レーザ光学系６００、７００、８００半導体膜処理装置６１０、７１０８２０ローダ・アンローダー部６２０ウエットエッチング装置６３０洗浄装置６４０乾燥装置６５０、７５０、８５０レーザアニール装置６５１真空ロードロック６５２、７５２、８５２レーザアニール用チャンバー６６０、７６０、８６０搬送機構６６１第１の搬送系６６２第２の搬送系６６３第３の搬送系７２０ドライエッチング装置７２２、８７２ガス・ＲＦ供給部７９０、８９０ハウジング８７０成膜装置

フロントページの続きＦターム(参考） 2H092 GA36 GA51 JA25 JA35 JB69 KA05 KA10 KA12 KB25 MA05 MA07 MA08 MA18 MA30 MA37 MA41 NA22 PA03 PA04 PA08 PA09 PA10 PA11 QA07 QA10 RA05 5F052 AA02 BA07 BB07 CA08 DA02 DB03 EA01 EA15 FA00 JA01 JA10 5F110 AA06 AA08 AA12 BB01 BB02 BB04 CC02 DD02 DD13 DD24 DD25 EE04 EE27 FF02 FF03 FF23 FF29 FF30 GG02 GG13 GG24 GG25 GG26 GG45 GG47 HJ01 HJ04 HJ13 HL03 HL23 HM14 HM15 HM17 HM18 NN03 NN04 NN22 NN23 NN27 NN35 NN36 NN40 NN72 PP03 PP04 PP05 PP06 PP13 PP26 QQ05 QQ11 QQ30

Claims

【特許請求の範囲】

【請求項１】基板上に非晶質の半導体膜を形成する成
膜工程と、該非晶質の半導体膜に対してレーザ光を照射
して当該半導体膜を多結晶化させるレーザアニール工程
と、該多結晶性の半導体膜表面にゲート絶縁膜を形成す
るゲート絶縁膜形成工程とを有する薄膜トランジスタの
製造方法において、前記レーザアニール工程を行う時点で前記非晶質の半導
体膜の表面に存在している酸化膜の厚さを前記ゲート絶
縁膜の厚さの１／５０以下とするとともに、前記レーザアニール工程では、前記半導体膜表面の１箇
所につき２０回以上、レーザ光を照射することを特徴と
する薄膜トランジスタの製造方法。
【請求項２】請求項１において、前記レーザアニール
工程では、前記半導体膜表面の少なくとも一部に対し１
箇所につき８０回以上、レーザ光を照射することを特徴
とする薄膜トランジスタの製造方法。
【請求項３】請求項１において、前記レーザアニール
工程では、前記半導体膜表面の少なくとも一部に対し１
箇所につき２００回以下のレーザ光の照射にとどめるこ
とを特徴とする薄膜トランジスタの製造方法。
【請求項４】請求項１ないし３のいずれかにおいて、
前記レーザアニール工程では、前記レーザ光としてライ
ンビームを用い、該ラインビームの長手方向と直交する
方向に当該ラインビームの照射領域を部分的に重ねなが
ら前記半導体膜表面にレーザ光を照射していくことを特
徴とする薄膜トランジスタの製造方法。
【請求項５】請求項１ないし４のいずれかにおいて、
前記レーザアニール工程を行う時点で前記非晶質の半導
体膜の表面に形成されている酸化膜の厚さを前記ゲート
絶縁膜の厚さの１／５０以下とするにあたって、前記成
膜工程の後、前記レーザアニール工程を行う前に、前記
非晶質の半導体膜の表面に形成されている酸化膜を除去
するエッチング工程を行うことを特徴とする薄膜トラン
ジスタの製造方法。
【請求項６】請求項５において、前記エッチング工程
では、前記非晶質の半導体膜の表面に対してフッ化水素
を含むエッチング液を用いたウエットエッチングを行う
ことを特徴とする薄膜トランジスタの製造方法。
【請求項７】請求項５において、前記エッチング工程
では、前記非晶質の半導体膜の表面に対してフッ素を含
むエッチングガスを用いたドライエッチングを行うこと
を特徴とする薄膜トランジスタの製造方法。
【請求項８】請求項５ないし７のいずれかにおいて、
前記エッチング工程を行った後、前記レーザアニール工
程を行うまでの間に前記半導体膜が酸素含有雰囲気中に
晒される暴露時間をＴ時間とし、前記ゲート絶縁膜の厚
さをｔオングストロームとしたときに前記暴露時間と前
記ゲート絶縁膜の厚さは、以下の式Ｔ ≦ ｔ／５００を満たす関係にあることを特徴とする薄膜トランジスタ
の製造方法。
【請求項９】請求項１ないし４のいずれかにおいて、
前記レーザアニール工程を行う時点で前記非晶質の半導
体膜の表面に形成されている酸化膜の厚さを前記ゲート
絶縁膜の厚さの１／５０以下とするにあたって、前記成
膜工程の後、前記レーザアニール工程を行うまで前記非
晶質の半導体膜の表面を非酸化性雰囲気中に保持するこ
とを特徴とする薄膜トランジスタの製造方法。
【請求項１０】請求項１ないし９のいずれかにおい
て、前記レーザアニール工程は、酸素を含まない雰囲気
中で行うことを特徴とする薄膜トランジスタの製造方
法。
【請求項１１】請求項１ないし１０のいずれかに規定
する薄膜トランジスタの製造方法を用いて、電気光学装
置のアクティブマトリクス基板上に少なくとも画素スイ
ッチング用の薄膜トランジスタを製造することを特徴と
するアクティブマトリクス基板の製造方法。
【請求項１２】請求項１１に規定するアクティブマト
リクス基板を用いたことを特徴とする電気光学装置。