JPH0980412A - 液晶表示装置の製造方法 - Google Patents
液晶表示装置の製造方法Info
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- JPH0980412A JPH0980412A JP23502795A JP23502795A JPH0980412A JP H0980412 A JPH0980412 A JP H0980412A JP 23502795 A JP23502795 A JP 23502795A JP 23502795 A JP23502795 A JP 23502795A JP H0980412 A JPH0980412 A JP H0980412A
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Abstract
(57)【要約】
【課題】 高画素、高精細な画像表示が可能な、及び素
子面に傷を入れずにメンブレン構造を有する液晶表示装
置の製造法を提供することを課題とする。 【解決手段】 複数の信号線と複数の走査線の交点に対
応して画素電極を配置し該画素電極を駆動するための駆
動回路を前記画素電極の周辺部に設けるとともに前記画
素電極が設けられた画素表示領域の下方の部分が除去さ
れて前記画素表示領域に光を透過可能にした半導体基板
と、該半導体基板に対向する対向基板との間に液晶を挟
持してなる液晶表示装置の製造方法において、上記画素
表示領域の下方の部分の上記半導体基板を除去するため
のマスクを形成するときに、上記半導体基板の上記画素
電極の配置面側に有機樹脂による保護膜を形成すること
を特徴とする。
子面に傷を入れずにメンブレン構造を有する液晶表示装
置の製造法を提供することを課題とする。 【解決手段】 複数の信号線と複数の走査線の交点に対
応して画素電極を配置し該画素電極を駆動するための駆
動回路を前記画素電極の周辺部に設けるとともに前記画
素電極が設けられた画素表示領域の下方の部分が除去さ
れて前記画素表示領域に光を透過可能にした半導体基板
と、該半導体基板に対向する対向基板との間に液晶を挟
持してなる液晶表示装置の製造方法において、上記画素
表示領域の下方の部分の上記半導体基板を除去するため
のマスクを形成するときに、上記半導体基板の上記画素
電極の配置面側に有機樹脂による保護膜を形成すること
を特徴とする。
Description
【0001】
【発明の属する技術分野】本発明は、液晶を用いた表示
装置の製造方法、とりわけ非透光性の半導体基板の一部
を除去して透光性とした半導体基板を用いた液晶表示装
置の製造方法に関する。
装置の製造方法、とりわけ非透光性の半導体基板の一部
を除去して透光性とした半導体基板を用いた液晶表示装
置の製造方法に関する。
【0002】
【従来の技術】近年、液晶を用いた表示装置について
は、応答速度を速め、コントラストを高めてビデオ信号
表示を可能としているが、今や、より高精細な表示画像
が求められてきている。こうした中、特開平5−273
591号公報において可視光領域の光に関して、非透光
性の基板上に作成された液晶画像表示装置であって、前
記基板における液晶画素表示部の下方の部分が除去され
ており、前記液晶画素部において光を透過可能にしたこ
とを特徴とする、新規な液晶表示装置が提案されてい
る。特開平5−273591号公報において提案されて
いる液晶画像表示装置においては、優れた能動素子を単
結晶基板に作り込むことができるため、品質の高い表示
画像が得られる。
は、応答速度を速め、コントラストを高めてビデオ信号
表示を可能としているが、今や、より高精細な表示画像
が求められてきている。こうした中、特開平5−273
591号公報において可視光領域の光に関して、非透光
性の基板上に作成された液晶画像表示装置であって、前
記基板における液晶画素表示部の下方の部分が除去され
ており、前記液晶画素部において光を透過可能にしたこ
とを特徴とする、新規な液晶表示装置が提案されてい
る。特開平5−273591号公報において提案されて
いる液晶画像表示装置においては、優れた能動素子を単
結晶基板に作り込むことができるため、品質の高い表示
画像が得られる。
【0003】
【本発明が解決しようとする課題】しかしながら、特開
平5−273591号公報において、提案された液晶画
像表示装置においては、基板の一部を選択的に除去する
ために、半導体基板の裏面(非素子面)に基板エッチン
グのマスクとなるパターンを形成する必要がある。この
とき半導体製造装置において、半導体基板の表面(素子
面)を搬送、吸着するため、素子面に傷が入り、電気的
な断線、短絡あるいは液晶の配向欠陥の原因となる。
平5−273591号公報において、提案された液晶画
像表示装置においては、基板の一部を選択的に除去する
ために、半導体基板の裏面(非素子面)に基板エッチン
グのマスクとなるパターンを形成する必要がある。この
とき半導体製造装置において、半導体基板の表面(素子
面)を搬送、吸着するため、素子面に傷が入り、電気的
な断線、短絡あるいは液晶の配向欠陥の原因となる。
【0004】本発明の主たる目的は、高画素、高精細な
画像表示が可能な表示装置の製造法を提供することにあ
る。本発明の別の目的は、素子面に傷を入れずにメンブ
レン構造を有する表示装置の製造法を提供することにあ
る。
画像表示が可能な表示装置の製造法を提供することにあ
る。本発明の別の目的は、素子面に傷を入れずにメンブ
レン構造を有する表示装置の製造法を提供することにあ
る。
【0005】
【課題を解決するための手段】本発明は、上述した課題
を解決するために、鋭意検討をされてなされたものであ
り、下述の構成のものである。即ち単結晶シリコン基板
の表示部となる素子面部分を選択的に酸化し、通常の半
導体プロセスにより単結晶基板上にMOS(Metal Oxid
e Semiconductor)デバイス及び前述の酸化膜上にpo
ly−Si(多結晶シリコン)TFT(Thin Film Tran
sistor)を形成する。その後、表示部分の単結晶シリコ
ンをエッチングにより除去して透光性とするため、裏面
にエッチングのためのマスクをフォトリソグラフィー及
びエッチング技術により形成する。その前記単結晶エッ
チングマスク形成時に、素子面に有機樹脂膜による保護
膜を設けることを特徴とする。
を解決するために、鋭意検討をされてなされたものであ
り、下述の構成のものである。即ち単結晶シリコン基板
の表示部となる素子面部分を選択的に酸化し、通常の半
導体プロセスにより単結晶基板上にMOS(Metal Oxid
e Semiconductor)デバイス及び前述の酸化膜上にpo
ly−Si(多結晶シリコン)TFT(Thin Film Tran
sistor)を形成する。その後、表示部分の単結晶シリコ
ンをエッチングにより除去して透光性とするため、裏面
にエッチングのためのマスクをフォトリソグラフィー及
びエッチング技術により形成する。その前記単結晶エッ
チングマスク形成時に、素子面に有機樹脂膜による保護
膜を設けることを特徴とする。
【0006】本発明によれば、半導体基板の裏面に単結
晶エッチングマスクを形成するときに、素子面に半導体
製造装置の搬送系あるいは吸着による傷が無くなり、そ
の結果、高品質な画像を表示できる表示装置を提供でき
る。
晶エッチングマスクを形成するときに、素子面に半導体
製造装置の搬送系あるいは吸着による傷が無くなり、そ
の結果、高品質な画像を表示できる表示装置を提供でき
る。
【0007】
【発明の実施の形態】以下、本発明の実施の形態につい
て、各実施例とともに図面を参照つつ詳細に説明する。
なお、本発明はこれら実施例により限定されるものでは
ない。
て、各実施例とともに図面を参照つつ詳細に説明する。
なお、本発明はこれら実施例により限定されるものでは
ない。
【0008】(実施例1)本発明により製造する液晶表
示装置を用いた表示装置のパネル構成の1例についてま
ず説明する。本例の液晶表示パネルの模式図は図12に
示すとおりである。図において、マトリクス状に配置さ
れたpoly−Si・TFT(Thin FilmTransistor)
をスイッチング素子とする液晶パネル表示回路305に
は垂直シフトレジスタ303及び、水平シフトレジスタ
304が接続され、ビデオ信号回路301より送られる
TV画像信号が垂直シフトレジスタ303及び、水平シ
フトレジスタ304を介して、液晶パネル表示回路30
5の中の画素に書き込まれる。302は2つのシフトレ
ジスタ303,304のタイミングをとるための同期回
路である。
示装置を用いた表示装置のパネル構成の1例についてま
ず説明する。本例の液晶表示パネルの模式図は図12に
示すとおりである。図において、マトリクス状に配置さ
れたpoly−Si・TFT(Thin FilmTransistor)
をスイッチング素子とする液晶パネル表示回路305に
は垂直シフトレジスタ303及び、水平シフトレジスタ
304が接続され、ビデオ信号回路301より送られる
TV画像信号が垂直シフトレジスタ303及び、水平シ
フトレジスタ304を介して、液晶パネル表示回路30
5の中の画素に書き込まれる。302は2つのシフトレ
ジスタ303,304のタイミングをとるための同期回
路である。
【0009】この液晶パネル表示回路305の等価回路
は図13に示すとおりである。水平シフトレジスタ30
4に接続された複数の信号線401a〜401dと、垂
直シフトレジスタ303に接続された複数の走査線40
2a〜402dの交点に対応して画素電極406が配置
され、該画素電極406にはTFT403のドレインが
接続されている。TFT403のソースには信号線40
1a〜401dが接続され、ゲートには走査線402a
〜402dがそれぞれ接続されている。画素電極406
には信号線401a〜401dからのビデオ信号が書き
込まれる。TFT403のドレインは、書き込んだ電荷
を十分長い間保持するための保持容量404にも接続さ
れ、保持容量404の電極のもう一端405は全画素、
または1行方向づつの画素について共通の電位405に
接続される。ここでは、TFT403を用いたアクティ
ブマトリクス型の液晶表示装置を例に説明しているが、
本発明は、これに限定されるものではない。本発明は、
例えば信号線401a〜401dと走査線402a〜4
02dの交点に対応して、MIM素子やPN接合素子を
設けたものにも適応可能である。
は図13に示すとおりである。水平シフトレジスタ30
4に接続された複数の信号線401a〜401dと、垂
直シフトレジスタ303に接続された複数の走査線40
2a〜402dの交点に対応して画素電極406が配置
され、該画素電極406にはTFT403のドレインが
接続されている。TFT403のソースには信号線40
1a〜401dが接続され、ゲートには走査線402a
〜402dがそれぞれ接続されている。画素電極406
には信号線401a〜401dからのビデオ信号が書き
込まれる。TFT403のドレインは、書き込んだ電荷
を十分長い間保持するための保持容量404にも接続さ
れ、保持容量404の電極のもう一端405は全画素、
または1行方向づつの画素について共通の電位405に
接続される。ここでは、TFT403を用いたアクティ
ブマトリクス型の液晶表示装置を例に説明しているが、
本発明は、これに限定されるものではない。本発明は、
例えば信号線401a〜401dと走査線402a〜4
02dの交点に対応して、MIM素子やPN接合素子を
設けたものにも適応可能である。
【0010】図14は、画素電極を有する画素部の平面
構造を示した模式図である。1つの画素は隣接する2本
の信号線501a,501b(図12の水平シフトレジ
スタ304に接続される)、及び2本の走査線502
a,502b(図12の垂直シフトレジスタ303に接
続される)に囲まれている。多結晶シリコン膜で形成さ
れたTFT503のソースはコンタクトホール504に
より信号線501aと接続され、2段のゲートを介して
ドレインに信号電荷を送り込む。505はTFT503
と金属電極506を結ぶコンタクトであり、この金属電
極506はスルーホール507を介して、外枠の透明な
画素電極508と結ばれている。また、509は遮光膜
の開口部であり、開口部509以外の遮光部の部分のT
FT503や金属電極506などに不要な光が当たるの
を防止する。
構造を示した模式図である。1つの画素は隣接する2本
の信号線501a,501b(図12の水平シフトレジ
スタ304に接続される)、及び2本の走査線502
a,502b(図12の垂直シフトレジスタ303に接
続される)に囲まれている。多結晶シリコン膜で形成さ
れたTFT503のソースはコンタクトホール504に
より信号線501aと接続され、2段のゲートを介して
ドレインに信号電荷を送り込む。505はTFT503
と金属電極506を結ぶコンタクトであり、この金属電
極506はスルーホール507を介して、外枠の透明な
画素電極508と結ばれている。また、509は遮光膜
の開口部であり、開口部509以外の遮光部の部分のT
FT503や金属電極506などに不要な光が当たるの
を防止する。
【0011】図15は図14中のAA′線に沿った断面
図である。図15においては、シリコン基板上に400
〜1200nmの厚い酸化膜133、シリコン窒化膜1
32が配されている。前記シリコン窒化膜132上には
10〜100nmのシリコン酸化膜202が設けられて
おり、TFT(136など)とシリコン窒化膜132を
隔てている。TFT(136など)は電界緩和のため、
低濃度n型層137、及び高濃度ソース・ドレイン13
3を有しており、これらはゲート酸化膜135を介して
2段のポリシリコン電極136と対峙している。ソース
電極とドレイン電極138AはAl膜138aとTi膜
138bの積層膜より成り、Ti膜138bと接触する
画素電極603とのオーミック接続を容易にしている。
遮光膜602は例えばTiN膜で構成され、ソース・ド
レイン電極138Aとは、例えばPSG膜601により
隔てられ、TFT(136など)とは例えばBPSG膜
140により隔てられている。
図である。図15においては、シリコン基板上に400
〜1200nmの厚い酸化膜133、シリコン窒化膜1
32が配されている。前記シリコン窒化膜132上には
10〜100nmのシリコン酸化膜202が設けられて
おり、TFT(136など)とシリコン窒化膜132を
隔てている。TFT(136など)は電界緩和のため、
低濃度n型層137、及び高濃度ソース・ドレイン13
3を有しており、これらはゲート酸化膜135を介して
2段のポリシリコン電極136と対峙している。ソース
電極とドレイン電極138AはAl膜138aとTi膜
138bの積層膜より成り、Ti膜138bと接触する
画素電極603とのオーミック接続を容易にしている。
遮光膜602は例えばTiN膜で構成され、ソース・ド
レイン電極138Aとは、例えばPSG膜601により
隔てられ、TFT(136など)とは例えばBPSG膜
140により隔てられている。
【0012】上記遮光膜602上には保護層139が積
層され、その上に画素電極603が配置され、610は
液晶配向膜であり、例えばポリイミド膜を用いる。図1
5に示した半導体基板131乃至配向膜610を持って
アクティブマトリクス基板が構成されている。TN液晶
611を挟んで対向基板621側には配向膜626、保
護膜625、透明電極624が設けられている。遮光膜
602が開口している部分に対応して例えば顔料を用い
たカラーフィルター623が設けられ、遮光部に対して
Crなどのブラックマトリクス622が設けられてい
る。
層され、その上に画素電極603が配置され、610は
液晶配向膜であり、例えばポリイミド膜を用いる。図1
5に示した半導体基板131乃至配向膜610を持って
アクティブマトリクス基板が構成されている。TN液晶
611を挟んで対向基板621側には配向膜626、保
護膜625、透明電極624が設けられている。遮光膜
602が開口している部分に対応して例えば顔料を用い
たカラーフィルター623が設けられ、遮光部に対して
Crなどのブラックマトリクス622が設けられてい
る。
【0013】以上、本発明の前提となる関連部材の構造
と動作・作用について詳細に説明した。以下、本発明に
よる遮光膜602が開口している部分における基板の裏
面側である画素表示領域の下方の部分について詳細に説
明する。
と動作・作用について詳細に説明した。以下、本発明に
よる遮光膜602が開口している部分における基板の裏
面側である画素表示領域の下方の部分について詳細に説
明する。
【0014】本実施例の液晶表示パネルの画素表示領域
と周辺駆動部を含めた断面図を図11に示す。図11に
おいて、701はシリコン基板、702は透光性のある
素子分離のための厚い酸化膜(フィールド酸化膜)、7
03aはNMOSトランジスタの低濃度ソース・ドレイ
ンであり、703bはNMOSトランジスタの高濃度ソ
ース・ドレインである。704はN型MOSトランジス
タ703のp型ウエル、706はポリシリコンゲート電
極である。720はシリコン基板701を有する支持
体、721は基板シリコンが除去された透明な領域で、
パネル表示部となる部分(画素表示領域)で、723は
シリコン基板701上に形成された酸化シリコン層で、
722は酸化シリコン層723中に形成された薄膜TF
Tであり、725は薄膜TFTとITO電極を接続する
配線である。
と周辺駆動部を含めた断面図を図11に示す。図11に
おいて、701はシリコン基板、702は透光性のある
素子分離のための厚い酸化膜(フィールド酸化膜)、7
03aはNMOSトランジスタの低濃度ソース・ドレイ
ンであり、703bはNMOSトランジスタの高濃度ソ
ース・ドレインである。704はN型MOSトランジス
タ703のp型ウエル、706はポリシリコンゲート電
極である。720はシリコン基板701を有する支持
体、721は基板シリコンが除去された透明な領域で、
パネル表示部となる部分(画素表示領域)で、723は
シリコン基板701上に形成された酸化シリコン層で、
722は酸化シリコン層723中に形成された薄膜TF
Tであり、725は薄膜TFTとITO電極を接続する
配線である。
【0015】また、図11に示したTFT基板(半導体
基板)は、対向基板621と平行に設置され、両者の間
には液晶物質611が封入されている。液晶の光学特性
を考慮して設計される液晶611の厚みを維持するため
にスペーサー724が置かれている。画素電極603に
対向する位置には全部の画素に共通あるいは多数の画素
に共通な透明共通電極625があり、液晶に電圧を印加
する。本例ではフルカラーの表示パネルの例を示してい
るので、対向基板621の下部には染料または顔料を用
いたカラーフィルター623が配置され、画素間及び周
辺の駆動回路上はCrなどのブラックマトリクス622
で遮光されている。液晶物質611としては主にTN
(Twist-Nematic)型の液晶が有効であるが、構造上S
TN(SuperTwist-Nematic)型やFLC(Ferroelector
ic Liquid Crystal:強誘電液晶)、PDLC(Polymer
-Diffused Liquid Crystal:高分子分散型液晶)などを
用いることができる。TN,STN,FLCを用いる場
合は、表示装置の前後に直交ニコルの偏光板を設ける必
要がある。表示に必要なバックライトは図の上方から照
射しても下方から照射してもよい。
基板)は、対向基板621と平行に設置され、両者の間
には液晶物質611が封入されている。液晶の光学特性
を考慮して設計される液晶611の厚みを維持するため
にスペーサー724が置かれている。画素電極603に
対向する位置には全部の画素に共通あるいは多数の画素
に共通な透明共通電極625があり、液晶に電圧を印加
する。本例ではフルカラーの表示パネルの例を示してい
るので、対向基板621の下部には染料または顔料を用
いたカラーフィルター623が配置され、画素間及び周
辺の駆動回路上はCrなどのブラックマトリクス622
で遮光されている。液晶物質611としては主にTN
(Twist-Nematic)型の液晶が有効であるが、構造上S
TN(SuperTwist-Nematic)型やFLC(Ferroelector
ic Liquid Crystal:強誘電液晶)、PDLC(Polymer
-Diffused Liquid Crystal:高分子分散型液晶)などを
用いることができる。TN,STN,FLCを用いる場
合は、表示装置の前後に直交ニコルの偏光板を設ける必
要がある。表示に必要なバックライトは図の上方から照
射しても下方から照射してもよい。
【0016】(実施例2)次に、図11におけるTFT
基板の製造方法について、図1〜図10を参照しつつ説
明する。
基板の製造方法について、図1〜図10を参照しつつ説
明する。
【0017】まず、図1に示すように、単結晶シリコン
基板101をH2 /O2 雰囲気で、1000℃で熱酸化
させることにより700nmのシリコン酸化膜102を
単結晶シリコン101上に形成する。次に前記シリコン
酸化膜102のうちNMOSトランジスタとなるところ
を通常のフォトリソグラフィー及びエッチング技術によ
り除去する。その後イオン注入及び、熱処理によりpウ
エル領域103を形成し、緩衝フッ化水素溶液により、
シリコン酸化膜102を除去する。その後、図2に示す
ように、単結晶の素子分離領域及び、poly−Si・
TFTが形成される画素表示領域にLOCOS工程によ
りフィールド酸化膜104を形成する。
基板101をH2 /O2 雰囲気で、1000℃で熱酸化
させることにより700nmのシリコン酸化膜102を
単結晶シリコン101上に形成する。次に前記シリコン
酸化膜102のうちNMOSトランジスタとなるところ
を通常のフォトリソグラフィー及びエッチング技術によ
り除去する。その後イオン注入及び、熱処理によりpウ
エル領域103を形成し、緩衝フッ化水素溶液により、
シリコン酸化膜102を除去する。その後、図2に示す
ように、単結晶の素子分離領域及び、poly−Si・
TFTが形成される画素表示領域にLOCOS工程によ
りフィールド酸化膜104を形成する。
【0018】つぎに、図3に示すように、減圧CVD装
置により、SiH4 (シラン)とNH3 (アンモニア)
を反応させ、400nmのシリコン窒化膜105を堆積
させる。その上層に、同じく減圧CVD装置によりSi
H4 (シラン)とN2 O(亜酸化窒素)を反応させシリ
コン酸化膜106を50nm堆積させた。次に、図4に
示すように、同じく減圧CVD装置により600〜70
0℃で、窒素で希釈したシランガスを熱分解し、多結晶
シリコン膜120を50〜400nm堆積させた後、パ
ターンニングし、ソース・ドレイン領域となる部分10
7を形成する。これはソース・ドレイン領域の寄生抵抗
の低減と、図5に示すソース・ドレインコンタクトホー
ルエッチング時のオーバーエッチングによる2層目多結
晶シリコン108の消失を防止するために有効である。
置により、SiH4 (シラン)とNH3 (アンモニア)
を反応させ、400nmのシリコン窒化膜105を堆積
させる。その上層に、同じく減圧CVD装置によりSi
H4 (シラン)とN2 O(亜酸化窒素)を反応させシリ
コン酸化膜106を50nm堆積させた。次に、図4に
示すように、同じく減圧CVD装置により600〜70
0℃で、窒素で希釈したシランガスを熱分解し、多結晶
シリコン膜120を50〜400nm堆積させた後、パ
ターンニングし、ソース・ドレイン領域となる部分10
7を形成する。これはソース・ドレイン領域の寄生抵抗
の低減と、図5に示すソース・ドレインコンタクトホー
ルエッチング時のオーバーエッチングによる2層目多結
晶シリコン108の消失を防止するために有効である。
【0019】次に、図5に示すように、表面の自然酸化
膜を除去し、減圧CVD装置により、2層目の多結晶シ
リコン膜108を50〜200nmの厚みで堆積させ
る。このとき多結晶シリコン108の厚さは薄いほどT
FTのソース・ドレイン間のリーク電流が抑制され望ま
しい。本例では、次にゲート酸化膜を80nmの厚さで
形成することと、プロセスのばらつきを考慮して、多結
晶シリコン108の堆積膜厚を80nmとした。ゲート
酸化膜の形成法としては、他に酸化を行った後に窒化と
酸化を連続して行うONO(Oxidized-Nitridec Oxid
e)膜を使用する方法やCVD法によりシリコン酸化膜
を堆積する方法などがある。
膜を除去し、減圧CVD装置により、2層目の多結晶シ
リコン膜108を50〜200nmの厚みで堆積させ
る。このとき多結晶シリコン108の厚さは薄いほどT
FTのソース・ドレイン間のリーク電流が抑制され望ま
しい。本例では、次にゲート酸化膜を80nmの厚さで
形成することと、プロセスのばらつきを考慮して、多結
晶シリコン108の堆積膜厚を80nmとした。ゲート
酸化膜の形成法としては、他に酸化を行った後に窒化と
酸化を連続して行うONO(Oxidized-Nitridec Oxid
e)膜を使用する方法やCVD法によりシリコン酸化膜
を堆積する方法などがある。
【0020】ゲート酸化膜を形成した後、図6に示すよ
うに、ゲート電極となる多結晶シリコン109を100
〜500nmの厚みで堆積させ、高濃度にドーピングし
た後、パターンニングを行い、ゲート電極を形成する。
本例では気相中でのリン(P)のドーピングを行った
が、他にも砒素やリンをイオン注入、イオンドーピング
する方法があり、周知の技術を適宜用いることができ
る。次いで、図7に示すように、SiH4 (シラン)、
O2 (酸素)、PH3 (ホスフィン)を原料ガスに用い
て常圧CVD装置により、層間絶縁膜110としてPS
G(Phospho Silicate Glass)を600nmの厚みで堆
積させた。層間絶縁膜110としては他にNSG(Non-
Doped Silicate Glass)、BPSG(Boron-Phospho Si
licate Glass)などの膜を用いることができる。コンタ
クトホールを開口し、シリコンが0.5〜2.0%ドー
プされたアルミニウムをマグネトロンスパッタ法により
600nmの厚みで堆積させた。電極材料として通常の
半導体、TFTプロセスで使用される材料、例えばAl
合金、W,Ta,Ti,Cu,Cr,Moまたはこれら
のシリサイド等は適宜使用できる。
うに、ゲート電極となる多結晶シリコン109を100
〜500nmの厚みで堆積させ、高濃度にドーピングし
た後、パターンニングを行い、ゲート電極を形成する。
本例では気相中でのリン(P)のドーピングを行った
が、他にも砒素やリンをイオン注入、イオンドーピング
する方法があり、周知の技術を適宜用いることができ
る。次いで、図7に示すように、SiH4 (シラン)、
O2 (酸素)、PH3 (ホスフィン)を原料ガスに用い
て常圧CVD装置により、層間絶縁膜110としてPS
G(Phospho Silicate Glass)を600nmの厚みで堆
積させた。層間絶縁膜110としては他にNSG(Non-
Doped Silicate Glass)、BPSG(Boron-Phospho Si
licate Glass)などの膜を用いることができる。コンタ
クトホールを開口し、シリコンが0.5〜2.0%ドー
プされたアルミニウムをマグネトロンスパッタ法により
600nmの厚みで堆積させた。電極材料として通常の
半導体、TFTプロセスで使用される材料、例えばAl
合金、W,Ta,Ti,Cu,Cr,Moまたはこれら
のシリサイド等は適宜使用できる。
【0021】こうして、図8に見るように、電極材料を
パターンニングしてAl配線111を形成した。次に第
2の層間絶縁膜112としてプラズマCVD法により、
酸化シリコン膜を1000nm堆積させる。
パターンニングしてAl配線111を形成した。次に第
2の層間絶縁膜112としてプラズマCVD法により、
酸化シリコン膜を1000nm堆積させる。
【0022】その後、図9に示すように、前記シリコン
基板上に裏面パターンニング時の保護膜として環化ゴム
系樹脂113を3μmの厚さで塗布した。この保護膜と
しては、有機樹脂の環化ゴム系樹脂に限定されるもので
はなく、以下の性能を満足させるものであればよい。 (1)半導体製造装置の搬送系あるいは固定用チャック
に対して機械的保護膜となり得て、その下層に傷を生じ
させない。 (2)裏面でのフォトリソグラフィー用の薬液あるいは
エッチング用の薬液及びドライエッチングに耐性があ
る。 (3)保護膜を剥離するときに、下地と選択的に除去で
き、下地にダメージを与えない。 (4)樹脂中の不純物が半導体プロセスに問題のないレ
ベルである。
基板上に裏面パターンニング時の保護膜として環化ゴム
系樹脂113を3μmの厚さで塗布した。この保護膜と
しては、有機樹脂の環化ゴム系樹脂に限定されるもので
はなく、以下の性能を満足させるものであればよい。 (1)半導体製造装置の搬送系あるいは固定用チャック
に対して機械的保護膜となり得て、その下層に傷を生じ
させない。 (2)裏面でのフォトリソグラフィー用の薬液あるいは
エッチング用の薬液及びドライエッチングに耐性があ
る。 (3)保護膜を剥離するときに、下地と選択的に除去で
き、下地にダメージを与えない。 (4)樹脂中の不純物が半導体プロセスに問題のないレ
ベルである。
【0023】以上の条件を満たすものとしては環化ゴム
系樹脂の他、フェノールノボラック樹脂、ポリイミド樹
脂、ポリアミド樹脂等が挙げられる。またこれ以外のも
のであっても前記条件を満たすような樹脂であればよ
い。
系樹脂の他、フェノールノボラック樹脂、ポリイミド樹
脂、ポリアミド樹脂等が挙げられる。またこれ以外のも
のであっても前記条件を満たすような樹脂であればよ
い。
【0024】次に、図9に示すように、表面(素子面)
に保護膜113を塗布した後、裏面のシリコン基板下に
は表示領域以外にポジ型レジスト膜114を塗布し、両
面マスクアライナーにより、表面のアライメントマーク
と位置合わせを行い、露光、現像を行った。その後、図
10に示すように、ドライエッチングにより、後に透光
性とするために単結晶基板を除去する部分の裏面にLP
−CVDにより形成されたポリシリコン膜、シリコン窒
化膜あるいは熱酸化により形成されたシリコン酸化膜を
除去する。その後裏面のポジ型レジストを除去した後、
表面の保護膜である環化ゴム系樹脂を除去した。
に保護膜113を塗布した後、裏面のシリコン基板下に
は表示領域以外にポジ型レジスト膜114を塗布し、両
面マスクアライナーにより、表面のアライメントマーク
と位置合わせを行い、露光、現像を行った。その後、図
10に示すように、ドライエッチングにより、後に透光
性とするために単結晶基板を除去する部分の裏面にLP
−CVDにより形成されたポリシリコン膜、シリコン窒
化膜あるいは熱酸化により形成されたシリコン酸化膜を
除去する。その後裏面のポジ型レジストを除去した後、
表面の保護膜である環化ゴム系樹脂を除去した。
【0025】本実施例においては、裏面くり抜き用マス
クの形成を層間絶縁膜112の後に行ったが、本発明は
裏面くり抜きマスク形成プロセスがこの位置に限定され
るものではなく、それ以外の例えばゲート電極形成後の
層間絶縁膜110の堆積後、あるいは素子保護膜である
プラズマCVD法による窒化シリコン膜15堆積後等の
位置で行ってもなんら問題ない。
クの形成を層間絶縁膜112の後に行ったが、本発明は
裏面くり抜きマスク形成プロセスがこの位置に限定され
るものではなく、それ以外の例えばゲート電極形成後の
層間絶縁膜110の堆積後、あるいは素子保護膜である
プラズマCVD法による窒化シリコン膜15堆積後等の
位置で行ってもなんら問題ない。
【0026】その後第2の層間絶縁膜112にスルーホ
ールを形成し、マグネトロンスパッタ法により透明電極
膜であるITO(Indium Thin Oxide:酸化インジウム
錫)膜を堆積し、透明電極115を形成した。次に素子
の保護膜116としてプラズマCVD法により、シリコ
ン窒化膜116を270nm堆積させた後、マグネトロ
ンスパッタ法TiNを堆積させた後パターンニングする
ことにより、周辺回路部の上部に遮光層117を形成し
た。
ールを形成し、マグネトロンスパッタ法により透明電極
膜であるITO(Indium Thin Oxide:酸化インジウム
錫)膜を堆積し、透明電極115を形成した。次に素子
の保護膜116としてプラズマCVD法により、シリコ
ン窒化膜116を270nm堆積させた後、マグネトロ
ンスパッタ法TiNを堆積させた後パターンニングする
ことにより、周辺回路部の上部に遮光層117を形成し
た。
【0027】前記のプロセスにより、図11に示す液晶
表示装置を形成するために、形成したTFT基板とその
上部に別途作成した対向基板を貼り合わせ、液晶を注入
した後封口した。その後前記液晶セルのTFT基板側を
TMAH(テトラメチルアンモニウムハイドロオキサイ
ド)に浸漬する事により、TFT基板裏面のパターンニ
ングされたシリコン酸化膜、シリコン窒化膜をマスクに
単結晶シリコン基板をエッチングし、透光性とすること
により、透過型液晶表示装置を作製した。
表示装置を形成するために、形成したTFT基板とその
上部に別途作成した対向基板を貼り合わせ、液晶を注入
した後封口した。その後前記液晶セルのTFT基板側を
TMAH(テトラメチルアンモニウムハイドロオキサイ
ド)に浸漬する事により、TFT基板裏面のパターンニ
ングされたシリコン酸化膜、シリコン窒化膜をマスクに
単結晶シリコン基板をエッチングし、透光性とすること
により、透過型液晶表示装置を作製した。
【0028】以上の方法により、表示画素数32万画素
の液晶表示装置を作製した結果、裏面パターンニング時
の傷による配線の断線あるいはショートによる画素及び
線欠陥、あるいはTFT基板の画素上の傷による液晶の
配向欠陥などは皆無となり、高品質な画像の高精細液晶
表示装置が得られた。
の液晶表示装置を作製した結果、裏面パターンニング時
の傷による配線の断線あるいはショートによる画素及び
線欠陥、あるいはTFT基板の画素上の傷による液晶の
配向欠陥などは皆無となり、高品質な画像の高精細液晶
表示装置が得られた。
【0029】
【発明の効果】以上説明したとおり、本発明によれば裏
面パターンニング時半導体製造装置による素子面の傷に
よる配線の断線あるいはショートによる画素及び線欠
陥、あるいはTFT基板の画素上の傷による液晶の配向
欠陥のない、高品質な画像の高精細液晶表示装置が得ら
れる。
面パターンニング時半導体製造装置による素子面の傷に
よる配線の断線あるいはショートによる画素及び線欠
陥、あるいはTFT基板の画素上の傷による液晶の配向
欠陥のない、高品質な画像の高精細液晶表示装置が得ら
れる。
【図1】本発明の実施例1を説明するTFT製造プロセ
スフローの断面模式図である。
スフローの断面模式図である。
【図2】本発明の実施例1を説明するTFT製造プロセ
スフローの断面模式図である。
スフローの断面模式図である。
【図3】本発明の実施例1を説明するTFT製造プロセ
スフローの断面模式図である。
スフローの断面模式図である。
【図4】本発明の実施例1を説明するTFT製造プロセ
スフローの断面模式図である。
スフローの断面模式図である。
【図5】本発明の実施例1を説明するTFT製造プロセ
スフローの断面模式図である。
スフローの断面模式図である。
【図6】本発明の実施例1を説明するTFT製造プロセ
スフローの断面模式図である。
スフローの断面模式図である。
【図7】本発明の実施例1を説明するTFT製造プロセ
スフローの断面模式図である。
スフローの断面模式図である。
【図8】本発明の実施例1を説明するTFT製造プロセ
スフローの断面模式図である。
スフローの断面模式図である。
【図9】本発明の実施例1を説明するTFT製造プロセ
スフローの断面模式図である。
スフローの断面模式図である。
【図10】本発明の実施例1を説明するTFT製造プロ
セスフローの断面模式図である。
セスフローの断面模式図である。
【図11】本発明の表示装置の1例を示す模式図であ
る。
る。
【図12】本発明の表示装置の1例を示す模式図であ
る。
る。
【図13】本発明の等価回路図の1例である。
【図14】本発明の表示装置における画素部の1例を示
す模式図である。
す模式図である。
【図15】本発明の表示装置に適用可能な半導体基板の
1例を示す模式図である。
1例を示す模式図である。
102 シリコン窒化膜 103 高濃度ソース・ドレイン 104 BPSG膜 105 ゲート酸化膜 106 ポリシリコン電極 107 低濃度n型層 108 ドレイン電極 301 ビデオ信号回路 303 垂直シフトレジスタ 304 水平シフトレジスタ 305 液晶パネル表示回路 401,501 信号線 402,502 走査線 601 PSG膜 602 遮光膜 610 液晶配向膜 622 ブラックマトリクス 623 カラーフィルター 624 透明電極 625 保護膜 626 配向膜
Claims (2)
- 【請求項1】 複数の信号線と複数の走査線の交点に対
応して画素電極を配置し該画素電極を駆動するための駆
動回路を前記画素電極の周辺部に設けるとともに前記画
素電極が設けられた画素表示領域の下方の部分が除去さ
れて前記画素表示領域に光を透過可能にした半導体基板
と、該半導体基板に対向する対向基板との間に液晶を挟
持してなる液晶表示装置の製造方法において、 前記画素表示領域の下方の部分の前記半導体基板を除去
するためのマスクを形成するときに、前記半導体基板の
前記画素電極の配置面側に有機樹脂による保護膜を形成
することを特徴とする液晶表示装置の製造方法。 - 【請求項2】 請求項1の液晶表示装置の製造法におい
て、前記画素表示領域の下方の部分を形成するためのマ
スク形成を、前記画素電極形成後の第2の層間絶縁膜を
堆積した後に行うことを特徴とする液晶表示装置の製造
方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP23502795A JPH0980412A (ja) | 1995-09-13 | 1995-09-13 | 液晶表示装置の製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP23502795A JPH0980412A (ja) | 1995-09-13 | 1995-09-13 | 液晶表示装置の製造方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH0980412A true JPH0980412A (ja) | 1997-03-28 |
Family
ID=16980002
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP23502795A Pending JPH0980412A (ja) | 1995-09-13 | 1995-09-13 | 液晶表示装置の製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH0980412A (ja) |
Cited By (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7180483B2 (en) | 1997-02-17 | 2007-02-20 | Seiko Epson Corporation | Current-driven light-emitting display apparatus and method of producing the same |
JP2007094423A (ja) * | 2006-11-20 | 2007-04-12 | Seiko Epson Corp | 発光装置 |
JP2007095706A (ja) * | 2006-11-20 | 2007-04-12 | Seiko Epson Corp | 発光装置 |
US7221339B2 (en) | 1997-02-17 | 2007-05-22 | Seiko Epson Corporation | Display apparatus |
JP2014016631A (ja) * | 2013-09-05 | 2014-01-30 | Semiconductor Energy Lab Co Ltd | 半導体装置、モジュール及び電子機器 |
US9059216B2 (en) | 2000-12-11 | 2015-06-16 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device, and manufacturing method thereof |
-
1995
- 1995-09-13 JP JP23502795A patent/JPH0980412A/ja active Pending
Cited By (11)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7180483B2 (en) | 1997-02-17 | 2007-02-20 | Seiko Epson Corporation | Current-driven light-emitting display apparatus and method of producing the same |
US7221339B2 (en) | 1997-02-17 | 2007-05-22 | Seiko Epson Corporation | Display apparatus |
US7253793B2 (en) | 1997-02-17 | 2007-08-07 | Seiko Epson Corporation | Electro-luminiscent apparatus |
US7710364B2 (en) | 1997-02-17 | 2010-05-04 | Seiko Epson Corporation | Display apparatus |
US7880696B2 (en) | 1997-02-17 | 2011-02-01 | Seiko Epson Corporation | Display apparatus |
US9059216B2 (en) | 2000-12-11 | 2015-06-16 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device, and manufacturing method thereof |
US9666601B2 (en) | 2000-12-11 | 2017-05-30 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device, and manufacturing method thereof |
US10665610B2 (en) | 2000-12-11 | 2020-05-26 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device, and manufacturing method thereof |
JP2007094423A (ja) * | 2006-11-20 | 2007-04-12 | Seiko Epson Corp | 発光装置 |
JP2007095706A (ja) * | 2006-11-20 | 2007-04-12 | Seiko Epson Corp | 発光装置 |
JP2014016631A (ja) * | 2013-09-05 | 2014-01-30 | Semiconductor Energy Lab Co Ltd | 半導体装置、モジュール及び電子機器 |
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