JPH0980412A - 液晶表示装置の製造方法 - Google Patents
液晶表示装置の製造方法Info
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- JPH0980412A JPH0980412A JP23502795A JP23502795A JPH0980412A JP H0980412 A JPH0980412 A JP H0980412A JP 23502795 A JP23502795 A JP 23502795A JP 23502795 A JP23502795 A JP 23502795A JP H0980412 A JPH0980412 A JP H0980412A
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Abstract
(57)【要約】
【課題】 高画素、高精細な画像表示が可能な、及び素
子面に傷を入れずにメンブレン構造を有する液晶表示装
置の製造法を提供することを課題とする。 【解決手段】 複数の信号線と複数の走査線の交点に対
応して画素電極を配置し該画素電極を駆動するための駆
動回路を前記画素電極の周辺部に設けるとともに前記画
素電極が設けられた画素表示領域の下方の部分が除去さ
れて前記画素表示領域に光を透過可能にした半導体基板
と、該半導体基板に対向する対向基板との間に液晶を挟
持してなる液晶表示装置の製造方法において、上記画素
表示領域の下方の部分の上記半導体基板を除去するため
のマスクを形成するときに、上記半導体基板の上記画素
電極の配置面側に有機樹脂による保護膜を形成すること
を特徴とする。
子面に傷を入れずにメンブレン構造を有する液晶表示装
置の製造法を提供することを課題とする。 【解決手段】 複数の信号線と複数の走査線の交点に対
応して画素電極を配置し該画素電極を駆動するための駆
動回路を前記画素電極の周辺部に設けるとともに前記画
素電極が設けられた画素表示領域の下方の部分が除去さ
れて前記画素表示領域に光を透過可能にした半導体基板
と、該半導体基板に対向する対向基板との間に液晶を挟
持してなる液晶表示装置の製造方法において、上記画素
表示領域の下方の部分の上記半導体基板を除去するため
のマスクを形成するときに、上記半導体基板の上記画素
電極の配置面側に有機樹脂による保護膜を形成すること
を特徴とする。
Description
【０００１】
【発明の属する技術分野】本発明は、液晶を用いた表示
装置の製造方法、とりわけ非透光性の半導体基板の一部
を除去して透光性とした半導体基板を用いた液晶表示装
置の製造方法に関する。
装置の製造方法、とりわけ非透光性の半導体基板の一部
を除去して透光性とした半導体基板を用いた液晶表示装
置の製造方法に関する。
【０００２】
【従来の技術】近年、液晶を用いた表示装置について
は、応答速度を速め、コントラストを高めてビデオ信号
表示を可能としているが、今や、より高精細な表示画像
が求められてきている。こうした中、特開平５−２７３
５９１号公報において可視光領域の光に関して、非透光
性の基板上に作成された液晶画像表示装置であって、前
記基板における液晶画素表示部の下方の部分が除去され
ており、前記液晶画素部において光を透過可能にしたこ
とを特徴とする、新規な液晶表示装置が提案されてい
る。特開平５−２７３５９１号公報において提案されて
いる液晶画像表示装置においては、優れた能動素子を単
結晶基板に作り込むことができるため、品質の高い表示
画像が得られる。
は、応答速度を速め、コントラストを高めてビデオ信号
表示を可能としているが、今や、より高精細な表示画像
が求められてきている。こうした中、特開平５−２７３
５９１号公報において可視光領域の光に関して、非透光
性の基板上に作成された液晶画像表示装置であって、前
記基板における液晶画素表示部の下方の部分が除去され
ており、前記液晶画素部において光を透過可能にしたこ
とを特徴とする、新規な液晶表示装置が提案されてい
る。特開平５−２７３５９１号公報において提案されて
いる液晶画像表示装置においては、優れた能動素子を単
結晶基板に作り込むことができるため、品質の高い表示
画像が得られる。
【０００３】
【本発明が解決しようとする課題】しかしながら、特開
平５−２７３５９１号公報において、提案された液晶画
像表示装置においては、基板の一部を選択的に除去する
ために、半導体基板の裏面（非素子面）に基板エッチン
グのマスクとなるパターンを形成する必要がある。この
とき半導体製造装置において、半導体基板の表面（素子
面）を搬送、吸着するため、素子面に傷が入り、電気的
な断線、短絡あるいは液晶の配向欠陥の原因となる。
平５−２７３５９１号公報において、提案された液晶画
像表示装置においては、基板の一部を選択的に除去する
ために、半導体基板の裏面（非素子面）に基板エッチン
グのマスクとなるパターンを形成する必要がある。この
とき半導体製造装置において、半導体基板の表面（素子
面）を搬送、吸着するため、素子面に傷が入り、電気的
な断線、短絡あるいは液晶の配向欠陥の原因となる。
【０００４】本発明の主たる目的は、高画素、高精細な
画像表示が可能な表示装置の製造法を提供することにあ
る。本発明の別の目的は、素子面に傷を入れずにメンブ
レン構造を有する表示装置の製造法を提供することにあ
る。
画像表示が可能な表示装置の製造法を提供することにあ
る。本発明の別の目的は、素子面に傷を入れずにメンブ
レン構造を有する表示装置の製造法を提供することにあ
る。
【０００５】
【課題を解決するための手段】本発明は、上述した課題
を解決するために、鋭意検討をされてなされたものであ
り、下述の構成のものである。即ち単結晶シリコン基板
の表示部となる素子面部分を選択的に酸化し、通常の半
導体プロセスにより単結晶基板上にＭＯＳ（Metal Oxid
e Semiconductor）デバイス及び前述の酸化膜上にｐｏ
ｌｙ−Ｓｉ（多結晶シリコン）ＴＦＴ（Thin Film Tran
sistor）を形成する。その後、表示部分の単結晶シリコ
ンをエッチングにより除去して透光性とするため、裏面
にエッチングのためのマスクをフォトリソグラフィー及
びエッチング技術により形成する。その前記単結晶エッ
チングマスク形成時に、素子面に有機樹脂膜による保護
膜を設けることを特徴とする。
を解決するために、鋭意検討をされてなされたものであ
り、下述の構成のものである。即ち単結晶シリコン基板
の表示部となる素子面部分を選択的に酸化し、通常の半
導体プロセスにより単結晶基板上にＭＯＳ（Metal Oxid
e Semiconductor）デバイス及び前述の酸化膜上にｐｏ
ｌｙ−Ｓｉ（多結晶シリコン）ＴＦＴ（Thin Film Tran
sistor）を形成する。その後、表示部分の単結晶シリコ
ンをエッチングにより除去して透光性とするため、裏面
にエッチングのためのマスクをフォトリソグラフィー及
びエッチング技術により形成する。その前記単結晶エッ
チングマスク形成時に、素子面に有機樹脂膜による保護
膜を設けることを特徴とする。
【０００６】本発明によれば、半導体基板の裏面に単結
晶エッチングマスクを形成するときに、素子面に半導体
製造装置の搬送系あるいは吸着による傷が無くなり、そ
の結果、高品質な画像を表示できる表示装置を提供でき
る。
晶エッチングマスクを形成するときに、素子面に半導体
製造装置の搬送系あるいは吸着による傷が無くなり、そ
の結果、高品質な画像を表示できる表示装置を提供でき
る。
【０００７】
【発明の実施の形態】以下、本発明の実施の形態につい
て、各実施例とともに図面を参照つつ詳細に説明する。
なお、本発明はこれら実施例により限定されるものでは
ない。
て、各実施例とともに図面を参照つつ詳細に説明する。
なお、本発明はこれら実施例により限定されるものでは
ない。
【０００８】（実施例１）本発明により製造する液晶表
示装置を用いた表示装置のパネル構成の１例についてま
ず説明する。本例の液晶表示パネルの模式図は図１２に
示すとおりである。図において、マトリクス状に配置さ
れたｐｏｌｙ−Ｓｉ・ＴＦＴ（Thin FilmTransistor）
をスイッチング素子とする液晶パネル表示回路３０５に
は垂直シフトレジスタ３０３及び、水平シフトレジスタ
３０４が接続され、ビデオ信号回路３０１より送られる
ＴＶ画像信号が垂直シフトレジスタ３０３及び、水平シ
フトレジスタ３０４を介して、液晶パネル表示回路３０
５の中の画素に書き込まれる。３０２は２つのシフトレ
ジスタ３０３，３０４のタイミングをとるための同期回
路である。
示装置を用いた表示装置のパネル構成の１例についてま
ず説明する。本例の液晶表示パネルの模式図は図１２に
示すとおりである。図において、マトリクス状に配置さ
れたｐｏｌｙ−Ｓｉ・ＴＦＴ（Thin FilmTransistor）
をスイッチング素子とする液晶パネル表示回路３０５に
は垂直シフトレジスタ３０３及び、水平シフトレジスタ
３０４が接続され、ビデオ信号回路３０１より送られる
ＴＶ画像信号が垂直シフトレジスタ３０３及び、水平シ
フトレジスタ３０４を介して、液晶パネル表示回路３０
５の中の画素に書き込まれる。３０２は２つのシフトレ
ジスタ３０３，３０４のタイミングをとるための同期回
路である。
【０００９】この液晶パネル表示回路３０５の等価回路
は図１３に示すとおりである。水平シフトレジスタ３０
４に接続された複数の信号線４０１ａ〜４０１ｄと、垂
直シフトレジスタ３０３に接続された複数の走査線４０
２ａ〜４０２ｄの交点に対応して画素電極４０６が配置
され、該画素電極４０６にはＴＦＴ４０３のドレインが
接続されている。ＴＦＴ４０３のソースには信号線４０
１ａ〜４０１ｄが接続され、ゲートには走査線４０２ａ
〜４０２ｄがそれぞれ接続されている。画素電極４０６
には信号線４０１ａ〜４０１ｄからのビデオ信号が書き
込まれる。ＴＦＴ４０３のドレインは、書き込んだ電荷
を十分長い間保持するための保持容量４０４にも接続さ
れ、保持容量４０４の電極のもう一端４０５は全画素、
または１行方向づつの画素について共通の電位４０５に
接続される。ここでは、ＴＦＴ４０３を用いたアクティ
ブマトリクス型の液晶表示装置を例に説明しているが、
本発明は、これに限定されるものではない。本発明は、
例えば信号線４０１ａ〜４０１ｄと走査線４０２ａ〜４
０２ｄの交点に対応して、ＭＩＭ素子やＰＮ接合素子を
設けたものにも適応可能である。
は図１３に示すとおりである。水平シフトレジスタ３０
４に接続された複数の信号線４０１ａ〜４０１ｄと、垂
直シフトレジスタ３０３に接続された複数の走査線４０
２ａ〜４０２ｄの交点に対応して画素電極４０６が配置
され、該画素電極４０６にはＴＦＴ４０３のドレインが
接続されている。ＴＦＴ４０３のソースには信号線４０
１ａ〜４０１ｄが接続され、ゲートには走査線４０２ａ
〜４０２ｄがそれぞれ接続されている。画素電極４０６
には信号線４０１ａ〜４０１ｄからのビデオ信号が書き
込まれる。ＴＦＴ４０３のドレインは、書き込んだ電荷
を十分長い間保持するための保持容量４０４にも接続さ
れ、保持容量４０４の電極のもう一端４０５は全画素、
または１行方向づつの画素について共通の電位４０５に
接続される。ここでは、ＴＦＴ４０３を用いたアクティ
ブマトリクス型の液晶表示装置を例に説明しているが、
本発明は、これに限定されるものではない。本発明は、
例えば信号線４０１ａ〜４０１ｄと走査線４０２ａ〜４
０２ｄの交点に対応して、ＭＩＭ素子やＰＮ接合素子を
設けたものにも適応可能である。
【００１０】図１４は、画素電極を有する画素部の平面
構造を示した模式図である。１つの画素は隣接する２本
の信号線５０１ａ，５０１ｂ（図１２の水平シフトレジ
スタ３０４に接続される）、及び２本の走査線５０２
ａ，５０２ｂ（図１２の垂直シフトレジスタ３０３に接
続される）に囲まれている。多結晶シリコン膜で形成さ
れたＴＦＴ５０３のソースはコンタクトホール５０４に
より信号線５０１ａと接続され、２段のゲートを介して
ドレインに信号電荷を送り込む。５０５はＴＦＴ５０３
と金属電極５０６を結ぶコンタクトであり、この金属電
極５０６はスルーホール５０７を介して、外枠の透明な
画素電極５０８と結ばれている。また、５０９は遮光膜
の開口部であり、開口部５０９以外の遮光部の部分のＴ
ＦＴ５０３や金属電極５０６などに不要な光が当たるの
を防止する。
構造を示した模式図である。１つの画素は隣接する２本
の信号線５０１ａ，５０１ｂ（図１２の水平シフトレジ
スタ３０４に接続される）、及び２本の走査線５０２
ａ，５０２ｂ（図１２の垂直シフトレジスタ３０３に接
続される）に囲まれている。多結晶シリコン膜で形成さ
れたＴＦＴ５０３のソースはコンタクトホール５０４に
より信号線５０１ａと接続され、２段のゲートを介して
ドレインに信号電荷を送り込む。５０５はＴＦＴ５０３
と金属電極５０６を結ぶコンタクトであり、この金属電
極５０６はスルーホール５０７を介して、外枠の透明な
画素電極５０８と結ばれている。また、５０９は遮光膜
の開口部であり、開口部５０９以外の遮光部の部分のＴ
ＦＴ５０３や金属電極５０６などに不要な光が当たるの
を防止する。
【００１１】図１５は図１４中のＡＡ′線に沿った断面
図である。図１５においては、シリコン基板上に４００
〜１２００ｎｍの厚い酸化膜１３３、シリコン窒化膜１
３２が配されている。前記シリコン窒化膜１３２上には
１０〜１００ｎｍのシリコン酸化膜２０２が設けられて
おり、ＴＦＴ（１３６など）とシリコン窒化膜１３２を
隔てている。ＴＦＴ（１３６など）は電界緩和のため、
低濃度ｎ型層１３７、及び高濃度ソース・ドレイン１３
３を有しており、これらはゲート酸化膜１３５を介して
２段のポリシリコン電極１３６と対峙している。ソース
電極とドレイン電極１３８ＡはＡｌ膜１３８ａとＴｉ膜
１３８ｂの積層膜より成り、Ｔｉ膜１３８ｂと接触する
画素電極６０３とのオーミック接続を容易にしている。
遮光膜６０２は例えばＴｉＮ膜で構成され、ソース・ド
レイン電極１３８Ａとは、例えばＰＳＧ膜６０１により
隔てられ、ＴＦＴ（１３６など）とは例えばＢＰＳＧ膜
１４０により隔てられている。
図である。図１５においては、シリコン基板上に４００
〜１２００ｎｍの厚い酸化膜１３３、シリコン窒化膜１
３２が配されている。前記シリコン窒化膜１３２上には
１０〜１００ｎｍのシリコン酸化膜２０２が設けられて
おり、ＴＦＴ（１３６など）とシリコン窒化膜１３２を
隔てている。ＴＦＴ（１３６など）は電界緩和のため、
低濃度ｎ型層１３７、及び高濃度ソース・ドレイン１３
３を有しており、これらはゲート酸化膜１３５を介して
２段のポリシリコン電極１３６と対峙している。ソース
電極とドレイン電極１３８ＡはＡｌ膜１３８ａとＴｉ膜
１３８ｂの積層膜より成り、Ｔｉ膜１３８ｂと接触する
画素電極６０３とのオーミック接続を容易にしている。
遮光膜６０２は例えばＴｉＮ膜で構成され、ソース・ド
レイン電極１３８Ａとは、例えばＰＳＧ膜６０１により
隔てられ、ＴＦＴ（１３６など）とは例えばＢＰＳＧ膜
１４０により隔てられている。
【００１２】上記遮光膜６０２上には保護層１３９が積
層され、その上に画素電極６０３が配置され、６１０は
液晶配向膜であり、例えばポリイミド膜を用いる。図１
５に示した半導体基板１３１乃至配向膜６１０を持って
アクティブマトリクス基板が構成されている。ＴＮ液晶
６１１を挟んで対向基板６２１側には配向膜６２６、保
護膜６２５、透明電極６２４が設けられている。遮光膜
６０２が開口している部分に対応して例えば顔料を用い
たカラーフィルター６２３が設けられ、遮光部に対して
Ｃｒなどのブラックマトリクス６２２が設けられてい
る。
層され、その上に画素電極６０３が配置され、６１０は
液晶配向膜であり、例えばポリイミド膜を用いる。図１
５に示した半導体基板１３１乃至配向膜６１０を持って
アクティブマトリクス基板が構成されている。ＴＮ液晶
６１１を挟んで対向基板６２１側には配向膜６２６、保
護膜６２５、透明電極６２４が設けられている。遮光膜
６０２が開口している部分に対応して例えば顔料を用い
たカラーフィルター６２３が設けられ、遮光部に対して
Ｃｒなどのブラックマトリクス６２２が設けられてい
る。
【００１３】以上、本発明の前提となる関連部材の構造
と動作・作用について詳細に説明した。以下、本発明に
よる遮光膜６０２が開口している部分における基板の裏
面側である画素表示領域の下方の部分について詳細に説
明する。
と動作・作用について詳細に説明した。以下、本発明に
よる遮光膜６０２が開口している部分における基板の裏
面側である画素表示領域の下方の部分について詳細に説
明する。
【００１４】本実施例の液晶表示パネルの画素表示領域
と周辺駆動部を含めた断面図を図１１に示す。図１１に
おいて、７０１はシリコン基板、７０２は透光性のある
素子分離のための厚い酸化膜（フィールド酸化膜）、７
０３ａはＮＭＯＳトランジスタの低濃度ソース・ドレイ
ンであり、７０３ｂはＮＭＯＳトランジスタの高濃度ソ
ース・ドレインである。７０４はＮ型ＭＯＳトランジス
タ７０３のｐ型ウエル、７０６はポリシリコンゲート電
極である。７２０はシリコン基板７０１を有する支持
体、７２１は基板シリコンが除去された透明な領域で、
パネル表示部となる部分（画素表示領域）で、７２３は
シリコン基板７０１上に形成された酸化シリコン層で、
７２２は酸化シリコン層７２３中に形成された薄膜ＴＦ
Ｔであり、７２５は薄膜ＴＦＴとＩＴＯ電極を接続する
配線である。
と周辺駆動部を含めた断面図を図１１に示す。図１１に
おいて、７０１はシリコン基板、７０２は透光性のある
素子分離のための厚い酸化膜（フィールド酸化膜）、７
０３ａはＮＭＯＳトランジスタの低濃度ソース・ドレイ
ンであり、７０３ｂはＮＭＯＳトランジスタの高濃度ソ
ース・ドレインである。７０４はＮ型ＭＯＳトランジス
タ７０３のｐ型ウエル、７０６はポリシリコンゲート電
極である。７２０はシリコン基板７０１を有する支持
体、７２１は基板シリコンが除去された透明な領域で、
パネル表示部となる部分（画素表示領域）で、７２３は
シリコン基板７０１上に形成された酸化シリコン層で、
７２２は酸化シリコン層７２３中に形成された薄膜ＴＦ
Ｔであり、７２５は薄膜ＴＦＴとＩＴＯ電極を接続する
配線である。
【００１５】また、図１１に示したＴＦＴ基板（半導体
基板）は、対向基板６２１と平行に設置され、両者の間
には液晶物質６１１が封入されている。液晶の光学特性
を考慮して設計される液晶６１１の厚みを維持するため
にスペーサー７２４が置かれている。画素電極６０３に
対向する位置には全部の画素に共通あるいは多数の画素
に共通な透明共通電極６２５があり、液晶に電圧を印加
する。本例ではフルカラーの表示パネルの例を示してい
るので、対向基板６２１の下部には染料または顔料を用
いたカラーフィルター６２３が配置され、画素間及び周
辺の駆動回路上はＣｒなどのブラックマトリクス６２２
で遮光されている。液晶物質６１１としては主にＴＮ
（Twist-Nematic）型の液晶が有効であるが、構造上Ｓ
ＴＮ（SuperTwist-Nematic）型やＦＬＣ（Ferroelector
ic Liquid Crystal：強誘電液晶）、ＰＤＬＣ（Polymer
-Diffused Liquid Crystal：高分子分散型液晶）などを
用いることができる。ＴＮ，ＳＴＮ，ＦＬＣを用いる場
合は、表示装置の前後に直交ニコルの偏光板を設ける必
要がある。表示に必要なバックライトは図の上方から照
射しても下方から照射してもよい。
基板）は、対向基板６２１と平行に設置され、両者の間
には液晶物質６１１が封入されている。液晶の光学特性
を考慮して設計される液晶６１１の厚みを維持するため
にスペーサー７２４が置かれている。画素電極６０３に
対向する位置には全部の画素に共通あるいは多数の画素
に共通な透明共通電極６２５があり、液晶に電圧を印加
する。本例ではフルカラーの表示パネルの例を示してい
るので、対向基板６２１の下部には染料または顔料を用
いたカラーフィルター６２３が配置され、画素間及び周
辺の駆動回路上はＣｒなどのブラックマトリクス６２２
で遮光されている。液晶物質６１１としては主にＴＮ
（Twist-Nematic）型の液晶が有効であるが、構造上Ｓ
ＴＮ（SuperTwist-Nematic）型やＦＬＣ（Ferroelector
ic Liquid Crystal：強誘電液晶）、ＰＤＬＣ（Polymer
-Diffused Liquid Crystal：高分子分散型液晶）などを
用いることができる。ＴＮ，ＳＴＮ，ＦＬＣを用いる場
合は、表示装置の前後に直交ニコルの偏光板を設ける必
要がある。表示に必要なバックライトは図の上方から照
射しても下方から照射してもよい。
【００１６】（実施例２）次に、図１１におけるＴＦＴ
基板の製造方法について、図１〜図１０を参照しつつ説
明する。
基板の製造方法について、図１〜図１０を参照しつつ説
明する。
【００１７】まず、図１に示すように、単結晶シリコン
基板１０１をＨ2 ／Ｏ2 雰囲気で、１０００℃で熱酸化
させることにより７００ｎｍのシリコン酸化膜１０２を
単結晶シリコン１０１上に形成する。次に前記シリコン
酸化膜１０２のうちＮＭＯＳトランジスタとなるところ
を通常のフォトリソグラフィー及びエッチング技術によ
り除去する。その後イオン注入及び、熱処理によりｐウ
エル領域１０３を形成し、緩衝フッ化水素溶液により、
シリコン酸化膜１０２を除去する。その後、図２に示す
ように、単結晶の素子分離領域及び、ｐｏｌｙ−Ｓｉ・
ＴＦＴが形成される画素表示領域にＬＯＣＯＳ工程によ
りフィールド酸化膜１０４を形成する。
基板１０１をＨ2 ／Ｏ2 雰囲気で、１０００℃で熱酸化
させることにより７００ｎｍのシリコン酸化膜１０２を
単結晶シリコン１０１上に形成する。次に前記シリコン
酸化膜１０２のうちＮＭＯＳトランジスタとなるところ
を通常のフォトリソグラフィー及びエッチング技術によ
り除去する。その後イオン注入及び、熱処理によりｐウ
エル領域１０３を形成し、緩衝フッ化水素溶液により、
シリコン酸化膜１０２を除去する。その後、図２に示す
ように、単結晶の素子分離領域及び、ｐｏｌｙ−Ｓｉ・
ＴＦＴが形成される画素表示領域にＬＯＣＯＳ工程によ
りフィールド酸化膜１０４を形成する。
【００１８】つぎに、図３に示すように、減圧ＣＶＤ装
置により、ＳｉＨ4 （シラン）とＮＨ3 （アンモニア）
を反応させ、４００ｎｍのシリコン窒化膜１０５を堆積
させる。その上層に、同じく減圧ＣＶＤ装置によりＳｉ
Ｈ4 （シラン）とＮ2 Ｏ（亜酸化窒素）を反応させシリ
コン酸化膜１０６を５０ｎｍ堆積させた。次に、図４に
示すように、同じく減圧ＣＶＤ装置により６００〜７０
０℃で、窒素で希釈したシランガスを熱分解し、多結晶
シリコン膜１２０を５０〜４００ｎｍ堆積させた後、パ
ターンニングし、ソース・ドレイン領域となる部分１０
７を形成する。これはソース・ドレイン領域の寄生抵抗
の低減と、図５に示すソース・ドレインコンタクトホー
ルエッチング時のオーバーエッチングによる２層目多結
晶シリコン１０８の消失を防止するために有効である。
置により、ＳｉＨ4 （シラン）とＮＨ3 （アンモニア）
を反応させ、４００ｎｍのシリコン窒化膜１０５を堆積
させる。その上層に、同じく減圧ＣＶＤ装置によりＳｉ
Ｈ4 （シラン）とＮ2 Ｏ（亜酸化窒素）を反応させシリ
コン酸化膜１０６を５０ｎｍ堆積させた。次に、図４に
示すように、同じく減圧ＣＶＤ装置により６００〜７０
０℃で、窒素で希釈したシランガスを熱分解し、多結晶
シリコン膜１２０を５０〜４００ｎｍ堆積させた後、パ
ターンニングし、ソース・ドレイン領域となる部分１０
７を形成する。これはソース・ドレイン領域の寄生抵抗
の低減と、図５に示すソース・ドレインコンタクトホー
ルエッチング時のオーバーエッチングによる２層目多結
晶シリコン１０８の消失を防止するために有効である。
【００１９】次に、図５に示すように、表面の自然酸化
膜を除去し、減圧ＣＶＤ装置により、２層目の多結晶シ
リコン膜１０８を５０〜２００ｎｍの厚みで堆積させ
る。このとき多結晶シリコン１０８の厚さは薄いほどＴ
ＦＴのソース・ドレイン間のリーク電流が抑制され望ま
しい。本例では、次にゲート酸化膜を８０ｎｍの厚さで
形成することと、プロセスのばらつきを考慮して、多結
晶シリコン１０８の堆積膜厚を８０ｎｍとした。ゲート
酸化膜の形成法としては、他に酸化を行った後に窒化と
酸化を連続して行うＯＮＯ（Oxidized-Nitridec Oxid
e）膜を使用する方法やＣＶＤ法によりシリコン酸化膜
を堆積する方法などがある。
膜を除去し、減圧ＣＶＤ装置により、２層目の多結晶シ
リコン膜１０８を５０〜２００ｎｍの厚みで堆積させ
る。このとき多結晶シリコン１０８の厚さは薄いほどＴ
ＦＴのソース・ドレイン間のリーク電流が抑制され望ま
しい。本例では、次にゲート酸化膜を８０ｎｍの厚さで
形成することと、プロセスのばらつきを考慮して、多結
晶シリコン１０８の堆積膜厚を８０ｎｍとした。ゲート
酸化膜の形成法としては、他に酸化を行った後に窒化と
酸化を連続して行うＯＮＯ（Oxidized-Nitridec Oxid
e）膜を使用する方法やＣＶＤ法によりシリコン酸化膜
を堆積する方法などがある。
【００２０】ゲート酸化膜を形成した後、図６に示すよ
うに、ゲート電極となる多結晶シリコン１０９を１００
〜５００ｎｍの厚みで堆積させ、高濃度にドーピングし
た後、パターンニングを行い、ゲート電極を形成する。
本例では気相中でのリン（Ｐ）のドーピングを行った
が、他にも砒素やリンをイオン注入、イオンドーピング
する方法があり、周知の技術を適宜用いることができ
る。次いで、図７に示すように、ＳｉＨ4 （シラン）、
Ｏ2 （酸素）、ＰＨ3 （ホスフィン）を原料ガスに用い
て常圧ＣＶＤ装置により、層間絶縁膜１１０としてＰＳ
Ｇ（Phospho Silicate Glass）を６００ｎｍの厚みで堆
積させた。層間絶縁膜１１０としては他にＮＳＧ（Non-
Doped Silicate Glass）、ＢＰＳＧ（Boron-Phospho Si
licate Glass）などの膜を用いることができる。コンタ
クトホールを開口し、シリコンが０．５〜２．０％ドー
プされたアルミニウムをマグネトロンスパッタ法により
６００ｎｍの厚みで堆積させた。電極材料として通常の
半導体、ＴＦＴプロセスで使用される材料、例えばＡｌ
合金、Ｗ，Ｔａ，Ｔｉ，Ｃｕ，Ｃｒ，Ｍｏまたはこれら
のシリサイド等は適宜使用できる。
うに、ゲート電極となる多結晶シリコン１０９を１００
〜５００ｎｍの厚みで堆積させ、高濃度にドーピングし
た後、パターンニングを行い、ゲート電極を形成する。
本例では気相中でのリン（Ｐ）のドーピングを行った
が、他にも砒素やリンをイオン注入、イオンドーピング
する方法があり、周知の技術を適宜用いることができ
る。次いで、図７に示すように、ＳｉＨ4 （シラン）、
Ｏ2 （酸素）、ＰＨ3 （ホスフィン）を原料ガスに用い
て常圧ＣＶＤ装置により、層間絶縁膜１１０としてＰＳ
Ｇ（Phospho Silicate Glass）を６００ｎｍの厚みで堆
積させた。層間絶縁膜１１０としては他にＮＳＧ（Non-
Doped Silicate Glass）、ＢＰＳＧ（Boron-Phospho Si
licate Glass）などの膜を用いることができる。コンタ
クトホールを開口し、シリコンが０．５〜２．０％ドー
プされたアルミニウムをマグネトロンスパッタ法により
６００ｎｍの厚みで堆積させた。電極材料として通常の
半導体、ＴＦＴプロセスで使用される材料、例えばＡｌ
合金、Ｗ，Ｔａ，Ｔｉ，Ｃｕ，Ｃｒ，Ｍｏまたはこれら
のシリサイド等は適宜使用できる。
【００２１】こうして、図８に見るように、電極材料を
パターンニングしてＡｌ配線１１１を形成した。次に第
２の層間絶縁膜１１２としてプラズマＣＶＤ法により、
酸化シリコン膜を１０００ｎｍ堆積させる。
パターンニングしてＡｌ配線１１１を形成した。次に第
２の層間絶縁膜１１２としてプラズマＣＶＤ法により、
酸化シリコン膜を１０００ｎｍ堆積させる。
【００２２】その後、図９に示すように、前記シリコン
基板上に裏面パターンニング時の保護膜として環化ゴム
系樹脂１１３を３μｍの厚さで塗布した。この保護膜と
しては、有機樹脂の環化ゴム系樹脂に限定されるもので
はなく、以下の性能を満足させるものであればよい。 （１）半導体製造装置の搬送系あるいは固定用チャック
に対して機械的保護膜となり得て、その下層に傷を生じ
させない。 （２）裏面でのフォトリソグラフィー用の薬液あるいは
エッチング用の薬液及びドライエッチングに耐性があ
る。 （３）保護膜を剥離するときに、下地と選択的に除去で
き、下地にダメージを与えない。 （４）樹脂中の不純物が半導体プロセスに問題のないレ
ベルである。
基板上に裏面パターンニング時の保護膜として環化ゴム
系樹脂１１３を３μｍの厚さで塗布した。この保護膜と
しては、有機樹脂の環化ゴム系樹脂に限定されるもので
はなく、以下の性能を満足させるものであればよい。 （１）半導体製造装置の搬送系あるいは固定用チャック
に対して機械的保護膜となり得て、その下層に傷を生じ
させない。 （２）裏面でのフォトリソグラフィー用の薬液あるいは
エッチング用の薬液及びドライエッチングに耐性があ
る。 （３）保護膜を剥離するときに、下地と選択的に除去で
き、下地にダメージを与えない。 （４）樹脂中の不純物が半導体プロセスに問題のないレ
ベルである。
【００２３】以上の条件を満たすものとしては環化ゴム
系樹脂の他、フェノールノボラック樹脂、ポリイミド樹
脂、ポリアミド樹脂等が挙げられる。またこれ以外のも
のであっても前記条件を満たすような樹脂であればよ
い。
系樹脂の他、フェノールノボラック樹脂、ポリイミド樹
脂、ポリアミド樹脂等が挙げられる。またこれ以外のも
のであっても前記条件を満たすような樹脂であればよ
い。
【００２４】次に、図９に示すように、表面（素子面）
に保護膜１１３を塗布した後、裏面のシリコン基板下に
は表示領域以外にポジ型レジスト膜１１４を塗布し、両
面マスクアライナーにより、表面のアライメントマーク
と位置合わせを行い、露光、現像を行った。その後、図
１０に示すように、ドライエッチングにより、後に透光
性とするために単結晶基板を除去する部分の裏面にＬＰ
−ＣＶＤにより形成されたポリシリコン膜、シリコン窒
化膜あるいは熱酸化により形成されたシリコン酸化膜を
除去する。その後裏面のポジ型レジストを除去した後、
表面の保護膜である環化ゴム系樹脂を除去した。
に保護膜１１３を塗布した後、裏面のシリコン基板下に
は表示領域以外にポジ型レジスト膜１１４を塗布し、両
面マスクアライナーにより、表面のアライメントマーク
と位置合わせを行い、露光、現像を行った。その後、図
１０に示すように、ドライエッチングにより、後に透光
性とするために単結晶基板を除去する部分の裏面にＬＰ
−ＣＶＤにより形成されたポリシリコン膜、シリコン窒
化膜あるいは熱酸化により形成されたシリコン酸化膜を
除去する。その後裏面のポジ型レジストを除去した後、
表面の保護膜である環化ゴム系樹脂を除去した。
【００２５】本実施例においては、裏面くり抜き用マス
クの形成を層間絶縁膜１１２の後に行ったが、本発明は
裏面くり抜きマスク形成プロセスがこの位置に限定され
るものではなく、それ以外の例えばゲート電極形成後の
層間絶縁膜１１０の堆積後、あるいは素子保護膜である
プラズマＣＶＤ法による窒化シリコン膜１５堆積後等の
位置で行ってもなんら問題ない。
クの形成を層間絶縁膜１１２の後に行ったが、本発明は
裏面くり抜きマスク形成プロセスがこの位置に限定され
るものではなく、それ以外の例えばゲート電極形成後の
層間絶縁膜１１０の堆積後、あるいは素子保護膜である
プラズマＣＶＤ法による窒化シリコン膜１５堆積後等の
位置で行ってもなんら問題ない。
【００２６】その後第２の層間絶縁膜１１２にスルーホ
ールを形成し、マグネトロンスパッタ法により透明電極
膜であるＩＴＯ（Indium Thin Oxide：酸化インジウム
錫）膜を堆積し、透明電極１１５を形成した。次に素子
の保護膜１１６としてプラズマＣＶＤ法により、シリコ
ン窒化膜１１６を２７０ｎｍ堆積させた後、マグネトロ
ンスパッタ法ＴｉＮを堆積させた後パターンニングする
ことにより、周辺回路部の上部に遮光層１１７を形成し
た。
ールを形成し、マグネトロンスパッタ法により透明電極
膜であるＩＴＯ（Indium Thin Oxide：酸化インジウム
錫）膜を堆積し、透明電極１１５を形成した。次に素子
の保護膜１１６としてプラズマＣＶＤ法により、シリコ
ン窒化膜１１６を２７０ｎｍ堆積させた後、マグネトロ
ンスパッタ法ＴｉＮを堆積させた後パターンニングする
ことにより、周辺回路部の上部に遮光層１１７を形成し
た。
【００２７】前記のプロセスにより、図１１に示す液晶
表示装置を形成するために、形成したＴＦＴ基板とその
上部に別途作成した対向基板を貼り合わせ、液晶を注入
した後封口した。その後前記液晶セルのＴＦＴ基板側を
ＴＭＡＨ（テトラメチルアンモニウムハイドロオキサイ
ド）に浸漬する事により、ＴＦＴ基板裏面のパターンニ
ングされたシリコン酸化膜、シリコン窒化膜をマスクに
単結晶シリコン基板をエッチングし、透光性とすること
により、透過型液晶表示装置を作製した。
表示装置を形成するために、形成したＴＦＴ基板とその
上部に別途作成した対向基板を貼り合わせ、液晶を注入
した後封口した。その後前記液晶セルのＴＦＴ基板側を
ＴＭＡＨ（テトラメチルアンモニウムハイドロオキサイ
ド）に浸漬する事により、ＴＦＴ基板裏面のパターンニ
ングされたシリコン酸化膜、シリコン窒化膜をマスクに
単結晶シリコン基板をエッチングし、透光性とすること
により、透過型液晶表示装置を作製した。
【００２８】以上の方法により、表示画素数３２万画素
の液晶表示装置を作製した結果、裏面パターンニング時
の傷による配線の断線あるいはショートによる画素及び
線欠陥、あるいはＴＦＴ基板の画素上の傷による液晶の
配向欠陥などは皆無となり、高品質な画像の高精細液晶
表示装置が得られた。
の液晶表示装置を作製した結果、裏面パターンニング時
の傷による配線の断線あるいはショートによる画素及び
線欠陥、あるいはＴＦＴ基板の画素上の傷による液晶の
配向欠陥などは皆無となり、高品質な画像の高精細液晶
表示装置が得られた。
【００２９】
【発明の効果】以上説明したとおり、本発明によれば裏
面パターンニング時半導体製造装置による素子面の傷に
よる配線の断線あるいはショートによる画素及び線欠
陥、あるいはＴＦＴ基板の画素上の傷による液晶の配向
欠陥のない、高品質な画像の高精細液晶表示装置が得ら
れる。
面パターンニング時半導体製造装置による素子面の傷に
よる配線の断線あるいはショートによる画素及び線欠
陥、あるいはＴＦＴ基板の画素上の傷による液晶の配向
欠陥のない、高品質な画像の高精細液晶表示装置が得ら
れる。
【図１】本発明の実施例１を説明するＴＦＴ製造プロセ
スフローの断面模式図である。
スフローの断面模式図である。
【図２】本発明の実施例１を説明するＴＦＴ製造プロセ
スフローの断面模式図である。
スフローの断面模式図である。
【図３】本発明の実施例１を説明するＴＦＴ製造プロセ
スフローの断面模式図である。
スフローの断面模式図である。
【図４】本発明の実施例１を説明するＴＦＴ製造プロセ
スフローの断面模式図である。
スフローの断面模式図である。
【図５】本発明の実施例１を説明するＴＦＴ製造プロセ
スフローの断面模式図である。
スフローの断面模式図である。
【図６】本発明の実施例１を説明するＴＦＴ製造プロセ
スフローの断面模式図である。
スフローの断面模式図である。
【図７】本発明の実施例１を説明するＴＦＴ製造プロセ
スフローの断面模式図である。
スフローの断面模式図である。
【図８】本発明の実施例１を説明するＴＦＴ製造プロセ
スフローの断面模式図である。
スフローの断面模式図である。
【図９】本発明の実施例１を説明するＴＦＴ製造プロセ
スフローの断面模式図である。
スフローの断面模式図である。
【図１０】本発明の実施例１を説明するＴＦＴ製造プロ
セスフローの断面模式図である。
セスフローの断面模式図である。
【図１１】本発明の表示装置の１例を示す模式図であ
る。
る。
【図１２】本発明の表示装置の１例を示す模式図であ
る。
る。
【図１３】本発明の等価回路図の１例である。
【図１４】本発明の表示装置における画素部の１例を示
す模式図である。
す模式図である。
【図１５】本発明の表示装置に適用可能な半導体基板の
１例を示す模式図である。
１例を示す模式図である。
１０２ シリコン窒化膜 １０３ 高濃度ソース・ドレイン １０４ ＢＰＳＧ膜 １０５ ゲート酸化膜 １０６ ポリシリコン電極 １０７ 低濃度ｎ型層 １０８ ドレイン電極 ３０１ ビデオ信号回路 ３０３ 垂直シフトレジスタ ３０４ 水平シフトレジスタ ３０５ 液晶パネル表示回路 ４０１，５０１ 信号線 ４０２，５０２ 走査線 ６０１ ＰＳＧ膜 ６０２ 遮光膜 ６１０ 液晶配向膜 ６２２ ブラックマトリクス ６２３ カラーフィルター ６２４ 透明電極 ６２５ 保護膜 ６２６ 配向膜
Claims (2)
- 【請求項１】 複数の信号線と複数の走査線の交点に対
応して画素電極を配置し該画素電極を駆動するための駆
動回路を前記画素電極の周辺部に設けるとともに前記画
素電極が設けられた画素表示領域の下方の部分が除去さ
れて前記画素表示領域に光を透過可能にした半導体基板
と、該半導体基板に対向する対向基板との間に液晶を挟
持してなる液晶表示装置の製造方法において、 前記画素表示領域の下方の部分の前記半導体基板を除去
するためのマスクを形成するときに、前記半導体基板の
前記画素電極の配置面側に有機樹脂による保護膜を形成
することを特徴とする液晶表示装置の製造方法。 - 【請求項２】 請求項１の液晶表示装置の製造法におい
て、前記画素表示領域の下方の部分を形成するためのマ
スク形成を、前記画素電極形成後の第２の層間絶縁膜を
堆積した後に行うことを特徴とする液晶表示装置の製造
方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23502795A JPH0980412A (ja) | 1995-09-13 | 1995-09-13 | 液晶表示装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23502795A JPH0980412A (ja) | 1995-09-13 | 1995-09-13 | 液晶表示装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0980412A true JPH0980412A (ja) | 1997-03-28 |
Family
ID=16980002
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP23502795A Pending JPH0980412A (ja) | 1995-09-13 | 1995-09-13 | 液晶表示装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0980412A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7180483B2 (en) | 1997-02-17 | 2007-02-20 | Seiko Epson Corporation | Current-driven light-emitting display apparatus and method of producing the same |
| JP2007094423A (ja) * | 2006-11-20 | 2007-04-12 | Seiko Epson Corp | 発光装置 |
| JP2007095706A (ja) * | 2006-11-20 | 2007-04-12 | Seiko Epson Corp | 発光装置 |
| US7221339B2 (en) | 1997-02-17 | 2007-05-22 | Seiko Epson Corporation | Display apparatus |
| JP2014016631A (ja) * | 2013-09-05 | 2014-01-30 | Semiconductor Energy Lab Co Ltd | 半導体装置、モジュール及び電子機器 |
| US9059216B2 (en) | 2000-12-11 | 2015-06-16 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device, and manufacturing method thereof |
-
1995
- 1995-09-13 JP JP23502795A patent/JPH0980412A/ja active Pending
Cited By (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7180483B2 (en) | 1997-02-17 | 2007-02-20 | Seiko Epson Corporation | Current-driven light-emitting display apparatus and method of producing the same |
| US7221339B2 (en) | 1997-02-17 | 2007-05-22 | Seiko Epson Corporation | Display apparatus |
| US7253793B2 (en) | 1997-02-17 | 2007-08-07 | Seiko Epson Corporation | Electro-luminiscent apparatus |
| US7710364B2 (en) | 1997-02-17 | 2010-05-04 | Seiko Epson Corporation | Display apparatus |
| US7880696B2 (en) | 1997-02-17 | 2011-02-01 | Seiko Epson Corporation | Display apparatus |
| US9059216B2 (en) | 2000-12-11 | 2015-06-16 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device, and manufacturing method thereof |
| US9666601B2 (en) | 2000-12-11 | 2017-05-30 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device, and manufacturing method thereof |
| US10665610B2 (en) | 2000-12-11 | 2020-05-26 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device, and manufacturing method thereof |
| JP2007094423A (ja) * | 2006-11-20 | 2007-04-12 | Seiko Epson Corp | 発光装置 |
| JP2007095706A (ja) * | 2006-11-20 | 2007-04-12 | Seiko Epson Corp | 発光装置 |
| JP2014016631A (ja) * | 2013-09-05 | 2014-01-30 | Semiconductor Energy Lab Co Ltd | 半導体装置、モジュール及び電子機器 |
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