JP2008166748A - 半導体装置の作製方法 - Google Patents

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Abstract

【課題】ゲート絶縁層の膜厚が薄くなった部分、すなわち段差部による半導体素子特性への影響を低減し、半導体素子の信頼性を向上させることを目的とする。
【解決手段】絶縁表面上に半導体層を形成し、半導体層の端部をウェット酸化して第１の絶縁層を形成し、半導体層上および第１の絶縁層上に第２の絶縁層を形成し、第２の絶縁層を介して、半導体層上および第１の絶縁層上にゲート電極を形成する。
【選択図】図１

Description

本発明は、半導体装置およびその作製方法に関する。
近年、ガラス等の絶縁表面を有する基板上に薄膜トランジスタ（ＴＦＴ）を形成し、当該薄膜トランジスタをスイッチング素子等として利用する半導体装置の作製が盛んに行われている。当該薄膜トランジスタは、絶縁表面を有する基板上にＣＶＤ法、フォトリソグラフィ工程等を用いて島状の半導体層を形成し、当該島状の半導体層の一部をトランジスタのチャネル形成領域として利用するように設けられている（例えば特許文献１）。
一般的な薄膜トランジスタの模式図を図２４に示す。図２４（Ａ）は、薄膜トランジスタの上面図を示している。図２４（Ｂ）は、図２４（Ａ）のＡ１とＢ１とを結ぶ破線における断面図を示している。図２４（Ｃ）は、図２４（Ａ）のＡ２とＢ２とを結ぶ破線における断面図を示している。図２４（Ｄ）は、図２４（Ｃ）の半導体層３２の端部２５の拡大図を示している。図２４（Ｂ）〜（Ｄ）に示すように、薄膜トランジスタは、基板３０上に下地膜として機能する絶縁層３１が形成され、絶縁層３１上にチャネル形成領域３２ａ、ソース領域およびドレイン領域として機能する不純物領域３２ｂ、３２ｃを有する半導体層３２が形成され、半導体層３２および絶縁層３１上にゲート絶縁層として機能する絶縁層３３が形成され、絶縁層３３上にゲート電極として機能する導電層３４が形成されている。
図２４において、選択的にエッチングされた半導体層３２上にゲート絶縁層として機能する絶縁層３３を形成する場合、半導体層３２の端部２５において絶縁層３３の膜厚が不均一となり被覆不良が生じる。また、被覆不良がなくても、端部はその形状により電界強度が強くなる。絶縁層３３の膜厚が薄くなった部分においては、ゲート電圧の電界強度が強くなり、薄膜トランジスタの耐圧や信頼性に悪影響を与えていた。
また、半導体層３２の端部２５には、基板および各薄膜の応力が集中するため、素子特性の変動を引き起こし問題となっていた。
この半導体層３２の端部の段差に起因するゲート絶縁層の被覆性の低下を改善する手段として、活性層の端部をテーパー形状とする手段が用いられている（例えば、特許文献２）。
一方、高速動作を必要とする回路を構成する薄膜トランジスタとしては、チャネル長が短く、かつゲート絶縁層の膜厚が薄いことが好ましい。このため、ゲート絶縁層の膜厚は、数十ナノメートルと膜厚が薄くなっている。
特開平０８−０１８０５５号公報 特開２００５−１６７２０７号公報
しかしながら、半導体層の端部をテーパー形状にしても、電界や応力の集中は依然として問題となっている。
つまり、半導体層の端部をテーパー形状にしても、半導体層の端部においてゲート絶縁層の膜厚が不均一となり、ゲート絶縁層の薄い箇所において電界集中が生じてしまう。電界集中が起きることでリーク電流が増大し、デバイスの消費電力が増大する。さらに、電界集中が過度な場合にはゲート絶縁層の静電破壊が起こり、ゲートリーク不良が発生する。そのため、ゲート耐圧が低下する。これらはゲート絶縁層の膜厚を数十ナノメートルと薄くした場合に特に顕著な問題である。
本願発明はこのような課題を解決するための技術であり、ゲート絶縁層の膜厚が薄くなった部分、すなわち段差部におけるゲート絶縁層の膜厚の不均一による半導体装置の特性への影響を低減し、半導体装置の信頼性を向上させることを目的とする。
本発明の半導体装置は、絶縁表面上に半導体層を形成し、半導体層の端部をウェット酸化して第１の絶縁層を形成し、半導体層上および第１の絶縁層上に第２の絶縁層を形成し、第２の絶縁層を介して、半導体層上および第１の絶縁層上にゲート電極を形成することにより形成することができる。
なお、ここでいうウェット酸化とは、オゾンを含む水溶液、過酸化水素を含む水溶液、硫酸を含む水溶液、ヨウ素酸を含む水溶液、または硝酸を含む水溶液を用いて半導体層の表面を酸化処理することをいう。
本発明において、ゲート電極下の半導体層のチャネル形成領域の端部（側面）に絶縁層を有するため、ゲート絶縁層の半導体層表面への被覆不良が半導体装置に及ぼす影響を低減することができる。つまり、半導体層のチャネル形成領域の側面とゲート電極とが接するのを防ぐことができる。
また、半導体層の端部において酸化膜とゲート絶縁層が形成されているため実効膜厚を厚くすることができ、半導体層の端部における電界集中を緩和できる。
また、半導体層の端部と下地膜として機能する絶縁層との接する部分において、絶縁層に窪みが形成される場合があるが、半導体層の端部に選択的に絶縁層を形成することができるため、下地の絶縁層に窪みが形成されても、半導体層とゲート電極とが接することがなくなる。
したがって、ゲートリーク不良を低減し、ゲート電極の耐圧を向上させることが可能となる。本発明は、ゲート絶縁層として機能する絶縁層の膜厚が数ナノメートル〜数十ナノメートルのように、膜厚が半導体層の膜厚よりも薄い場合に特に効果的である。本発明により、信頼性が高い半導体装置を作製できる。
本発明の実施の形態について、図面を用いて以下に説明する。ただし、本発明は以下の説明に限定されず、本発明の趣旨およびその範囲から逸脱することなくその形態および詳細を様々に変更し得ることは当業者であれば容易に理解される。したがって、本発明は、以下に示す実施の形態の記載内容に限定して解釈されるものではない。なお、以下に説明する本発明の構成において、同じものを指す符号は異なる図面間で共通して用いる場合がある。
（実施の形態１）
本実施の形態では、半導体層の端部におけるゲート絶縁層の被覆性低下によるリーク電流を抑制することが可能な半導体装置の構造について説明する。
図１は本発明に係る半導体装置の主要な構成を説明するための上面図および断面図である。図１（Ａ）は、特に薄膜トランジスタの要部の上面図を示している。図１（Ｂ）は、図１（Ａ）のＡ１とＢ１とを結ぶ破線における断面図を示し、図１（Ｃ）は、図１（Ａ）のＡ２とＢ２とを結ぶ破線における断面図を示している。
本実施の形態に示す半導体装置は、基板３０上に絶縁層３１を介して島状に設けられた半導体層３２と、当該半導体層３２の上方にゲート絶縁層３３を介して設けられたゲート電極として機能する導電層３４と、を含む薄膜トランジスタ２０５と、ゲート絶縁層３３および導電層３４を覆って設けられた絶縁層２０３と、絶縁層２０３上に設けられたソース電極またはドレイン電極として機能する導電層２０４と、を有している（図１（Ａ）〜（Ｃ））。なお、半導体層３２は、チャネル形成領域３２ａと、ソース領域またはドレイン領域として機能する不純物領域３２ｂ、３２ｃと、に加えて、半導体層３２の端部、ここでは導電層３４の下方のチャネル形成領域３２ａに接した部分に形成された絶縁層３６と、を有している。なお、チャネル形成領域３２ａ中に、不純物領域３２ｂ、３２ｃに添加した不純物とは逆の導電型の不純物が添加されていてもよい。
ここで、絶縁層３６は、半導体層３２を酸化することにより形成された酸化膜である。なお、半導体層の端部に形成された絶縁層３６は、半導体層３２の端部とゲート電極として機能する導電層３４が短絡、あるいは半導体層３２の端部近傍の電界強度が強くなることで、リーク電流が流れるのを抑制するために設ける。したがって、絶縁層３６は、少なくとも半導体層３２のチャネル形成領域３２ａの側面（露出している部分）に形成されていればよい。ただし、それ以外の部分に形成されていてももちろん構わない。
本実施の形態において、基板３０上に形成された絶縁層３１上に半導体層を形成し、半導体層上に選択的にレジストを形成し、レジストをマスクとして半導体層をエッチングすることにより島状の半導体層３２を形成できる。そして、レジストを除去する前に半導体層３２の端部に対してウェット酸化することにより、半導体層３２の端部に絶縁層３６を形成できる。そして、レジストを除去して半導体層３２および絶縁層３６を覆ってゲート絶縁層３３を形成し、ゲート絶縁層３３上にゲート電極として機能する導電層３４を形成する。
ここで、ウェット酸化を用いて半導体層３２の端部に絶縁層３６を形成する方法について説明する。例えば、５ｐｐｍ以上、望ましくは２０ｐｐｍ以上、より望ましくは１００ｐｐｍ以上のオゾン（Ｏ３）を含む水溶液（代表的にはオゾン水）で半導体層３２の表面を酸化処理することにより、半導体層３２の露出している部分に酸化膜からなる絶縁層３６を形成できる。なお、オゾンを含む水溶液にかえて、過酸化水素（Ｈ２Ｏ２）を含む水溶液、硫酸（Ｈ２ＳＯ４）を含む水溶液、ヨウ素酸（ＨＩＯ３）を含む水溶液、または硝酸（ＨＮＯ３）を含む水溶液等を用いることもできる。また、それぞれの水溶液は、酢酸やしゅう酸等の有機酸を含んでいてもよい。
なお、本明細書において、上記のように水溶液を用いて半導体層３２の露出した部分に酸化膜を形成する処理をウェット酸化という。
本実施の形態に示す半導体装置は、ゲート電極下の半導体層３２のチャネル形成領域３２ａの端部（側面）に絶縁層３６を有するため、ゲート絶縁層３３の半導体層３２表面への被覆不良が半導体装置に及ぼす影響を低減できる。つまり、半導体層３２のチャネル形成領域３２ａの側面はゲート電極として機能する導電層３４と接しないため、ゲートリーク不良を低減し、ゲート電極の耐圧を向上させることが可能となる。
また、本実施の形態において、半導体層３２の端部の露出している部分から酸化を進めることができるため、半導体層３２の端部に選択的に厚く酸化膜を形成できる。よって、半導体層３２の端部付近における電界集中を緩和でき、ゲートリーク不良を低減し、ゲート電極の耐圧を向上させることが可能となる。
また、半導体層３２の端部に形成される絶縁層３６より誘電率の大きな材料でゲート絶縁層３３を形成することにより、ゲート絶縁層３３と半導体層３２の端部に形成される絶縁層３６とを同程度の膜厚で形成した場合でも、ゲート絶縁層３３の実効膜厚に比べて、半導体層３２の端部に形成される絶縁層の実効膜厚を厚くすることができる。よって、半導体層３２の端部における電界集中を緩和することができる。したがって、ゲートリーク不良を低減し、ゲート電極の耐圧を向上させることが可能となる。
半導体層３２の端部に形成される絶縁層３６より誘電率の大きな材料で形成されるゲート絶縁層３３として、気相成長法やスパッタリング法を用いて形成された酸化シリコン膜、窒化シリコン膜、酸化窒化シリコン（ＳｉＯｘＮｙ）（ｘ＞ｙ＞０）膜、窒化酸化シリコン（ＳｉＮｘＯｙ）（ｘ＞ｙ＞０）膜、Ｈｆ系酸化膜等を単層または積層した膜等を用いることができる。
なお、本実施の形態において、半導体層３２を形成した後に、ウェット酸化して酸素を含む雰囲気下または窒素を含む雰囲気下で半導体層３２表面をプラズマ処理することにより、半導体層３２表面に形成された酸化シリコン膜、窒化シリコン膜、酸化窒化シリコン（ＳｉＯｘＮｙ）（ｘ＞ｙ＞０）膜または窒化酸化シリコン（ＳｉＮｘＯｙ）（ｘ＞ｙ＞０）膜等をゲート絶縁層３３として用いることもできる。
なお、薄膜トランジスタの形状は図１に示すものに限られるものではなく、例えば、ゲート電極として機能する導電層３４の側壁に接して、絶縁物からなるサイドウォール７０１を形成してもよい。また、ソース領域またはドレイン領域として機能する不純物領域３２ｂ、３２ｃと、チャネル形成領域３２ａとの間に、不純物領域３２ｂ、３２ｃより低濃度に不純物が添加された低濃度不純物領域（ＬＤＤ領域）３２ｄ、３２ｅが形成されていてもよい（図１１（Ａ））。また、薄膜トランジスタの構造として、上述した構造に限られず、チャネル形成領域が２つ形成されるダブルゲート構造または３つ形成されるトリプルゲート構造等のマルチゲート構造を用いることができる。また、ゲート電極を積層構造で設けてもよい。例えば、ゲート電極を、第１の導電層３４ａと、第１の導電層３４ａ上に形成される第２の導電層３４ｂとの２層構造とし、第１の導電層３４ａをテーパー状で形成し、第１の導電層３４ａにのみ重なるように低濃度不純物領域３２ｄ、３２ｅを設ける構造（図１１（Ｂ））としてもよい。また、ゲート電極を、第１の導電層３４ａと、第１の導電層３４ａ上に形成される第２の導電層３４ｂで設け、第２の導電層３４ｂの側壁に接し、かつ第１の導電層３４ａの上方に形成されるようにサイドウォール７０１を設ける構造（図１１（Ｃ））としてもよい。また、ソース領域またはドレイン領域として機能する不純物領域３２ｂ、３２ｃを、Ｎｉ、Ｃｏ、Ｗ等のシリサイドで形成することも可能である。
（実施の形態２）
本実施の形態では、図１で示した半導体装置の作製方法の一例に関して図面を参照して説明する。なお、本実施の形態では、図１（Ａ）のＡ１とＢ１とを結ぶ破線での断面における作製工程を図２（Ａ）〜（Ｄ）を用いて、図１（Ａ）のＡ２とＢ２とを結ぶ破線での断面における作製工程を図２（Ｅ）〜（Ｈ）を用いて説明する。
まず、基板３０上に絶縁層３１を形成する（図２（Ａ）、（Ｅ））。
基板３０は、ガラス基板、石英基板、金属基板（例えばステンレス基板など）、セラミック基板、Ｓｉ基板等の半導体基板などを用いることができる。また、他にもプラスチック基板として、ポリエチレンテレフタレート（ＰＥＴ）、ポリエチレンナフタレート（ＰＥＮ）、ポリエーテルサルフォン（ＰＥＳ）、アクリルなどの基板を選択することもできる。
絶縁層３１は、基板３０からアルカリ金属などの不純物が拡散して、上に形成される素子の汚染を防ぐものであり、ブロッキング層として適宜設ければよい。例えば、ＣＶＤ法やスパッタリング法等を用いて、酸化シリコン、窒化シリコン、酸化窒化シリコン（ＳｉＯｘＮｙ）（ｘ＞ｙ＞０）、窒化酸化シリコン（ＳｉＮｘＯｙ）（ｘ＞ｙ＞０）等の絶縁材料を用いて形成できる。例えば、絶縁層３１を２層構造とする場合は、第１層目の絶縁層として窒化酸化シリコン膜を形成し、第２層目の絶縁層として酸化窒化シリコン膜を形成するとよい。また、第１層目の絶縁層として窒化シリコン膜を形成し、第２層目の絶縁層として酸化シリコン膜を形成してもよい。
続いて、絶縁層３１上に半導体層２０１を形成する。半導体層２０１は、非晶質半導体膜または結晶質半導体膜で形成できる。結晶性半導体膜としては、絶縁層３１上に形成した非晶質半導体膜を熱処理やレーザ光の照射によって結晶化させたものなどを用いることができる。なお、半導体材料としては、シリコンが好ましく、その他にシリコンゲルマニウム等を用いることもできる。
半導体層２０１は、１０〜２００ｎｍ、好ましくは１０〜５０ｎｍ程度、さらに好ましくは１０〜３０ｎｍ程度の膜厚で形成するとよい。なお、５０ｎｍ以下の半導体層２０１を形成する場合、５０ｎｍ以上の膜厚で半導体層を形成した後で、半導体層の表面をドライエッチング処理することにより１０〜５０ｎｍ程度の膜厚の半導体層２０１を形成してもよい。このときのエッチングの際のエッチングガスとしては、Ｃｌ２、ＢＣｌ３、ＳｉＣｌ４等の塩素系のガス、ＣＦ４、ＮＦ３、ＳＦ６、ＣＨＦ３等のフッ素系のガス、またはフッ素系ガスにＨｅやＡｒ等の不活性ガス、Ｏ２ガス、Ｈ２ガス、を適宜加えた混合ガス等を用いることができる。なお、ドライエッチングの前に、半導体層表面を希フッ酸処理して半導体層表面に形成される自然酸化膜を除去し、その後半導体層表面をオゾン水などで処理して半導体層表面に酸化膜を形成しておいてもよい。
半導体層２０１を５０ｎｍ以下程度の薄膜で形成することにより、半導体層表面に形成されるゲート絶縁層の被覆不良を低減することができる。また、半導体層２０１を薄膜で形成することにより、ＴＦＴをより小型化することができる。また、ＴＦＴのしきい値電圧を小さくするためにチャネル形成領域への不純物元素のドープ量を増加させた場合でも、半導体層２０１を薄膜で形成することにより完全空乏型のＴＦＴを作製しやすくなるため、良好なＳ値でしきい値電圧の小さなＴＦＴを作製することができる。
また、非結晶半導体膜をレーザ光の照射によって結晶化もしくは再結晶化した膜を半導体層２０１として用いる場合、レーザ光の光源としてＬＤ励起の連続発振（ＣＷ）レーザ（ＹＶＯ４、第２高調波（波長５３２ｎｍ））を用いることができる。特に第２高調波に限定する必要はないが、第２高調波はエネルギー効率の点で、さらに高次の高調波より優れている。ＣＷレーザを半導体層に照射すると、連続的に半導体層にエネルギーが与えられるため、一旦半導体層を溶融状態にすると、溶融状態を継続させることができる。さらに、ＣＷレーザを走査することによって半導体層の固液界面を移動させ、この移動の方向に沿って一方向に長い結晶粒を形成することができる。また、固体レーザを用いるのは、気体レーザ等と比較して、出力の安定性が高く、安定した処理が見込まれるためである。なお、ＣＷレーザに限らず、繰り返し周波数が１０ＭＨｚ以上のパルスレーザを用いることも可能である。繰り返し周波数が高いパルスレーザを用いると、半導体層が溶融してから固化するまでの時間よりもレーザのパルス間隔が短ければ、常に半導体層を溶融状態にとどめることができ、固液界面の移動により一方向に長い結晶粒で構成される半導体層を形成できる。また、その他のＣＷレーザおよび繰り返し周波数が１０ＭＨｚ以上のパルスレーザを使用することもできる。例えば、気体レーザとしては、Ａｒレーザ、Ｋｒレーザ、ＣＯ２レーザなどがある。固体レーザとして、ＹＡＧレーザ、ＹＬＦレーザ、ＹＡｌＯ３レーザ、ＧｄＶＯ４レーザ、ＫＧＷレーザ、ＫＹＷレーザ、アレキサンドライトレーザ、Ｔｉ：サファイアレーザ、Ｙ２Ｏ３レーザ、ＹＶＯ４レーザなどがある。また、ＹＡＧレーザ、Ｙ２Ｏ３レーザ、ＧｄＶＯ４レーザ、ＹＶＯ４レーザなどのセラミックスレーザがある。金属蒸気レーザとしてはヘリウムカドミウムレーザなどが挙げられる。また、レーザ発振器において、レーザ光をＴＥＭ００（シングル横モード）で発振して射出すると、被照射面において得られる線状のビームスポットのエネルギー均一性を上げることができるので好ましい。その他にも、パルス発振のエキシマレーザを用いてもよい。
次に、半導体層２０１上にレジスト２０２を選択的に形成する（図２（Ａ）、（Ｅ））。なお、半導体層上に酸化膜を形成してから、レジストを形成してもよい。そして、レジスト２０２をマスクとして半導体層２０１をドライエッチングして、島状の半導体層３２を形成する（図２（Ｂ）、（Ｆ））。なお、レジスト２０２は、エッチングの際のマスクとして用いるものであり、ポジ型のフォトレジストやネガ型のフォトレジスト等を適宜選択して用いることができる。
ドライエッチングのときのエッチングガスとしては、ＣＦ４、ＮＦ３、ＳＦ６、ＣＨＦ３等のフッ素系のガス、または該フッ素系ガスにＨｅやＡｒ等の不活性ガス、Ｏ２ガス、Ｈ２ガス、を適宜加えた混合ガス等を用いることができる。好ましくは、ＣＦ４とＯ２との混合ガス、ＳＦ６とＯ２との混合ガス、ＣＨＦ３とＨｅとの混合ガス、またはＣＦ４とＨ２との混合ガスを用いるとよい。また、エッチングはドライエッチングに限られず、ウェットエッチングで行ってもよい。その場合、半導体層２０１に対し、ＴＭＡＨ（ｔｅｔｒａｍｅｔｈｙｌａｍｍｏｎｉｕｍ ｈｙｄｒｏｘｉｄｅ、テトラメチルアンモニウムヒドロキシド）に代表される有機アルカリ系水溶液を用いてウェットエッチングすることにより、島状の半導体層３２を形成できる。なお、エッチング液としてＴＭＡＨ等を用いた場合、半導体層２０１のみが選択的にエッチングされるため、下地の絶縁層３１にダメージを与えずにエッチングできる。このように、絶縁表面に形成された半導体層を島状に分離形成することで、同一基板上に複数の薄膜トランジスタと周辺回路を形成した場合に、それぞれの素子を分離できる。すなわち、１０Ｖ〜２０Ｖ程度の電圧で書き込みや消去を行う必要のあるメモリ素子アレイと、３Ｖ〜７Ｖ程度の電圧で動作してデータの入出力や命令の制御を主として行う周辺回路を同一基板上に形成した場合でも、各素子に印加する電圧の違いによる相互の干渉を防ぐことができる。
また、島状の半導体層３２の端部の断面形状は、必ずしもテーパー状になっている必要はない。半導体層３２の端部付近に形成される膜の被覆不良の低減を考慮すると、よりθの角度が小さいほうが好ましいが、θが４５°〜９５°程度のテーパー状や垂直形状にエッチングしてもよい。
続いて、半導体層３２の端部に絶縁層３６を形成する（図２（Ｂ）、（Ｆ））。ここで、絶縁層３６は、実施の形態１と同様に、半導体層３２の端部をウェット酸化することにより形成された酸化膜である。
続いて、半導体層３２を覆うようにゲート絶縁層３３を形成する。ゲート絶縁層３３は、酸化シリコン、窒化シリコン、酸化窒化シリコン（ＳｉＯｘＮｙ）（ｘ＞ｙ＞０）、窒化酸化シリコン（ＳｉＮｘＯｙ）（ｘ＞ｙ＞０）等を用いて形成できる。このような絶縁層は、気相成長法やスパッタリング法で形成できる。また、酸素を含む雰囲気下または窒素を含む雰囲気下で半導体層３２表面をプラズマ処理することにより、半導体層３２表面に形成された酸化シリコン膜、窒化シリコン膜、酸化窒化シリコン（ＳｉＯｘＮｙ）（ｘ＞ｙ＞０）膜、または窒化酸化シリコン（ＳｉＮｘＯｙ）（ｘ＞ｙ＞０）膜等をゲート絶縁層３３として用いることもできる。
次に、ゲート絶縁層３３上にゲート電極として機能する導電層３４を形成する（図２（Ｃ）、（Ｇ））。ここでは、導電層３４は単層で形成した例を示しているが、もちろん、導電性材料を２層または３層以上の積層で設けた構造としてもよい。なお、ここでは図示しないが、導電層３４は、ゲート絶縁層３３上を覆って形成された導電層を選択的にエッチングすることにより形成できる。
また、導電層３４は、タンタル（Ｔａ）、タングステン（Ｗ）、チタン（Ｔｉ）、モリブデン（Ｍｏ）、アルミニウム（Ａｌ）、銅（Ｃｕ）、クロム（Ｃｒ）、ニオブ（Ｎｂ）等から選択された元素、またはこれらの元素を主成分とする合金材料、もしくは化合物材料で形成できる。また、リン等の不純物元素をドーピングした多結晶珪素に代表される半導体材料により形成することもできる。例えば、導電層３４を第１の導電層と第２の導電層との積層構造とする場合、第１の導電層として窒化タンタルを用い、第２の導電層としてタングステンを用いて形成するとよい。なお、この組み合わせに限られず、導電層３４を積層して形成する場合には、上記材料を自由に組み合わせて設けることができる。
続いて、導電層３４をマスクとして、半導体層３２に不純物元素１２１を導入することによって、半導体層３２に不純物領域３２ｂ、３２ｃおよび不純物元素１２１が導入されないチャネル形成領域３２ａを形成する（図２（Ｃ）、（Ｇ））。なお、ここでは、島状の半導体層３２を横断するように導電層３４を形成した後に、不純物元素を導入するため、導電層３４に覆われていない半導体層３２の領域に不純物領域３２ｂ、３２ｃが形成され、導電層３４に覆われた半導体層３２の領域に不純物元素１２１が導入されないチャネル形成領域３２ａが形成される。
ここで、不純物元素１２１としては、ｎ型を付与する不純物元素またはｐ型を付与する不純物元素を用いることができる。ｎ型を示す不純物元素としては、リン（Ｐ）やヒ素（Ａｓ）等を用いることができる。ｐ型を示す不純物元素としては、ボロン（Ｂ）やアルミニウム（Ａｌ）やガリウム（Ｇａ）等を用いることができる。例えば、不純物元素１２１として、リン（Ｐ）を１×１０１８〜１×１０２１／ｃｍ３の濃度で含むように半導体層３２に導入し、ｎ型を示す不純物領域３２ｂ、３２ｃを形成すればよい。なお、チャネル形成領域３２ａと不純物領域３２ｂ、３２ｃとの間に、不純物領域３２ｂ、３２ｃより低濃度に不純物が添加された低濃度不純物領域（ＬＤＤ領域）を形成してもよい。低濃度不純物領域を設けることにより、ＬＤＤ領域側のドレイン端部の電界を緩和して、書き込みおよび消去の繰り返しによる劣化を抑制できる。
また、チャネル形成領域３２ａ中に、不純物領域３２ｂ、３２ｃに添加した不純物とは逆の導電型を有する不純物元素（例えばｎ型ＴＦＴに対してはボロン）を添加してもよい。チャネル形成領域３２ａ中に逆導電型の不純物を添加することにより、ＴＦＴのしきい値電圧を制御できる。なお、この不純物元素はゲート電極を介してドープすることよって添加してもよいし、ゲート電極形成前に予め添加しておいてもよい。
次に、導電層３４、ゲート絶縁層３３、絶縁層３１等を覆うように絶縁層２０３を形成する（図２（Ｄ）、（Ｈ））。その後、ゲート絶縁層３３および絶縁層２０３にコンタクトホールを形成し、絶縁層２０３上にソース電極またはドレイン電極として機能する導電層２０４を選択的に形成する（図２（Ｄ）、（Ｈ））。ここで、導電層２０４は、半導体層３２のソース領域またはドレイン領域として機能する不純物領域３２ｂ、３２ｃと電気的に接続されるように設ける。
絶縁層２０３は、ＣＶＤ法やスパッタリング法等で形成した、酸化シリコン、酸化窒化シリコン（ＳｉＯｘＮｙ）（ｘ＞ｙ＞０）、窒化酸化シリコン（ＳｉＮｘＯｙ）（ｘ＞ｙ＞０）などを用いることができる。また、ポリイミド、ポリアミド、ポリビニルフェノール、ベンゾシクロブテン、アクリル、エポキシ等の有機材料、またはシロキサン樹脂等のシロキサン材料、オキサゾール樹脂等からなる単層または積層構造で設けることができる。なお、シロキサン材料とは、Ｓｉ−Ｏ−Ｓｉ結合を含む材料に相当する。シロキサンは、シリコン（Ｓｉ）と酸素（Ｏ）との結合で骨格構造が構成される。置換基として、少なくとも水素を含む有機基（例えばアルキル基、アリール基）が用いられる。置換基として、フルオロ基を用いることもできる。オキサゾール樹脂は、例えば、感光性ポリベンゾオキサゾール等である。感光性ポリベンゾオキサゾールは、誘電率が低く（常温１ＭＨｚで誘電率２．９）、耐熱性が高く（示差熱熱重量同時測定（ＴＧ／ＤＴＡ：Ｔｈｅｒｍｏｇｒａｖｉｍｅｔｒｙ−Ｄｉｆｆｅｒｅｎｔｉａｌ Ｔｈｅｒｍａｌ Ａｎａｌｙｓｉｓ）で昇温５℃／ｍｉｎで熱分解温度５５０℃）、吸水率が低い（常温２４時間で０．３％）材料である。オキサゾール樹脂は、ポリイミド等の比誘電率（３．２〜３．４程度）と比較すると、比誘電率が低いため（２．９程度）、寄生容量の発生を抑制し、高速に動作できる。ここでは、絶縁層２０３として、ＣＶＤ法で形成した酸化シリコン、酸化窒化シリコン（ＳｉＯｘＮｙ）（ｘ＞ｙ＞０）または窒化酸化シリコン（ＳｉＮｘＯｙ）（ｘ＞ｙ＞０）を単層または積層して形成する。また、さらに、ポリイミド、ポリアミド、ポリビニルフェノール、ベンゾシクロブテン、アクリル、エポキシ等の有機材料、シロキサン樹脂等のシロキサン材料、またはオキサゾール樹脂を積層して形成してもよい。
また、導電層２０４は、アルミニウム、タングステン、チタン、タンタル、モリブデン、ニッケル、ネオジムから選ばれた１種の元素、または当該元素を複数含む合金からなる単層構造または積層構造を用いることができる。例えば、当該元素を複数含む合金からなる導電層２０４として、チタンを含有したアルミニウム合金、ネオジムを含有したアルミニウム合金などで形成できる。また、積層構造で導電層２０４を設ける場合、例えば、アルミニウム層もしくは前記したようなアルミニウム合金層を、チタン層で挟んで積層させた構造としてもよい。
以上の工程により、薄膜トランジスタ２０５を含む半導体装置を作製できる。
本実施の形態に示す半導体装置の作製工程を用いることにより、ゲート電極下の半導体層３２のチャネル形成領域３２ａの端部（側面）に、絶縁層３６を有する半導体装置を作製することができる。したがって、ゲート絶縁層３３の半導体層３２表面への被覆不良が、半導体装置に及ぼす影響を低減できる。つまり、本実施の形態の方法を用いて作製された半導体装置は、半導体層３２のチャネル形成領域３２ａの側面がゲート電極と接することがなくなるため、ゲートリーク不良を低減し、ゲート電極の耐圧を向上させることが可能となる。
また、半導体層３２のチャネル形成領域３２ａの端部に、選択的に厚く絶縁層を設けることができるため、半導体層３２のチャネル形成領域３２ａの端部における電界集中を緩和することができる。したがって、ゲートリーク不良を低減し、ゲート電極の耐圧を向上させることが可能となる。
本実施の形態において、酸素を含む雰囲気下または窒素を含む雰囲気下で、半導体層３２表面をプラズマ処理してゲート絶縁層３３を形成する際、電子密度が１×１０１１ｃｍ−３以上であり、電子温度が１．５ｅＶ以下のプラズマを用いるとよい。より詳しくは、電子密度が１×１０１１ｃｍ−３以上１×１０１３ｃｍ−３以下で、電子温度が０．５ｅＶ以上１．５ｅＶ以下のプラズマを用いるとよい。上記プラズマは、プラズマの電子密度が高密度であり、基板３０上に形成された被処理物（ここでは、半導体層３２）付近での電子温度が低いため、被処理物に対するプラズマによる損傷を防止できる。また、プラズマの電子密度が１×１０１１ｃｍ−３以上と高密度であるため、プラズマ処理を用いて形成される酸化膜または窒化膜は、ＣＶＤ法やスパッタ法等により形成された膜と比較して、膜厚等が均一性に優れ、かつ緻密な膜を形成できる。また、プラズマの電子温度が１．５ｅＶ以下と低いため、従来のプラズマ処理や熱酸化法と比較して低い温度で酸化または窒化処理できる。例えば、ガラス基板の歪点よりも１００度以上低い温度でプラズマ処理を行っても十分に酸化できる。また、プラズマを形成するための周波数としては、マイクロ波（２．４５ＧＨｚ）等の高周波を用いることができる。
なお、酸素を含む雰囲気下として、例えば、酸素（Ｏ２）と希ガス（Ｈｅ、Ｎｅ、Ａｒ、Ｋｒ、Ｘｅの少なくとも１つを含む）との混合ガス雰囲気下、酸素と水素（Ｈ２）と希ガスとの混合ガス雰囲気下、一酸化二窒素と希ガスとの混合ガス雰囲気下、または一酸化二窒素と水素と希ガスとの混合ガス雰囲気下でプラズマ処理できる。例えば、酸素（Ｏ２）と水素（Ｈ２）とアルゴン（Ａｒ）との混合ガスを用いることができる。その場合、酸素を０．１〜１００ｓｃｃｍ、水素を０．１〜１００ｓｃｃｍ、アルゴンを１００〜５０００ｓｃｃｍ含んだ混合ガスを用いることができる。なお、酸素：水素：アルゴン＝１：１：１００の比率で混合ガスを導入することが好ましい。例えば、酸素を５ｓｃｃｍ、水素を５ｓｃｃｍ、アルゴンを５００ｓｃｃｍとして導入すればよい。
また、窒素を含む雰囲気下として例えば、窒素（Ｎ２）と希ガス（Ｈｅ、Ｎｅ、Ａｒ、Ｋｒ、Ｘｅの少なくとも１つを含む）との混合ガス雰囲気下、窒素と水素と希ガスとの混合ガス雰囲気下、またはアンモニア（ＮＨ３）と希ガスとの混合ガス雰囲気下でプラズマ処理できる。
ここで、プラズマ処理するための装置の構成例について図１７を用いて説明する。
図１７に示すプラズマ処理装置は、基板２１０を配置するための支持台２８０、ガスを導入するためのガス供給部２７６、ガスを排気するために真空ポンプに接続する排気口２７８、アンテナ２７２、誘電体板２７４およびプラズマ発生用のマイクロ波を供給するマイクロ波供給部２８４を有している。また、支持台２８０に温度制御部２８２を設けることによって、基板２１０の温度を制御することも可能である。
以下に、プラズマ処理方法の一例について説明する。
酸化処理もしくは窒化処理を行うには、以下のようにすればよい。まず、処理室内を真空にし、ガス供給部２７６から酸素または窒素を含むプラズマ処理用ガスを導入する。基板２１０は、室温もしくは温度制御部２８２により１００〜５５０℃に加熱する。なお、基板２１０と誘電体板２７４との間隔は、２０ｍｍ〜８０ｍｍ（好ましくは２０ｍｍ〜６０ｍｍ）程度である。次に、マイクロ波供給部２８４からアンテナ２７２に、マイクロ波を供給する。そしてマイクロ波を、アンテナ２７２から誘電体板２７４を通して処理室内に導入することによって、プラズマ２８６を生成する。マイクロ波の導入によりプラズマの励起を行うと、低電子温度（３ｅＶ以下、好ましくは１．５ｅＶ以下）で高電子密度（１×１０１１ｃｍ−３以上）のプラズマを生成できる。この高密度プラズマで生成された酸素ラジカル（ＯＨラジカルを含む場合もある）および／または窒素ラジカル（ＮＨラジカルを含む場合もある）によって、半導体基板の表面を酸化または窒化することができる。プラズマ処理用ガスにアルゴンなどの希ガスを混合させると、希ガスの励起種により酸素ラジカルや窒素ラジカルを効率良く生成できる。このプラズマ処理方法では、プラズマで励起した活性なラジカルを有効に使うことにより、５００℃以下の低温で固相反応による酸化処理または窒化処理ができる。
上記のようなプラズマ処理による固相酸化処理または固相窒化処理を用いることで、耐熱温度が７００℃以下のガラス基板を用いても、９５０℃〜１０５０℃で形成される熱酸化膜と同等な絶縁層を得ることができる。すなわち、半導体素子、特に薄膜トランジスタや不揮発性記憶素子の絶縁層として信頼性の高い絶縁層を形成できる。
例えば、図１７に示すプラズマ処理装置を用いてゲート絶縁層３３を形成する場合、酸化雰囲気下のプラズマ処理により、例えば、シリコンからなる半導体層３２の表面を酸化して３〜６ｎｍの厚さの酸化珪素層を形成し、その後、該酸化珪素層の表面を窒素雰囲気下でプラズマ処理した窒素プラズマ処理層を形成することが好ましい。具体的には、まず、酸素雰囲気下でのプラズマ処理により、半導体層３２上に３〜６ｎｍの厚さで酸化珪素層を形成する。その後、続けて窒素雰囲気下でプラズマ処理を行うことにより、酸化珪素層の表面または表面近傍に窒素濃度の高い窒素プラズマ処理層を設ける。なお、表面近傍とは、酸化珪素層の表面から概略０．５〜１．５ｎｍの深さをいう。例えば、窒素雰囲気下でプラズマ処理を行うことによって、酸化珪素層の表面から概略１ｎｍの深さに、窒素を２０〜５０原子％の割合で含有した構造となる。酸化珪素層表面を窒化することにより、さらに層を緻密化することができ、絶縁耐圧が高い絶縁層を形成できる。
なお、本実施の形態で示すプラズマ処理装置は、半導体基板、絶縁層、導電層に対する酸化処理、窒化処理、酸窒化処理、水素化処理、表面改質処理等を行うことができる。これらの処理を行う際は、その目的に応じてガス供給部２７６から供給するガスを適宜選択すればよい。
（実施の形態３）
本実施の形態では、図１に示す半導体装置の作製方法について、実施の形態２とは異なる方法について説明する。本実施の形態では図１（Ａ）のＡ１とＢ１とを結ぶ破線での断面における作製工程を図３（Ａ）〜（Ｂ）を用いて、図１（Ａ）のＡ２とＢ２とを結ぶ破線での断面における作製工程を図３（Ｃ）〜（Ｄ）を用いて説明する。
まず、実施の形態２と同様に、基板３０上に絶縁層３１を形成し、絶縁層３１上に半導体層２０１を形成し、半導体層２０１上にレジスト２０２を形成する（図３（Ａ）、（Ｃ））。
続いて、レジスト２０２をマスクとして半導体層２０１をエッチングすることにより、島状の半導体層３２を形成する（図３（Ｂ）、（Ｄ））。
続いて、レジスト２０２を除去した後、半導体層３２表面をウェット酸化することにより、半導体層３２の端部および表面に絶縁層３６を形成する。
以降の工程は、実施の形態２と同様に行うことにより、図１に示す半導体装置を作製できる。
なお、半導体層３２の表面をウェット酸化して絶縁層３６を形成する前に、必要に応じて半導体層３２表面を希フッ酸等で洗浄する工程を行ってもよい。半導体層３２の表面は、大気中の酸素に半導体層３２が触れて酸化され自然酸化膜が形成されていたり、ゴミが付着していたりするため、洗浄することが好ましい。しかしながら、半導体層３２を洗浄する際、図４（Ａ）に示すように、半導体層３２の下地膜として形成されている絶縁層３１も部分的に除去され、窪み３７が形成されることがある。窪み３７が形成された場合に、半導体層３２上にゲート絶縁層を形成すると、半導体層３２および窪み３７の段差を覆いきれず、ゲート絶縁層が部分的に切断されてしまうことがある。すると、半導体層３２とゲート電極として機能する導電層とが接して、半導体層３２およびゲート電極として機能する導電層の間でリーク電流が生じてしまう可能性がある。
しかしながら、本実施の形態で示すように、半導体層表面をウェット酸化して、半導体層３２の端部および表面に絶縁層３６を形成することにより、図４（Ｂ）に示すように、窪み３７部分でゲート絶縁層３３の被覆不良が生じても、半導体層３２のチャネル形成領域とゲート電極として機能する導電層とが接することがなくなる。
また、半導体層３２表面を希フッ酸処理した後、ゲート絶縁層３３を形成してから、ウェット酸化してもよい。図５に、半導体層３２表面を希フッ酸処理した後の素子の断面構造を示す。図５（Ａ）、（Ｅ）は、希フッ酸処理によって絶縁層３１が部分的に除去されている様子を示す。
次に、半導体層３２上に、ゲート絶縁層３３を形成する（図５（Ｂ）、（Ｆ））。なお、ゲート絶縁層３３は上記実施の形態のゲート絶縁層３３と同様に作製することができる。ここで、絶縁層３１が部分的に除去されているため、ゲート絶縁層３３は半導体層３２の下側には形成されない可能性がある。
次に、ゲート絶縁層３３の表面をウェット酸化する。ここで、半導体層３２表面のゲート絶縁層３３で覆われていない部分がウェット酸化されて、ゲート絶縁層３３で覆われていない半導体層３２表面に絶縁層３６を形成できる（図５（Ｃ）、（Ｇ））。
次に、ゲート絶縁層３３上に、ゲート電極として機能する導電層３４を形成する（図５（Ｄ）、（Ｈ））。なお、導電層３４は、上記実施の形態で示した導電層３４と同様に形成できる。
半導体層３２表面を希フッ酸処理した後、ゲート絶縁層３３を形成してからさらにウェット酸化を行うことによって、ゲート絶縁層３３で覆われない半導体層３２表面にも絶縁層３６を形成できる。したがって、半導体層３２の表面は、ゲート電極として機能する導電層３４と接しない構成とできる。
本実施の形態に示す半導体装置の作製工程を用いることにより、ゲート電極下の半導体層３２のチャネル形成領域３２ａの端部（側面）に、絶縁層３６を有する半導体装置を作製できる。したがって、ゲート絶縁層３３の半導体層３２表面への被覆不良が、半導体装置に及ぼす影響を低減できる。つまり、本実施の形態の方法を用いて作製された半導体装置において、半導体層３２のチャネル形成領域３２ａの側面は、ゲート電極と接することがないため、ゲートリーク不良を低減し、ゲート電極の耐圧を向上させることが可能となる。
また、半導体層３２のチャネル形成領域３２ａの端部に選択的に厚く絶縁層を設けることができるため、半導体層３２のチャネル形成領域３２ａの端部における電界集中を緩和できる。したがって、ゲートリーク不良を低減し、ゲート電極の耐圧を向上させることが可能となる。
（実施の形態４）
本実施の形態では、図１に示す半導体装置の作製方法について、実施の形態２または実施の形態３とは異なる方法について説明する。本実施の形態では、図１（Ａ）のＡ１とＢ１とを結ぶ破線での断面における作製工程を図６（Ａ）〜（Ｄ）を用いて、図１（Ａ）のＡ２とＢ２とを結ぶ破線での断面における作製工程を図６（Ｅ）〜（Ｈ）を用いて説明する。
まず、実施の形態２と同様に、基板３０上に絶縁層３１を形成し、絶縁層３１上に半導体層２０１を形成し、半導体層２０１上にレジスト２０２を形成する（図６（Ａ）、（Ｅ））。
次に、レジスト２０２をマスクとして半導体層２０１をエッチングすることにより、島状の半導体層３２を形成する（図６（Ｂ）、（Ｆ））。続いて、レジスト２０２を除去し、半導体層３２表面を希フッ酸で洗浄する（図６（Ｂ）、（Ｆ））。ここで、半導体層３２上に第１の絶縁層３３を形成する前に、半導体層３２表面を希フッ酸で処理することにより、半導体層３２表面に形成される自然酸化膜を除去できる。
次に、半導体層３２上にレジスト３０１を形成する（図６（Ｃ）、（Ｇ））。ここで、レジスト３０１は、半導体層３２より内側の領域に形成する。つまり、レジスト３０１は、半導体層３２の表面を部分的に覆っている。
なお、半導体層３２の表面を部分的に覆うレジスト３０１は、半導体層２０１表面に形成されたレジスト２０２を除去せず、レジスト２０２を部分的にエッチングしてレジスト２０２の側面を後退させることにより形成してもよい。つまり、まず図６（Ａ）、（Ｅ）と同様に基板３０上に絶縁層３１を形成し、絶縁層３１上に半導体層２０１を形成し、半導体層２０１上にレジスト２０２を形成する（図７（Ａ）、（Ｄ））。次に、レジスト２０２をマスクとして半導体層２０１をエッチングすることにより、島状の半導体層３２を形成する（図７（Ｂ）、（Ｅ）））。続いて、レジスト２０２をエッチングしてレジスト２０２の側面を後退させる。これにより、レジスト２０２の幅が細くなり、半導体層３２の表面が部分的に覆われたレジスト３０１が形成される。
次に、レジスト３０１をマスクとして半導体層３２表面をウェット酸化することにより、半導体層３２の端部および上面の一部に絶縁層３６を形成する（図６（Ｃ）、（Ｇ））。
次に、レジスト３０１を除去して、半導体層３２上にゲート絶縁層３３を形成する。さらに、ゲート絶縁層３３上にゲート電極として機能する導電層３４を形成する（図６（Ｄ）、（Ｈ））。なお、ゲート絶縁層３３および導電層３４はそれぞれ、上記実施の形態で説明したゲート絶縁層３３および導電層３４と同様に形成できる。
以降、実施の形態２と同様の工程を行うことにより、図１に示すような半導体装置を作製できる。
半導体層３２の端部および上面の一部に絶縁層３６が形成されているため、より電界が集中しやすい半導体層３２の角部（図６（Ｄ）、（Ｈ）の領域５０１付近）において、導電層３４下に形成される絶縁層の膜厚を厚くできる。したがって、より電界集中を防ぐことができる。
本実施の形態に示す半導体装置の作製工程を用いることにより、ゲート電極下の半導体層のチャネル形成領域３２ａの端部（側面）に、絶縁層３６を有する半導体装置を作製できる。したがって、ゲート絶縁層３３の半導体層３２表面への被覆不良が、半導体装置に及ぼす影響を低減できる。つまり、本実施の形態の方法を用いて作製された半導体装置は、半導体層３２のチャネル形成領域３２ａの側面が、ゲート電極と接することがなくなるため、ゲートリーク不良を低減し、ゲート電極の耐圧を向上させることが可能となる。
（実施の形態５）
本実施の形態では、単結晶シリコン基板上に酸化シリコンでなる酸化膜を形成し、酸化膜上に形成された単結晶半導体薄膜をチャネル形成領域として用いる半導体装置について説明する。本実施の形態では、ＳＩＭＯＸと呼ばれるＳＯＩ技術を用いた半導体装置について説明する。
まず、単結晶シリコン層の形成材料となる単結晶シリコン基板６０１を用意する（図８（Ａ））。ここではＰ型の単結晶シリコン基板を用いる場合を説明するが、Ｎ型の単結晶シリコン基板であってもよい。もちろん、単結晶シリコンゲルマニウム基板を用いることもできる。
続いて、単結晶シリコン基板６０１に対して酸素イオンを添加し、所定の深さに酸素含有層６０２を形成する（図８（Ｂ））。酸素イオンは、例えば１×１０１８ａｔｏｍｓ／ｃｍ２程度のドーズ量で添加すればよい。なお、酸素含有層６０２が形成される深さ（単結晶シリコン基板６０１の主表面と酸素含有層６０２との間の距離）は、後に形成されるＴＦＴの活性層として機能する単結晶シリコン層の膜厚となる。
次に、８００〜１２００℃の温度で熱処理を行い、酸素含有層６０２を埋め込み絶縁層６０３に変化させる。酸素含有層６０２の深さ方向の幅は、イオン添加時の酸素イオンの分布で決まっている。酸素イオンの濃度が６１１から６１２に向かって減少していくため、単結晶シリコン基板６０１と酸素含有層６０２との界面は不明確であるが、この熱処理工程により単結晶シリコン基板６０１と埋め込み絶縁層６０３との界面は明確なものとなる（図８（Ｂ）、（Ｃ））。
この埋め込み絶縁層６０３の膜厚は１０〜５００ｎｍ（代表的には２０〜５０ｎｍ）とする。本実施の形態では、単結晶シリコン基板６０１と埋め込み絶縁層６０３の界面が安定に接合されているため、２０〜５０ｎｍといった薄い埋め込み絶縁層６０３を形成することができる。
こうして埋め込み絶縁層６０３が形成されると、埋め込み絶縁層６０３の上には部分的に単結晶シリコン基板の一部が残存し、単結晶シリコン層６０４が形成される。なお、単結晶シリコン層６０４の膜厚は１０〜２００ｎｍ（好ましくは１０〜５０ｎｍ、さらに好ましくは１０〜３０ｎｍ）となるように、酸素含有層６０２が形成される深さを調節すればよい。
次に、単結晶シリコン層６０４上に選択的にレジストを形成して、単結晶シリコン層６０４を選択的にエッチングすることにより、後に形成されるＴＦＴの活性層となる、島状の単結晶シリコン層６０５を形成する（図８（Ｄ））。なお、本実施の形態では１つの島状の単結晶シリコン層しか記載していないが、同一基板上に複数個が形成されていてもよい。
以降、実施の形態２または実施の形態３と同様の工程を行うことにより、図９に示すような半導体装置を作製することができる。なお、本実施の形態において、半導体装置として薄膜トランジスタの例を示す。図９（Ａ）は、薄膜トランジスタの要部の上面図を示し、図９（Ｂ）は、図９（Ａ）のＡ１とＢ１とを結ぶ破線における断面図を示し、図９（Ｃ）は、図９（Ａ）のＡ２とＢ２とを結ぶ破線における断面図を示している。
図９に示す薄膜トランジスタは、単結晶シリコン基板６０１上に埋め込み絶縁層６０３を介して設けられた島状の単結晶シリコン層６０５と、島状の単結晶シリコン層６０５上に形成されたゲート絶縁層３３と、島状の単結晶シリコン層６０５の上方にゲート絶縁層３３を介して設けられたゲート電極として機能する導電層３４と、ゲート絶縁層３３および導電層３４を覆って設けられた絶縁層２０３と、絶縁層２０３上に設けられたソース電極またはドレイン電極として機能する導電層２０４と、を有している。なお、島状の単結晶シリコン層６０５は、チャネル形成領域６０５ａとソース領域またはドレイン領域として機能する不純物領域６０５ｂ、６０５ｃとに加えて、島状の単結晶シリコン層６０５の端部、ここでは導電層３４の下方のチャネル形成領域６０５ａに接した部分に形成された絶縁層３６とを有している。なお、絶縁層３６は、島状の単結晶シリコン層６０５の表面を、酸素を含む雰囲気中でプラズマ処理することにより形成できる。なお、チャネル形成領域６０５ａ中に、不純物領域６０５ｂ、６０５ｃに添加した不純物とは逆の導電型の不純物が添加されていてもよい。
本実施の形態によって、ゲート電極下の単結晶シリコン層６０５のチャネル形成領域６０５ａの端部（側面）に、絶縁層３６を有する半導体装置を作製できる。したがって、ゲート絶縁層３３の単結晶シリコン層６０５表面への被覆不良が、半導体装置に及ぼす影響を低減できる。つまり、本実施の形態の方法を用いて作製された半導体装置は、単結晶シリコン層６０５のチャネル形成領域６０５ａの側面がゲート電極と接しないため、電界集中が生じず、ゲートリーク不良を低減し、ゲート電極の耐圧を向上させることが可能となる。
また、単結晶シリコン層６０５のチャネル形成領域６０５ａの端部に、選択的に厚く絶縁層を設けることができるため、単結晶シリコン層６０５のチャネル形成領域６０５ａの端部における電界集中を緩和できる。したがって、ゲートリーク不良を低減し、ゲート電極の耐圧を向上させることが可能となる。
（実施の形態６）
本実施の形態では、単結晶シリコン基板上に酸化シリコンでなる酸化膜を形成し、酸化膜上に形成された単結晶半導体薄膜をチャネル形成領域として用いる半導体装置について説明する。本実施の形態では、Ｓｍａｒｔ−Ｃｕｔ法を用いて形成されるＳＯＩ基板を用いた半導体装置について説明する。
まず、単結晶シリコン層の形成材料となる、単結晶シリコン基板８０１を用意する。ここではＰ型の単結晶シリコン基板を用いる場合を説明するが、Ｎ型の単結晶シリコン基板であってもよい。もちろん、単結晶シリコンゲルマニウム基板を用いることもできる。
次いで熱酸化処理を行い、その主表面（素子形成面に相当する）に酸化シリコン膜８０２を形成する。膜厚は実施者が適宜決定すればよいが、１０〜５００ｎｍ（代表的には２０〜５０ｎｍ）とすればよい。この酸化シリコン膜８０２は、後にＳＯＩ基板の埋め込み絶縁層の一部として機能する（図１０（Ａ））。
次に、単結晶シリコン基板８０１の主表面側から、酸化シリコン膜８０２を通して水素イオンを添加して、水素含有層８０３を形成する（図１０（Ｂ））。なお、水素含有層８０３が形成される深さ（単結晶シリコン基板８０１の主表面と水素含有層８０３との間の距離）は、後に形成されるＴＦＴの活性層として機能する単結晶シリコン層の膜厚となる。例えば、単結晶シリコン基板８０１の主表面と水素含有層８０３との間に５０ｎｍ厚の単結晶シリコン層が残るように、イオンインプランテーション法を用いて水素イオンを１×１０１６〜１×１０１７ａｔｏｍｓ／ｃｍ２のドーズ量で添加できる。
次に、単結晶シリコン基板８０１と支持基板とを貼り合わせる。本実施の形態では支持基板として単結晶シリコン基板８０４を用い、その表面には貼り合わせ用の酸化シリコン膜８０５を設けておく（図１０（Ｃ））。なお、単結晶シリコン基板８０４のかわりに、ＦＺ法で形成されたシリコン基板、多結晶シリコン基板等を用いてもよい。また、石英基板、セラミックス基板、結晶化ガラス基板などの高耐熱性基板を用いてもよい。
この時、貼り合わせ界面は親水性の高い酸化シリコン膜同士となるので、両表面に含まれた水分の反応により水素結合で接着される。
次に、４００〜６００℃（例えば５００℃）の熱処理（第１熱処理）を行う。この熱処理により水素含有層８０３では微小空乏の体積変化が起こり、水素含有層８０３に沿って破断面が発生する。これにより単結晶シリコン基板８０１は分断され、支持基板の上には酸化シリコン膜８０２と単結晶シリコン層８０６が残される（図１０（Ｄ））。
次に、第２熱処理工程として１０５０〜１１５０℃（例えば１１００℃）の温度範囲でファーネスアニール工程を行う。この工程では貼り合わせ界面において、Ｓｉ−Ｏ−Ｓｉ結合の応力緩和が起こり、貼り合わせ界面が安定化する。すなわち、単結晶シリコン層８０６を支持基板上に完全に接着させるための工程となる。こうして貼り合わせ界面が安定化することで、埋め込み絶縁層８０７が形成される（図１０（Ｅ））。なお、本実施の形態では、水素含有層８０３を形成し、水素含有層８０３に沿って破断面を発生させて薄膜の単結晶シリコン層８０６を形成しているが、単結晶シリコン層８０６を形成する方法はこれに限られるものではなく、水素含有層８０３を設けずに単結晶シリコン基板８０１を研磨することにより薄膜の単結晶シリコン層８０６を形成してもよい。
次に、単結晶シリコン層８０６の表面を平坦化する処理を行ってもよい。平坦化にはＣＭＰ（ケミカルメカニカルポリッシング）と呼ばれる研磨工程や、還元雰囲気中で高温（９００〜１２００℃程度）のファーネスアニール処理を行えばよい。
最終的な単結晶シリコン層８０６の膜厚は、１０〜２００ｎｍ（好ましくは１０〜５０ｎｍ、さらに好ましくは１０〜３０ｎｍ）とすればよい。
次に、単結晶シリコン層８０６上に選択的にレジストを形成して、単結晶シリコン層８０６を選択的にエッチングすることにより、後に形成されるＴＦＴの活性層となる島状の単結晶シリコン層８０８を形成する（図１０（Ｆ））。なお、本実施の形態では１つの島状の単結晶シリコン層しか記載していないが、同一基板上に複数の島状の単結晶シリコン層が形成されていてもよい。
以降、実施の形態２または実施の形態３と同様の工程を行うことにより、半導体装置として、島状の単結晶シリコン層を活性層として用いた薄膜トランジスタを形成できる。
本実施の形態において作製される薄膜トランジスタは、例えば、単結晶シリコン基板８０４上に埋め込み絶縁層８０７を介して設けられた島状の単結晶シリコン層８０８と、島状の単結晶シリコン層８０８上に形成されたゲート絶縁層と、島状の単結晶シリコン層８０８の上方にゲート絶縁層を介して設けられたゲート電極として機能する導電層と、を有している。なお、島状の単結晶シリコン層８０８は、チャネル形成領域とソース領域またはドレイン領域として機能する不純物領域と、を有している。また、島状の単結晶シリコン層８０８の端部、ここではゲート電極として機能する導電層の下方のチャネル形成領域に接した部分には、絶縁層が形成されている。なお、チャネル形成領域に接して形成された絶縁層は、島状の単結晶シリコン層８０８表面を、酸素を含む雰囲気中でプラズマ処理することにより形成できる。
本実施の形態によって、ゲート電極下の単結晶シリコン層のチャネル形成領域の端部（側面）に絶縁層を有する半導体装置を作製できる。したがって、ゲート絶縁層の単結晶シリコン層表面への被覆不良が半導体装置に及ぼす影響を低減できる。つまり、本実施の形態の方法を用いて作製された半導体装置は、単結晶シリコン層のチャネル形成領域の側面がゲート絶電極と接しないため、電界集中が生じず、ゲートリーク不良を低減し、ゲート電極の耐圧を向上させることが可能となる。
また、単結晶シリコン層のチャネル形成領域の端部に選択的に厚く絶縁層を設けることができるため、単結晶シリコン層のチャネル形成領域の端部における電界集中を緩和できる。したがって、ゲートリーク不良を低減し、ゲート電極の耐圧を向上させることが可能となる。
（実施の形態７）
本発明の半導体装置は、薄膜トランジスタに限らず様々な形態をとることができる。本実施の形態では、本発明を適用した半導体装置の一例として、不揮発性記憶素子の構成について説明する。
図１２（Ａ）に示す不揮発性記憶素子は、半導体層３２上にトンネル酸化膜として機能する絶縁層８３が形成され、絶縁層８３上に電荷蓄積層８４、コントロール絶縁膜として機能する絶縁層８５およびゲート電極として機能する導電層８６が形成される。また、電荷蓄積層８４、コントロール絶縁膜として機能する絶縁層８５およびゲート電極として機能する導電層８６の端部が揃っている。なお、本実施の形態における不揮発性記憶素子は、上記実施の形態で説明した方法を用いて半導体層３２の端部に形成された絶縁層３６を有している。また、図１２（Ａ）に示す不揮発性記憶素子は、半導体層３２に低濃度不純物領域を有さず、チャネル形成領域３２ａおよび高濃度の不純物領域３２ｂ、３２ｃで構成されるシングルドレイン構造である。このような不揮発性記憶素子は、低濃度不純物領域を形成する工程が必要ないため、スループットを向上させることができる。
トンネル酸化膜として機能する絶縁層８３は、電荷蓄積層８４に電荷を注入するためのトンネル絶縁層として用いる。絶縁層８３は、実施の形態１で示すゲート絶縁層３３と同様の材料および方法により形成できる。代表的には、酸化珪素、もしくは酸化珪素と窒化珪素の積層構造等で形成できる。また、図１７に示す装置により高密度プラズマ処理して半導体層３２の表面を酸化し、絶縁層８３を形成してもよい。さらには、プラズマＣＶＤ法により酸化珪素を用いて半導体層３２の表面に絶縁層を形成した後、図１７に示す装置によりプラズマ処理し、酸化または窒化することにより絶縁層８３を形成してもよい。この場合、酸化珪素の表面を窒化した場合は、酸化珪素層の表面または表面近傍に窒素濃度の高い窒素プラズマ処理層が設けられる。なお、表面近傍とは、酸化珪素層の表面から概略０．５〜１．５ｎｍの深さをいう。例えば、窒素雰囲気下でプラズマ処理を行うことによって、酸化珪素層の表面から概略１ｎｍの深さに窒素を２０〜５０原子％の割合で含有した構造となる。
後述する電荷蓄積層８４が導電層または半導体層で形成されるフローティングゲートの場合、絶縁層８３は３〜６ｎｍの厚さに形成することが好ましい。例えば、ゲート長を６００ｎｍとする場合、絶縁層８３は３〜６ｎｍの厚さに形成できる。また、後述する電荷蓄積層８４が絶縁層で形成される場合、絶縁層８３は１〜１０ｎｍ、好ましくは１〜５ｎｍの厚さに形成することが好ましい。例えば、ゲート長を６００ｎｍとする場合、絶縁層８３は１〜３ｎｍの厚さに形成できる。
電荷蓄積層８４は、半導体材料または導電性材料の層または粒子で形成し、浮遊ゲートとできる。半導体材料としては、シリコン、シリコンゲルマニウム等がある。シリコンを用いる場合、アモルファスシリコンやポリシリコンを用いることができる。さらには、リンがドープされたポリシリコンを用いることができる。導電性材料としては、タンタル（Ｔａ）、チタン（Ｔｉ）、モリブデン（Ｍｏ）、タングステン（Ｗ）から選ばれた元素、前記元素を主成分とする合金、前記元素を組み合わせた合金膜（代表的にはＭｏ−Ｗ合金膜、Ｍｏ−Ｔａ合金膜）、あるいは導電性を付与した珪素膜で形成すればよい。このような材料から成る導電層の下には窒化タンタル、窒化タングステン、窒化チタン、窒化モリブデンなどの窒化物、タングステンシリサイド、チタンシリサイド、モリブデンシリサイドなどのシリサイドを形成しておいてもよい。さらには、上記半導体材料同士、導電性材料同士、または半導体材料および導電性材料の積層構造としてもよい。例えば、シリコン層およびゲルマニウム層の積層構造としてもよい。
また、電荷蓄積層８４を、絶縁性であり、電荷を保持するトラップを有する材料で形成することもできる。このような材料の代表例として、代表的にはシリコン化合物、ゲルマニウム化合物がある。シリコン化合物としては、窒化珪素、酸窒化珪素、水素が添加された酸窒化珪素等がある。ゲルマニウム化合物としては、窒化ゲルマニウム、酸素が添加された窒化ゲルマニウム、窒素が添加された酸化ゲルマニウム、酸素および水素が添加された窒化ゲルマニウム、窒素および水素が添加された酸化ゲルマニウム等のゲルマニウム化合物等がある。
コントロール絶縁膜として機能する絶縁層８５は、酸化珪素、窒化珪素、酸窒化珪素、酸化アルミニウムなどの一層もしくは複数層を、減圧ＣＶＤ法やプラズマＣＶＤ法などで形成する。絶縁層８５の厚さは１〜２０ｎｍ、好ましくは５〜１０ｎｍで形成する。例えば、窒化珪素層を３ｎｍの厚さに堆積し、酸化珪素層の厚さを５ｎｍの厚さに堆積したものを用いることができる。
ゲート電極として機能する導電層８６としては、実施の形態２で示すゲート電極として機能する導電層３４の材料および作製方法を適宜用いることができる。
また、図１２（Ｂ）に示すように、電荷蓄積層８４、コントロール絶縁膜として機能する絶縁層８５、およびゲート電極として機能する導電層８６の側面に、マスク８７が形成されていてもよい。また、マスク８７、および低濃度不純物領域３２ｄ、３２ｅが、絶縁層８３を介して重畳する。マスク８７を形成することで、マスク８７を通過して半導体層に不純物を添加することができる。すなわち、不純物を添加する工程により、半導体層３２において、チャネル形成領域３２ａ、高濃度の不純物領域３２ｂ、３２ｃ、および低濃度不純物領域３２ｄ、３２ｅを同時に形成することが可能である。このため、スループットを向上させることができる。
また、図１２（Ｃ）に示すように、電荷蓄積層８４が、ゲート電極として機能する導電層８６と比較して大きい構造であってもよい。すなわち、電荷蓄積層８４が外側に突出した形状であってもよい。電荷蓄積層８４において導電層８６の外側に形成される領域と、低濃度不純物領域３２ｄ、３２ｅが、絶縁層８３を介して重畳する。電荷蓄積層８４およびゲート電極として機能する導電層８６をこのような形状とすることで、電荷蓄積層８４において導電層８６の外側に形成される領域を通過して半導体層に不純物を添加することができる。すなわち、不純物を添加する工程により、半導体層３２において、チャネル形成領域３２ａ、高濃度の不純物領域３２ｂ、３２ｃ、および低濃度不純物領域３２ｄ、３２ｅを同時に形成することが可能である。このため、スループットを向上させることができる。
また、図１２（Ｄ）に示すように、電荷蓄積層８４が、ゲート電極として機能する導電層８６と比較して小さい構造であってもよい。このような構造の不揮発生記憶素子では、ゲート電極として機能する導電層８６を形成する前に、低濃度に不純物を半導体層３２に添加して、低濃度不純物領域３２ｄ、３２ｅを形成した後、ゲート電極として機能する導電層８６を形成する。次に、導電層８６をマスクとして半導体層３２に不純物を高濃度添加することで、高濃度の不純物領域３２ｂ、３２ｃを形成できる。
本実施の形態において、ゲート電極下の半導体層３２の端部（側面）に、絶縁層３６を有する不揮発性記憶素子を作製できる。したがって、絶縁層８３の半導体層３２表面への被覆不良が半導体装置に及ぼす影響を低減できる。つまり、本実施の形態の方法を用いて作製された半導体装置において、半導体層３２の側面はゲート電極と接することがないため、ゲートリーク不良を低減し、ゲート電極の耐圧を向上させることが可能となる。
また、半導体層３２の端部に選択的に厚く絶縁層を設けることができるため、半導体層３２の端部における電界集中を緩和できる。したがって、ゲートリーク不良を低減し、ゲート電極の耐圧を向上させることが可能となる。
（実施の形態８）
本実施の形態では、上記実施の形態で示した不揮発性記憶素子を用いたメモリセルアレイの構成について説明する。図１８にＮＯＲ型のメモリセルアレイの等価回路の一例を示す。１ビットの情報を記憶するメモリセルＭＳ０１は、選択トランジスタＳ０１と不揮発性記憶素子Ｍ０１で構成されている。選択トランジスタＳ０１は、ビット線ＢＬ０と不揮発性記憶素子Ｍ０１の間に直列に挿入され、ゲートがワード線ＷＬ１に接続されている。また、不揮発性記憶素子Ｍ０１のゲートは、ワード線ＷＬ１１に接続されている。不揮発性記憶素子Ｍ０１にデータを書き込むときは、ワード線ＷＬ１とビット線ＢＬ０をＨレベル、ＢＬ１をＬレベルとして、ワード線ＷＬ１１に高電圧を印加すればよい。すると、電荷蓄積層に電荷が蓄積される。データを消去する場合には、ワード線ＷＬ１とビット線ＢＬ０をＨレベルとし、ワード線ＷＬ１１に負の高電圧を印加すればよい。
このメモリセルＭＳ０１において、選択トランジスタＳ０１と不揮発性記憶素子Ｍ０１をそれぞれ、絶縁表面に島状に分離して形成された半導体層で形成することにより、素子分離領域を特段設けなくても、他の選択トランジスタもしくは不揮発性記憶素子との干渉を防ぐことができる。また、メモリセルＭＳ０１内の選択トランジスタＳ０１と不揮発性記憶素子Ｍ０１は共にｎチャネル型なので、この両者を１つの島状の半導体層で形成することにより、この２つの素子を接続する配線を省略することができる。
図１９は、ビット線に不揮発性記憶素子を直接接続したＮＯＲ型の等価回路を示している。このメモリセルアレイは、ワード線ＷＬとビット線ＢＬが互いに交差して配設し、各交差部に不揮発性記憶素子を配置している。ＮＯＲ型は、個々の不揮発性記憶素子のドレインをビット線ＢＬに接続する。ソース線ＳＬには不揮発性記憶素子のソースが共通接続される。
この場合もメモリセルＭＳ０１において、不揮発性記憶素子Ｍ０１を絶縁表面に島状に分離して形成された半導体層で形成することにより、素子分離領域を特段設けなくても、他の不揮発性記憶素子との干渉を防ぐことができる。また、複数の不揮発性記憶素子（例えば、図１９に示すＭ０１〜Ｍ２３）を１つのブロックとして扱い、これらの不揮発性記憶素子を１つの島状に分離した半導体層で形成することにより、ブロック単位で消去動作を行うことができる。
ＮＯＲ型の動作は、例えば、次の通りである。データ書き込みは、ソース線ＳＬを０Ｖとし、データを書き込むために選択されたワード線ＷＬに高電圧を与え、ビット線ＢＬにはデータ”０”と”１”に応じた電位を与える。例えば、”０”と”１”に対してそれぞれＨレベル、Ｌレベルの電位をビット線ＢＬに付与する。”０”データを書き込むべく、Ｈレベルが与えられた不揮発性記憶素子ではドレイン近傍でホットエレクトロンが発生し、これが浮遊ゲートに注入される。”１”データの場合このような電子注入は生じない。
“０”データが与えられたメモリセルでは、ドレインとソースとの間の強い横方向電界により、ドレインの近傍でホットエレクトロンが生成され、これが電荷蓄積層に注入される。これにより、電荷蓄積層に電子が注入されてしきい値電圧が高くなった状態が”０”である。”１”データの場合はホットエレクトロンが生成されず、電荷蓄積層に電子が注入されずしきい値電圧の低い状態、すなわち消去状態が保持される。
データを消去するときは、ソース線ＳＬに１０Ｖ程度の正の電圧を印加し、ビット線ＢＬは浮遊状態としておく。そしてワード線に負の高電圧を印加して（制御ゲートに負の高電圧を印加して）、電荷蓄積層から電子を引き抜く。これにより、データ”１”の消去状態になる。
データ読み出しは、ソース線ＳＬを０Ｖにすると共に、ビット線ＢＬを０．８Ｖ程度とし、選択されたワード線ＷＬに、データ”０”と”１”のしきい値の中間値に設定された読み出し電圧を与え、不揮発性記憶素子の電流引き込みの有無を、ビット線ＢＬに接続されるセンスアンプで判定することにより行う。
図２０は、ＮＡＮＤ型のメモリセルアレイの等価回路を示す。ビット線ＢＬには、複数の不揮発性記憶素子を直列に接続したＮＡＮＤセルＮＳ１が接続されている。複数のＮＡＮＤセルが集まってブロックＢＬＫ１を構成している。図２０で示すブロックＢＬＫ１のワード線は３２本である（ワード線ＷＬ０〜ＷＬ３１）。ブロックＢＬＫ１の同一行に位置する不揮発性記憶素子には、この行に対応するワード線が共通接続されている。
この場合、選択トランジスタＳ１、Ｓ２と不揮発性記憶素子Ｍ０〜Ｍ３１が直列に接続されているので、これらを１つのまとまりとして１つの半導体層で形成してもよい。それにより不揮発性記憶素子を繋ぐ配線を省略することができるので、集積化を図ることができる。また、隣接するＮＡＮＤセルとの分離を容易に行うことができる。また、選択トランジスタＳ１、Ｓ２の半導体層とＮＡＮＤセルＮＳ１の半導体層を分離して形成してもよい。それにより不揮発性記憶素子Ｍ０〜Ｍ３１の電荷蓄積層から電荷を引き抜く消去動作を行うときに、そのＮＡＮＤセルの単位で消去動作を行うことができる。また、１つのワード線に共通接続する不揮発性記憶素子（例えばＭ３０の行）を１つの半導体層で形成してもよい。
書き込み動作では、ＮＡＮＤセルＮＳ１を消去状態、つまりＮＡＮＤセルＮＳ１の各不揮発性記憶素子のしきい値を負電圧の状態にしてから実行される。書き込みは、ソース線ＳＬ側のメモリ素子Ｍ０から順に行う。メモリ素子Ｍ０への書き込みを例として説明すると概略以下のようになる。
図２１（Ａ）は、”０”書き込みをする場合、選択ゲート線ＳＧ２に例えばＶｃｃ（電源電圧）を印加して、選択トランジスタＳ２をオンにするとともに、ビット線ＢＬ０を０Ｖ（接地電圧）にする。また、選択ゲート線ＳＧ１は０Ｖとして、選択トランジスタＳ１はオフとする。次に、メモリセルＭ０のワード線ＷＬ０を高電圧Ｖｐｇｍ（２０Ｖ程度）とし、これ以外のワード線を中間電圧Ｖｐａｓｓ（１０Ｖ程度）にする。ビット線ＢＬの電圧は０Ｖなので、選択されたメモリセルＭ０のチャネル形成領域の電位は０Ｖとなる。ワード線ＷＬ０とチャネル形成領域との間の電位差が大きいため、メモリセルＭ０の電荷蓄積層には前述のようにＦ−Ｎトンネル電流により電子が注入される。これにより、メモリセルＭ０のしきい値電圧が正の状態（”０”が書き込まれた状態）となる。
一方”１”書き込みをする場合は、図２１（Ｂ）に示すように、ビット線ＢＬに例えばＶｃｃ（電源電圧）を印加する。選択ゲート線ＳＧ２の電圧がＶｃｃであるため、選択トランジスタＳ２のしきい値電圧Ｖｔｈに対して、電圧がＶｃｃマイナスＶｔｈ（Ｖｃｃ−Ｖｔｈ）になると、選択トランジスタＳ２がカットオフする。したがって、メモリセルＭ０のチャネル形成領域は、フローティング状態となる。次に、ワード線ＷＬ０に高電圧Ｖｐｇｍ（２０Ｖ）、それ以外のワード線に中間電圧Ｖｐａｓｓ（１０Ｖ）の電圧を印加すると、各ワード線とチャネル形成領域との容量カップリングにより、チャネル形成領域の電圧がＶｃｃ−Ｖｔｈから上昇し、例えば８Ｖ程度となる。チャネル形成領域の電圧が高電圧に昇圧されるため、”０”の書き込みの場合と異なり、ワード線ＷＬ０とチャネル形成領域との間の電位差は小さい。したがって、メモリセルＭ０の浮遊ゲートには、Ｆ−Ｎトンネル電流による電子注入が起こらない。よって、メモリセルＭ３１のしきい値は、負の状態（”１”が書き込まれた状態）に保たれる。
消去動作をする場合は、図２２（Ａ）に示すように、選択されたブロック内の全てのワード線に負の高電圧（Ｖｅｒｓ）を印加し、ビット線ＢＬ、ソース線ＳＬをフローティング状態とする。これにより、ブロックの全てのメモリセルにおいて、浮遊ゲート中の電子がトンネル電流により半導体層に放出される。この結果、これらのメモリセルのしきい値電圧が負方向にシフトする。
図２２（Ｂ）に示す読み出し動作では、読み出しの選択がされたメモリセルＭ０のワード線ＷＬ０の電圧をＶｒ（例えば０Ｖ）とし、非選択のメモリセルのワード線ＷＬ１〜３１および選択ゲート線ＳＧ１、ＳＧ２を、電源電圧より少し高い読み出し用中間電圧Ｖｒｅａｄとする。すなわち、図２３に示すように、選択メモリ素子以外のメモリ素子はトランスファートランジスタとして働く。これにより、読み出しの選択がされたメモリセルＭ０に電流が流れるか否かを検出する。つまり、メモリセルＭ３０に記憶されたデータが”０”の場合、メモリセルＭ０はオフなので、ビット線ＢＬは放電しない。一方、”１”の場合、メモリセルＭ０はオンするので、ビット線ＢＬが放電する。
（実施の形態９）
本実施の形態では、上記実施の形態で示した薄膜トランジスタおよび不揮発性メモリを有する非接触でデータの入出力が可能である半導体装置の構成の一例について説明する。非接触でデータの入出力が可能である半導体装置は利用の形態によっては、ＲＦＩＤタグ、ＩＤタグ、ＩＣタグ、ＩＣチップ、ＲＦタグ、無線タグ、電子タグまたは無線チップともよばれる。
本実施の形態の半導体装置の上面図を図１３（Ａ）に、図１３（Ａ）における線Ｙ−Ｘの断面図を図１３（Ｂ）に示す。
図１３（Ａ）に示すように、半導体装置は基板４００上に記憶回路４０４、集積回路部４２１およびアンテナ４３１が設けられている。なお、上記実施の形態で示した薄膜トランジスタを用いて、記憶回路４０４、集積回路部４２１を形成できる。また、上記不揮発性半導体記憶装置を用いて記憶回路４０４を形成できる。
図１３（Ｂ）に示すように、半導体装置は、素子形成層４０３が、基板４００、４０１によって挟持されている。また、素子形成層４０３と基板４００、４０１それぞれは、接着材４０２、４０５によって固着されている。また、素子形成層４０３には、絶縁層４５３、不揮発性記憶素子４４０、トランジスタ４４１、４４２が形成される。また、不揮発性記憶素子４４０、トランジスタ４４１、４４２上に絶縁層４５４が形成され、絶縁層４５４には配線４５６が形成される。また、絶縁層４５４および配線４５６上にアンテナ４３１が形成され、アンテナ４３１および絶縁層４５５上に絶縁層４３２が形成される。アンテナ４３１は、絶縁層４５５に形成される開口部において、絶縁層４５４上に形成される配線４５６と接続される。配線４５６は集積回路部４２１の一部である高周波回路に接続される。また、記憶回路４０４には不揮発性記憶素子４４０、トランジスタ４４１を有し、集積回路部４２１にはトランジスタ４４２を有する例を示したが、その他抵抗素子、容量素子、整流素子等も有する。
本実施の形態では、絶縁層４５５にポリイミド層を用いて形成し、導電層にチタン膜、アルミニウム膜、およびチタン膜が積層された導電層を用い、アンテナ４３１に印刷法により形成された銀合金層を導電層としてそれぞれ用いている。絶縁層４３２はアンテナ４３１の凹凸を緩和するために形成しており、塗布法により組成物を塗布し、乾燥・焼成をして形成することが好ましい。ここでは、絶縁層４３２として、エポキシ樹脂層を用いて形成する。また、基板４００、４０１にＰＥＮフィルムを用い、接着材４０２、４０５に熱可塑性樹脂を用いる。
なお、アンテナ４３１は、記憶回路４０４に対して、重ねて設けてもよいし、重ならずに周囲に設ける構造でもよい。また重なる場合も全面が重なってもよいし、一部が重なっている構造でもよい。アンテナ４３１と記憶回路４０４が重なる構造であると、アンテナ４３１が交信する際に信号に載っているノイズ等や、電磁誘導により発生する起電力の変動等の影響による、半導体装置の動作不良を減らすことが可能であり、信頼性が向上する。また、半導体装置を小型化できる。
また、上述した非接触データの入出力が可能である半導体装置における信号の伝送方式は、電磁結合方式、電磁誘導方式またはマイクロ波方式等を用いることができる。伝送方式は、実施者が使用用途を考慮して適宜選択すればよく、伝送方式に伴って最適なアンテナを設ければよい。
例えば、半導体装置における信号の伝送方式として、電磁結合方式または電磁誘導方式（例えば１３．５６ＭＨｚ帯）を適用する場合には、磁界密度の変化による電磁誘導を利用するため、アンテナ４３１として機能する導電層を輪状（例えば、ループアンテナ）、らせん状（例えば、スパイラルアンテナ）に形成する。
また、半導体装置における信号の伝送方式として、マイクロ波方式（例えば、ＵＨＦ帯（８６０〜９６０ＭＨｚ帯）、２．４５ＧＨｚ帯等）を適用する場合には、信号の伝送に用いる電磁波の波長を考慮してアンテナ４３１として機能する導電層の長さ等の形状を適宜設定すればよく、例えば、アンテナ４３１として機能する導電層を線状（例えば、ダイポールアンテナ）、平坦な形状（例えば、パッチアンテナ）またはリボン型の形状等に形成できる。また、アンテナ４３１として機能する導電層の形状は線状に限られず、電磁波の波長を考慮して曲線状や蛇行形状またはこれらを組み合わせた形状で設けてもよい。
アンテナ４３１として機能する導電層は、ＣＶＤ法、スパッタリング法、スクリーン印刷やグラビア印刷等の印刷法、液滴吐出法、ディスペンサ法、メッキ法等を用いて、導電性材料により形成する。導電性材料は、アルミニウム（Ａｌ）、チタン（Ｔｉ）、銀（Ａｇ）、銅（Ｃｕ）、金（Ａｕ）、白金（Ｐｔ）ニッケル（Ｎｉ）、パラジウム（Ｐｄ）、タンタル（Ｔａ）、モリブデン（Ｍｏ）から選択された元素、またはこれらの元素を主成分とする合金材料もしくは化合物材料で、単層構造または積層構造で形成する。
例えば、スクリーン印刷法を用いてアンテナ４３１として機能する導電層を形成する場合には、粒径が数ｎｍ〜数十μｍの導電体粒子を、有機樹脂に溶解または分散させた導電性のペーストを選択的に印刷し、乾燥・焼成することによって設けることができる。導電体粒子としては、銀（Ａｇ）、金（Ａｕ）、銅（Ｃｕ）、ニッケル（Ｎｉ）、白金（Ｐｔ）、パラジウム（Ｐｄ）、タンタル（Ｔａ）、モリブデン（Ｍｏ）およびチタン（Ｔｉ）等のいずれか１つ以上の金属粒子やハロゲン化銀の微粒子、または分散性ナノ粒子を用いることができる。また、導電性ペーストに含まれる有機樹脂は、金属粒子のバインダー、溶媒、分散剤および被覆材として機能する有機樹脂から選ばれた１つまたは複数を用いることができる。代表的には、エポキシ樹脂、シリコーン樹脂等の有機樹脂が挙げられる。また、上述した材料以外にも、セラミックやフェライト等をアンテナ４３１に適用してもよい。
また、電磁結合方式または電磁誘導方式を適用する場合であって、アンテナを備えた半導体装置を金属に接して設ける場合には、当該半導体装置と金属との間に透磁率を備えた磁性材料を設けることが好ましい。アンテナを備えた半導体装置を金属に接して設ける場合には、磁界の変化に伴い金属に渦電流が流れ、当該渦電流により発生する反磁界によって、磁界の変化が弱められて通信距離が低下する。そのため、半導体装置と金属との間に透磁率を備えた材料を設けることにより、金属の渦電流を抑制し、通信距離の低下を抑制することができる。なお、磁性材料としては、高い透磁率を有し高周波損失の少ないフェライトや金属薄膜を用いることができる。
本実施例においては、素子形成層においてトランジスタ等の半導体素子と、アンテナ４３１として機能する導電層を直接形成した半導体装置を示したが、半導体装置の構成はこれに限定される物ではない。例えば、半導体素子とアンテナ４３１として機能する導電層を別々の基板上に設けた後に、電気的に接続するように貼り合わせることによって設けてもよい。
本発明により、半導体層およびゲート電極間のリーク電流を抑制した素子を用いた、信頼性の高い半導体装置を作製できる。
図１４に非接触でデータの入出力が可能である半導体装置のブロック図を示す。非接触でデータの入出力が可能である半導体装置８００は、非接触でデータを交信する機能を有し、高周波回路８１０、電源回路８２０、リセット回路８３０、クロック発生回路８４０、データ復調回路８５０、データ変調回路８６０、他の回路の制御を行う制御回路８７０、記憶回路８８０およびアンテナ８９０を有している。なお、図１４に示す記憶回路８８０は図１３に示す記憶回路４０４に相当する。また、図１４に示す高周波回路８１０、電源回路８２０、リセット回路８３０、クロック発生回路８４０、データ復調回路８５０、データ変調回路８６０および制御回路８７０は、図１３に示す集積回路部４２１に相当する。また、図１４に示すアンテナ８９０は、図１３に示すアンテナ４３１に相当する。
高周波回路８１０は、アンテナ８９０より信号を受信して、データ変調回路８６０より受信した信号をアンテナ８９０から出力する回路である。電源回路８２０は、受信信号から電源電位を生成する回路である。リセット回路８３０は、リセット信号を生成する回路である。クロック発生回路８４０は、アンテナ８９０から入力された受信信号を基に各種クロック信号を生成する回路である。データ復調回路８５０は、受信信号を復調して制御回路８７０に出力する回路である。データ変調回路８６０は、制御回路８７０から受信した信号を変調する回路である。また、制御回路８７０としては、例えばコード抽出回路９１０、コード判定回路９２０、ＣＲＣ判定回路９３０および出力ユニット回路９４０が設けられている。なお、コード抽出回路９１０は、制御回路８７０に送られてきた命令に含まれる複数のコードをそれぞれ抽出する回路である。コード判定回路９２０は、抽出されたコードとリファレンスに相当するコードとを比較して命令の内容を判定する回路である。ＣＲＣ判定回路９３０は、判定されたコードに基づいて送信エラー等の有無を検出する回路である。
次に、上述した半導体装置の動作の一例について説明する。まず、アンテナ８９０により無線信号が受信される。無線信号は、高周波回路８１０を介して電源回路８２０に送られ、高電源電位（以下、ＶＤＤと記す）が生成される。ＶＤＤは、半導体装置８００が有する各回路に供給される。また、高周波回路８１０を介してデータ復調回路８５０に送られた信号は、復調される（以下、復調信号と記す）。さらに、高周波回路８１０を介してリセット回路８３０およびクロック発生回路８４０を通った信号および復調信号は、制御回路８７０に送られる。制御回路８７０に送られた信号は、コード抽出回路９１０、コード判定回路９２０およびＣＲＣ判定回路９３０等によって解析される。そして、解析された信号にしたがって、記憶回路８８０内に記憶されている半導体装置の情報が出力される。出力された半導体装置の情報は、出力ユニット回路９４０を通って符号化される。さらに、符号化された半導体装置８００の情報は、データ変調回路８６０を通って、アンテナ８９０により無線信号に載せて送信される。なお、半導体装置８００を構成する複数の回路においては、低電源電位（以下、ＶＳＳ）は共通であり、ＶＳＳはＧＮＤとすることができる。また、上記した半導体素子、代表的には薄膜トランジスタを用いて、高周波回路８１０、電源回路８２０、リセット回路８３０、クロック発生回路８４０、データ復調回路８５０、データ変調回路８６０、他の回路の制御を行う制御回路８７０、記憶回路８８０等を形成することができる。また、上記した不揮発性半導体記憶装置を、記憶回路８８０に適用することができる。本発明の半導体装置は、駆動電圧を低くすることができるため、非接触でデータを交信できる距離をのばすことが可能となる。
このように、リーダ／ライタから半導体装置８００に信号を送り、当該半導体装置８００から送られてきた信号をリーダ／ライタで受信することによって、半導体装置のデータを読み取ることが可能となる。
また、半導体装置８００は、各回路への電源電圧の供給を、電源（バッテリー）を搭載せず電磁波により行うタイプとしてもよいし、電源（バッテリー）を搭載して電磁波と電源（バッテリー）により各回路に電源電圧を供給するタイプとしてもよい。
次に、非接触でデータの入出力が可能な半導体装置の使用形態の一例について説明する。表示部３２１０を含む携帯端末の側面には、リーダ／ライタ３２００が設けられ、品物３２２０の側面には半導体装置３２３０が設けられる（図１５（Ａ））。品物３２２０に含まれる半導体装置３２３０にリーダ／ライタ３２００をかざすと、表示部３２１０に品物の原材料や原産地、生産工程ごとの検査結果や流通過程の履歴等、さらに商品の説明等の商品に関する情報が表示される。また、商品３２６０をベルトコンベアにより搬送する際に、リーダ／ライタ３２４０と、商品３２６０に設けられた半導体装置３２５０を用いて、該商品３２６０の検品を行うことができる（図１５（Ｂ））。このように、システムに半導体装置を活用することで、情報の取得を簡単に行うことができ、高機能化と高付加価値化を実現する。
また、本発明の不揮発性半導体記憶装置は、メモリを具備したあらゆる分野の電子機器に用いることが可能である。例えば、本発明の不揮発性半導体記憶装置を適用した電子機器として、ビデオカメラ、デジタルカメラ、ゴーグル型ディスプレイ（ヘッドマウントディスプレイ）、ナビゲーションシステム、音響再生装置（カーオーディオ、オーディオコンポ等）、コンピュータ、ゲーム機器、携帯情報端末（モバイルコンピュータ、携帯電話、携帯型ゲーム機または電子書籍等）、記録媒体を備えた画像再生装置（具体的にはＤＶＤ（ｄｉｇｉｔａｌ ｖｅｒｓａｔｉｌｅ ｄｉｓｃ）等の記録媒体を再生し、その画像を表示しうるディスプレイを備えた装置）などが挙げられる。それら電子機器の具体例を図１６に示す。
図１６（Ａ）、（Ｂ）は、デジタルカメラを示している。図１６（Ｂ）は、図１６（Ａ）の裏側を示す図である。このデジタルカメラは、筐体２１１１、表示部２１１２、レンズ２１１３、操作キー２１１４、シャッターボタン２１１５などを有する。また、取り出し可能な不揮発性のメモリ２１１６を備えており、当該デジタルカメラで撮影したデータをメモリ２１１６に記憶させておく構成となっている。本発明を用いて形成された不揮発性の半導体記憶装置は、当該メモリ２１１６に適用することができる。
また、図１６（Ｃ）は、携帯電話を示しており、携帯端末の１つの代表例である。この携帯電話は筐体２１２１、表示部２１２２、操作キー２１２３などを含む。また、携帯電話は、取り出し可能な不揮発性のメモリ２１２５を備えており、当該携帯電話の電話番号等のデータ、映像、音楽データ等をメモリ２１２５に記憶させ再生することができる。本発明を用いて形成された不揮発性の半導体記憶装置は、当該メモリ２１２５に適用することができる。
また、図１６（Ｄ）は、デジタルプレーヤーを示しており、オーディオ装置の１つの代表例である。図１６（Ｄ）に示すデジタルプレーヤーは、本体２１３０、表示部２１３１、メモリ部２１３２、操作部２１３３、イヤホン２１３４等を含んでいる。なお、イヤホン２１３４の代わりにヘッドホンや無線式イヤホンを用いることができる。メモリ部２１３２は、本発明を用いて形成された不揮発性の半導体記憶装置を用いることができる。例えば、記録容量が２０〜２００ギガバイト（ＧＢ）のＮＡＮＤ型不揮発性メモリを用い、操作部２１３３を操作することにより、映像や音声（音楽）を記録、再生することができる。なお、表示部２１３１は黒色の背景に白色の文字を表示することで消費電力を抑えられる。これは携帯型のオーディオ装置において特に有効である。なお、メモリ部２１３２に設けられた不揮発性の半導体記憶装置は、取り出し可能な構成としてもよい。
また、図１６（Ｅ）は、電子ブック（電子ペーパーともいう）を示している。この電子ブックは、本体２１４１、表示部２１４２、操作キー２１４３、メモリ部２１４４を含んでいる。またモデムが本体２１４１に内蔵されていてもよいし、無線で情報を送受信できる構成としてもよい。メモリ部２１４４は、本発明を用いて形成された不揮発性の半導体記憶装置を用いることができる。例えば、記録容量が２０〜２００ギガバイト（ＧＢ）のＮＡＮＤ型不揮発性メモリを用い、操作キー２１４３を操作することにより、映像や音声（音楽）を記録、再生することができる。なお、メモリ部２１４４に設けられた不揮発性の半導体記憶装置は、取り出し可能な構成としてもよい。
以上のように、本発明の不揮発性半導体記憶装置の適用範囲は極めて広く、メモリを有するものであればあらゆる分野の電子機器に用いることが可能である。
本発明の薄膜トランジスタの構成を説明する上面図および断面図。 本発明の薄膜トランジスタの構成を説明する断面図。 本発明の薄膜トランジスタの作製工程を説明する断面図。 本発明の薄膜トランジスタの作製工程を説明する断面図。 本発明の薄膜トランジスタの作製工程を説明する断面図。 本発明の薄膜トランジスタの作製工程を説明する断面図。 本発明の薄膜トランジスタの作製工程を説明する断面図。 本発明の薄膜トランジスタの作製工程を説明する断面図。 本発明の薄膜トランジスタの構成を説明する上面図および断面図。 本発明の薄膜トランジスタの作製工程を説明する断面図。 本発明の薄膜トランジスタの構成を説明する断面図。 本発明の不揮発性記憶素子の構成を説明する断面図。 本発明の半導体装置の構成を説明する上面図および断面図。 本発明の半導体装置の構成を説明するブロック図。 本発明の半導体装置の使用形態を説明する図。 本発明の半導体装置の使用形態を説明する図。 プラズマ処理装置の構成を説明する断面図。 不揮発性メモリセルアレイの等価回路の一例を示す図。 ＮＯＲ型不揮発性メモリセルアレイの等価回路の一例を示す図。 ＮＡＮＤ型不揮発性メモリセルアレイの等価回路の一例を示す図。 ＮＡＮＤ型不揮発性メモリの書き込み動作を説明する図。 ＮＡＮＤ型不揮発性メモリの消去および読み出し動作を説明する図。 電荷が蓄積された”０”の場合と消去された”１”の場合における不揮発性記憶素子のしきい値電圧の変化を示す図。 従来の薄膜トランジスタの構成を説明する上面図および断面図。
符号の説明
３０ 基板
３１ 絶縁層
３２ 半導体層
３３ 絶縁層
３４ 導電層
３６ 絶縁層
２０３ 絶縁層
２０４ 導電層
２０５ 薄膜トランジスタ
３２ａ チャネル形成領域
３２ｂ 不純物領域
３２ｃ 不純物領域
３２ｄ 低濃度不純物領域
３２ｅ 低濃度不純物領域

Claims (9)

  1. 絶縁表面上に半導体層を形成し、
    前記半導体層の端部に対してウェット酸化を行い第１の絶縁層を形成し、
    前記半導体層上および前記第１の絶縁層上に第２の絶縁層を形成し、
    前記第２の絶縁層を介して、前記半導体層上および前記第１の絶縁層上にゲート電極を形成することを特徴とする半導体装置の作製方法。
  2. 絶縁表面上に半導体層を形成し、
    前記半導体層の端部に対してウェット酸化を行い第１の絶縁層を形成し、
    前記半導体層上および前記第１の絶縁層上に第２の絶縁層を形成し、
    前記第２の絶縁層を介して、前記半導体層上および前記第１の絶縁層上にゲート電極を形成し、
    前記ゲート電極をマスクとして前記半導体層に選択的に不純物を添加して、不純物領域およびチャネル形成領域を形成し、
    前記チャネル形成領域と前記第１の絶縁層とは接することを特徴とする半導体装置の作製方法。
  3. 絶縁表面上に半導体層を形成し、
    前記半導体層の端部に対してウェット酸化を行い第１の絶縁層を形成し、
    前記半導体層上および前記第１の絶縁層上に第２の絶縁層を形成し、
    前記第２の絶縁層を介して、前記半導体層上に電荷蓄積層を選択的に形成し、
    前記電荷蓄積層上に第３の絶縁層を形成し、
    前記第３の絶縁層上にゲート電極を形成し、
    前記電荷蓄積層、前記第３の絶縁層および前記ゲート電極をマスクとして前記半導体層に選択的に不純物を添加して、不純物領域を形成することを特徴とする半導体装置の作製方法。
  4. 絶縁表面上に半導体層を形成し、
    前記半導体層の端部に対してウェット酸化を行い第１の絶縁層を形成し、
    前記半導体層上および前記第１の絶縁層上に第２の絶縁層を形成し、
    前記第２の絶縁層を介して、前記半導体層上に電荷蓄積層を選択的に形成し、
    前記電荷蓄積層上に第３の絶縁層を形成し、
    前記第３の絶縁層上にゲート電極を形成し、
    前記電荷蓄積層、前記第３の絶縁層および前記ゲート電極の側面にマスクを形成し、
    前記電荷蓄積層、前記第３の絶縁層、前記ゲート電極および前記マスクをマスクとして前記半導体層に選択的に不純物を添加して、高濃度不純物領域および低濃度不純物領域を形成することを特徴とする半導体装置の作製方法。
  5. 請求項３または請求項４において、
    前記電荷蓄積層、前記第３の絶縁層および前記ゲート電極の端部が一致することを特徴とする半導体装置の作製方法。
  6. 絶縁表面上に半導体層を形成し、
    前記半導体層の端部に対してウェット酸化を行い第１の絶縁層を形成し、
    前記半導体層および前記第１の絶縁層上に第２の絶縁層を形成し、
    前記第２の絶縁層を介して、前記半導体層上に電荷蓄積層を選択的に形成し、
    前記第２の絶縁層上および前記電荷蓄積層上に第３の絶縁層を形成し、
    前記第３の絶縁層を介して、前記電荷蓄積層上にゲート電極を選択的に形成し、
    前記電荷蓄積層、前記第３の絶縁層および前記ゲート電極をマスクとして前記半導体層に選択的に不純物を添加して、高濃度不純物領域および低濃度不純物領域を形成することを特徴とする半導体装置の作製方法。
  7. 絶縁表面上に半導体層を形成し、
    前記半導体層の端部に対してウェット酸化を行い第１の絶縁層を形成し、
    前記半導体層および前記第１の絶縁層上に第２の絶縁層を形成し、
    前記第２の絶縁層を介して、前記半導体層上に電荷蓄積層を選択的に形成し、
    前記第２の絶縁層上および前記電荷蓄積層上に第３の絶縁層を形成し、
    前記電荷蓄積層および前記第３の絶縁層をマスクとして前記半導体層に選択的に低濃度に不純物を添加して、低濃度不純物領域を形成し、
    前記第３の絶縁層上に前記低濃度不純物領域を覆うようにゲート電極を形成し、
    前記ゲート電極をマスクとして前記半導体層に選択的に高濃度に不純物を添加して、高濃度不純物領域を形成することを特徴とする半導体装置の作製方法。
  8. 請求項１乃至請求項７のいずれか一において、
    前記ウェット酸化は、オゾンを含む水溶液、過酸化水素を含む水溶液、硫酸を含む水溶液、ヨウ素酸を含む水溶液、または硝酸を含む水溶液を用いて行われることを特徴とする半導体装置の作製方法。
  9. 請求項８において、
    前記オゾンを含む水溶液、前記過酸化水素を含む水溶液、前記硫酸を含む水溶液、前記ヨウ素酸を含む水溶液、または前記硝酸を含む水溶液は、酢酸またはしゅう酸を含むことを特徴とする半導体装置の作製方法。
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