TWI418036B - 半導體裝置及其製造方法 - Google Patents

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Description

半導體裝置及其製造方法
本發明係關於半導體裝置及其製造方法。
近年來，活躍地進行半導體裝置的製造，其中，薄膜電晶體形成於具有絕緣表面的玻璃基底等上，這些薄膜電晶體作為切換元件等等。關於這些薄膜電晶體，島狀半導體層形成於具有絕緣表面的基底上，以及島狀半導體層的一部份作為通道形成區(舉例而言，請參見專利文獻1：日本公開專利申請號H11－258636)。
一般的薄膜電晶體的圖案圖形為圖12A至12C。圖12A是薄膜電晶體的上視圖，圖12B是延著虛線O－P的剖面圖，圖12C是延著虛線Q－R的剖面圖。注意，在圖12A中，部份地省略包含於薄膜電晶體中的薄膜等。
在薄膜電晶體中，島狀半導體層9006設置於基底9000上，以基部絕緣層9002夾於其間。在半導體層9006上，形成作為閘極電極的導電層9012，以閘極絕緣層9004夾於其間。此外，半導體層9006包含通道形成區9008及源極或汲極區9010，通道形成區9008係形成於與導電層9012重疊並以閘極絕緣層9004夾於其間的區域。
但是，在包含島狀半導體層的薄膜電晶體中，注意到導因於半導體層的端部之不同缺陷。舉例而言，在將半導體層形成為島狀的情形中，半導體層的端部形成步階；結果，以閘極絕緣層遮蓋半導體層的端部變差。舉例而言，如圖12B的虛線9007所示，在半導體層9006的端部會有閘極絕緣層9004局部變薄的情形。在半導體層的端部無法由閘極絕緣層充份遮蓋的情形中，注意到形成閘極電極的導電層與半導體層之間發生短路，或漏電流。特別地，近年來為了降低耗電及改進薄膜電晶體的操作速度，需要降低閘極絕緣層的厚度。結果，當閘極絕緣層設置成薄時，在半導體層的端部之遮蔽缺陷成為顯著問題。
此外，由於蝕刻製程的效果，在將半導體層形成為島狀之使用氫氟酸(HF)等的濕處理時，設置在半導體層之下的絕緣層可能被移除。特別地，在半導體層製成薄膜的情形中，該效果變成顯著的。在此情形中，如圖12C中的虛線9009所示，由閘極絕緣層的遮蔽在接近半導體層9006的端部傾向於降低。
此外，在島狀半導體層的端部，特別是在形成閘極電極的導電層與半導體層重疊之區域，電場易於集中在角落部(角落)。當電場集中時，會有因閘極絕緣層之介電崩潰等而發生漏電流的問題，介電崩潰等係形成於形成閘極電極的導電層與半導體層之間。此外，閘極絕緣層的遮蔽缺陷也會造成元件或閘極絕緣層之間的靜電釋放(ESD)，成為製造半導體裝置時產能減少的因素。
由於導因於島狀半導體層的端部之此間題，所以，薄膜電晶體的操作特徵會變差，且可靠度也降低。此外，在製造半導體裝置時產能也會降低。慮及上述問題，產生本發明，以及，本發明的目的係提供可靠度增加之具有新穎結構的半導體裝置、以及其製造方法。
本發明的半導體裝置的結構包含設置於基底上的島狀半導體層；絕緣層，設置於島狀半導體層的一表面及側表面上；及閘極電極，設置於島狀半導體層之上，以絕緣層夾於其間，以及，橫越島狀半導體層。絕緣層在與島狀半導體層的側表面相接觸的區域中具有之介電常數低於在島狀半導體層的一表面上的區域中具有之介電常數。
本發明的半導體裝置之另一結構包含設置於基底上的島狀半導體層；絕緣層，設置於島狀半導體層的一表面及側表面上；及閘極電極，設置於島狀半導體層之上，以絕緣層夾於其間，以及，橫越島狀半導體層，以及，至少在絕緣層與閘極電極相重疊的區域中，絕緣層在與島狀半導體層的側表面相接觸的區域中具有之介電常數低於在島狀半導體層的一表面上的區域中具有之介電常數。
本發明的半導體裝置之又另一結構包含設置於基底上的島狀半導體層；絕緣層，設置於島狀半導體層的一表面及側表面上；及閘極電極，設置於島狀半導體層之上，以絕緣層夾於其間，以及，橫越島狀半導體層，以及，絕緣層在與島狀半導體層的側表面相接觸的區域中比在與島狀半導體層的一表面相接觸的區域中還厚。
本發明的半導體裝置之仍然另一結構包含設置於基底上的島狀半導體層；絕緣層，設置於島狀半導體層的一表面及側表面上；及閘極電極，設置於島狀半導體層之上，以絕緣層夾於其間，以及，橫越島狀半導體層。此外，至少在絕緣層與閘極電極相重疊的區域中，絕緣層在與島狀半導體層的側表面相接觸的區域中比在與島狀半導體層的一表面相接觸的區域中還厚，以及，絕緣層在與島狀半導體層的側表面相接觸的區域中具有之介電常數低於在與島狀半導體層的一表面相接觸的區域中具有之介電常數。
在上述結構中，假設島狀半導體層的一表面上的厚度為t1且在與島狀半導體層的側表面相接觸的區域中之厚度為t2，則較佳地滿足t1<t2≦3t1。
此外，上述結構中，設置於島狀半導體層的一表面及側表面上的閘極絕緣層可以由在設置於島狀半導體層的一表面上之第一絕緣層及設置於側表面上的第二絕緣層形成。
此外，在上述結構中，設置於島狀半導體層的一表面及側表面上的閘極絕緣層可以由設置於島狀半導體層的一表面上之第一絕緣層及分別設置於島狀半導體層的側表面上及另一側表面上的第二絕緣層和第三絕緣層所成。
此外，在上述結構中，島狀半導體層的端部之推拔角度較佳地為45°或更高且小於95°。
本發明的一特點是半導體裝置的製造方法，其中，島狀半導體層形成於基底上；形成與島狀半導體層的一表面及側表面相接觸的第一絕緣層；選擇性地移除第一絕緣層直到島狀半導體層的一表面曝露為止，以形成與島狀半導體層的側表面相接觸的第二絕緣層；形成與島狀半導體層的一表面及第二絕緣層相接觸的第三絕緣層；及在島狀半導體層的一表面上形成閘極電極層，以閘極絕緣層介於其間，以及橫越島狀半導體層。
本發明的另一特點是半導體裝置的製造方法，其中，島狀之第一半導體層形成於基底上；形成與第一半導體層的一表面及側表面相接觸之第一絕緣層；選擇性地移除第一絕緣層直到第一半導體層的一表面曝露為止，以形成與第一半導體層的側表面相接觸的第二絕緣層，伴隨著在第一半導體層的上層中形成非晶區；移除形成在第一半導體層中的非晶層以形成第二半導體層；形成與第二半導體層及第二絕緣層相接觸的第三絕緣層；及在第二半導體層的一表面上形成閘極電極層，以第三絕緣層介於其間，以及橫越第二半導體層。
此外，在上述製造方法中，在形成厚度在60nm至70nm範圍的第一半導體層之後，從第一半導體層移除非晶區以及形成厚度在20 nm至30nm範圍的第二半導體層。
本發明的另一特點是半導體裝置的製造方法，其中，島狀之第一半導體層形成於基底上；形成與第一半導體層的一表面及側表面相接觸之第一絕緣層；藉由主要在垂直方向上蝕刻，薄化第一半導體層及第一絕緣層，以形成第二半導體層及第二絕緣層，第二絕緣層是與第二半導體層及其側表面相接觸；形成與第二半導體層及第二絕緣層相接觸的第三絕緣層；及在第二半導體層的一表面上形成閘極電極層，以第三絕緣層介於其間，以及橫越第二半導體層。
此外，在上述製造方法中，在形成厚度在60nm至70nm範圍的第一半導體層之後，將第一半導體層薄化以形成厚度在20 nm至30nm範圍的第二半導體層。
此外，在上述製造方法中，島狀半導體層較佳地形成為端部之推拔角度為45°或更高且小於95°。
此外，在本發明的半導體裝置的製造方法中，較佳地形成介電常數小於第三絕緣層的介電常數之層以用於第二絕緣層。
再者，在本發明的半導體裝置的製造方法中，第二絕緣層及第三絕緣層形成為閘極絕緣層。
又，在本發明的半導體裝置的製造方法中，在形成閘極電極之後，較佳地執行熱處理。
藉由使用本發明，可以降低導因於半導體層的端部之缺陷。因此，可以降低導因於半導體層的端部之特徵之半導體裝置上的不利效果，因而可以提供可靠度改進之半導體裝置。又，在製造半導體裝置時，可以增進產能。
 具體實施例模式
雖然將參考附圖，藉由具體實施例以完整地說明本發明，但是，應瞭解，習於此技藝者將清楚知道不同的改變及修改。因此，除非這些改變及修改悖離發明的範圍，否則，它們應被視為包含於本發明的範圍內。注意，在下述本發明的結構中，在所有圖式中，共同使用代表相同元件的代號。
(具體實施例模式1)
圖1A是上視圖以及圖1B與1C是剖面視圖，用於說明本發明的半導體裝置的主結構。圖1A至1C特別地顯示薄膜電晶體的結構；圖1A是上視圖，圖1B是圖1A的O－P剖面圖，圖1C是圖1A的Q－R剖面圖。注意，在圖1A中部份地省略薄膜等。
圖1A中所示的薄膜電晶體120設置於具有絕緣表面的基底100上。薄膜電晶體120包含半導體層106、設置成與半導體層106的側表面相接觸的絕緣層108、設置於半導體層106的一表面上的絕緣層110、以及設置於半導體層106上以絕緣層110夾於其間之導電層112。
關於基底100，可以使用玻璃基底、石英基底、藍寶石基底、陶瓷基底、具有絕緣層形成於表面上的金屬基底、等等。
半導體層106形成於基底100上。在基底100與半導體層106之間，可以設置作為基部絕緣層的絕緣層102及絕緣層104。基部絕緣層防止導因於例如鹼金屬等雜質從基底100擴散至半導體層106之污染，且可以適當設置作為阻擋層。此外，當基底100的表面不平整時，可以設置基部絕緣層作為平坦化層。
使用氧化矽(SiOx)、氮化矽(SiNx)、氮氧化矽(SiOxNy)、氧氮化矽(SiNyOx)、等等，使形成絕緣層102及104中的每一者。在本實施例中，雖然基部絕緣層是絕緣層102及104的堆疊層結構，無需多言，基部絕緣層可以具有單層結構或具有三或更多層的堆疊層結構。舉例而言，當基部絕緣層是具有二層的堆疊層結構時，可以分別形成氧氮化矽層及氮氧化矽層以用於第一層及第二層。或者，可以形成氮化矽層以用於第一層及形成氧化矽層以用於第二層。
半導體層106形成為島狀。半導體層106較佳地由單晶半導體或多晶半導體形成，以及，可以使用例如矽、鍺、或鍺化矽等不同的半導體材料，形成半導體層106。半導體層106可以形成為厚度在10至150 nm的範圍，較佳地，在30至100 nm範圍的厚度、或是在10至30nm範圍的厚度。
此外，較佳的是形成為半導體層106的端部具有幾乎垂直狀。具體而言，推拔角度可為45°或更多且小於90°，較佳地為60°或更多且小於95°。藉由形成為半導體層106的端部具有幾乎垂直的形狀，在作為閘極電極的導電層112與半導體層106的端部相重疊的區域中，由半導體層106的端部與導電層112所形成之經過與半導體層106的側表面相接觸的閘極絕緣層的寄生通道可以減少。這是因為藉由半導體層106的端部之幾乎垂直的形狀，可以比半導體層106的端部具有緩和推拔角度(例如45°或更低的角度)之情形，更能降低整個半導體層的區域中由半導體層的端部所佔據的面積。注意，寄生通道意指在一方向上形成於通道形成區的端部之通道形成區中的通道，該方向係垂直於或對角地交會形成為基本上平行於連接源極區和汲極區的方向之通道之方向。寄生電容導致漏電流發生；因此，藉由將半導體的端部處理成幾乎垂直狀以防止寄生通道，可以非常有效地降低半導體裝置的特徵變化及改進其可靠度。
注意，推拔角度意指在具有推拔狀的層中由層的側表面與層的底表面形成的傾斜角度。推拔狀也可以是緩和的，以致於半導體層106的端部具有推拔角度30°或更多且小於85°、或45°或更多且小於60°。藉由使用半導體層106的端部成為推拔狀而使角落部緩和，可以減輕角落部的電場集中。
注意，在說明書中，半導體層的「端部」意指島狀半導體層的邊界部(邊緣部)。半導體層的「側表面部」意指島狀半導體層的邊界部的表面。
半導體層106包含通道形成區114及作為源極和汲極區的雜質區116。在雜質區116中，添加賦予一導電率型的雜質元素。此外，在通道形成區114中，添加賦予一導電率型的雜質元素以控制電晶體的臨界電壓。通道形成區114形成於幾乎與導電層112一致之區域中，以絕緣層110夾於其間，且配置於雜質區116之間。
此外，作為LDD(輕度摻雜汲極)的低濃度雜質區可以形成在半導體層106中。低濃度雜質區形成於通道形成區與作為源極或汲極區的各別雜質區之間。此外，在低濃度雜質區中，雜質濃度低於作為源極或汲極區的雜質區中的雜質濃度。
絕緣層108形成為與半導體層106的側表面相接觸。在半導體層106的一表面上及絕緣層108上，形成絕緣層110。絕緣層108及絕緣層110作為薄膜電晶體120的閘極絕緣層。亦即，本發明的閘極絕緣層不是由單一本體而是由包含複數個絕緣層的複合體所形成。注意，在複數個絕緣層中的每一邊界不需要明確。
以與半導層106的側表面相接觸的絕緣層108以及與半導層106的一表面相及絕緣層108相接觸的絕緣層110，形成閘極絕緣層，可以改進半導體層106的端部被閘極絕緣層的遮蔽。因此，可以防止因半導體層106的端部被閘極絕緣層遮蔽不足所造成的缺陷，例如半導體層與閘極電極層之間的短路、漏電流的發生、靜電釋放、等等。
此外，關於絕緣層108及絕緣層110形成的閘極絕緣層，在與半導體層106的側表面相接觸的區域中的厚度較佳地大於在半導體層106的一表面上的厚度。在與半導體層106的側表面相接觸的區域中較佳地大於或等於半導體層106的一表面的厚度之1倍及小於或等於3倍。舉例而言，假使半導體層106的一表面與閘極絕緣層的上表面之間的垂直距離為厚度t1時，半導體層106的側表面與閘極絕緣層的上表面之間的垂直距離為厚度t2，則對於閘極絕緣層較佳的是滿足t1<t2。舉例而言，可以滿足t1<t2≦3t1。注意，在與半導體層106的側表面相接觸的區域中閘極絕緣層的厚度舉例而言為半導體層106的側表面與閘極絕緣層的上表面之間的垂直距離，其無需為固定值。在此情形中，厚度t2的最小值較佳地等於或大於厚度t1。藉由以閘極絕緣層充份地遮蓋半導體層106的端部，藉由增加與半導體層106的側表面相接觸的區域中的閘極絕緣層的厚度，可以減輕施加至半導體層106的端部之電場，以及防止漏電流的發生等等。
此外，關於絕緣層108及絕緣層110形成的閘極絕緣層，在與半導體層106的側表面相接觸的區域中的介電常數較佳地低於半導體層106的一表面上的區域中的介電常數。舉例而言，藉由相較於絕緣層110的介電常數降低絕緣層108的介電常數，在與半導體層106的側表面相接觸的區域中的閘極絕緣層的介電常數可以為低。較佳地，使用介電常數為4或更低的低介電常數材料以形成絕緣層108。在閘極絕緣層中，藉由相對於半導體層106的一表面上的介面常數降低在與半導體層106的側表面相接觸的區域中的介電常數，可以防止電場集中在端部，特別是在半導體層106的角落部。因此，可以防止局部施加過多的電場至閘極絕緣層，以及，可以防止閘極絕緣層不充份絕緣。如此，可以實現半導體裝置的高產能製造、及可以改進半導體裝置的可靠度。
此處，絕緣層108形成為接觸半導體層106的側表面，以致於圍繞島狀半導體層106。也可以說，絕緣層108具有開口以致於使半導體層106的上表面曝露。
注意，如上所述，當半導體層形成為島狀時，導因於半導體層的端部之不同缺陷易於發生。特別地，在由閘極電極重疊的半導體層的端部，以及，在形成於由閘極電極重疊的半導體層的端部處的通道形成區端部中(在通道形成區與作為源極或汲極區的雜質區之間的邊界周圍)，易於發生缺陷且易於受到靜電放電等傷害。關於其因素，如下所述：通道形成區端部與閘極電極易於形成經過閘極絕緣層的寄生通道，該閘極絕緣層係與通道形成區端部與閘極電極彼此重疊的區域中與通道形成區端部(半導體層的端部)的側表面相接觸；相較於通道形成區的中心的周圍，較高的電壓施加至通道形成區的端部(通道形成區與作為源極或汲極區的雜質區之間的邊界的周圍)；在處理形成於通道形成區端部上的閘極電極層(導電層)之蝕刻等等不利地影響通道形成區端部；閘極絕緣層在半導體層的端部局部地薄化；等等。因此，至少在閘極電極層與半導體層的端部相重疊的區域中，藉由形絕緣層成為與半導體層的側表面相接觸，可以降低例如介電崩潰、靜電放電、或漏電流等缺陷。舉例而言，如圖8A至8C所示，在島狀半導體層106的端部與作為閘極電極的導電層112彼此重疊的區域中，可以形成與半導體層106的側表面相接觸的絕緣層208。圖8A是上視圖，圖8B是圖8A的O－P剖面圖，圖8C是圖8A的Q－R剖面圖。此處，絕緣層208正好形成在導電層112與半導體層106的端部彼此重疊的區域及其周圍。因此，在圖8B中，絕緣層208未形成於半導體層106的側表面中，然而，在圖8C中，絕緣層208形成為與半導體層106的側表面相接觸。
如圖8A至8C所示，藉由至少在作為閘極電極的導電層與半導體層的端部彼此相重疊的區域中，形成與半導體層的側表面相接觸的絕緣層，可以防止半導體層的端部與作為閘極電極的導電層之間短路。此外，即使當半導體層106的端部的周圍中的半導體層106之下的絕緣層104被移除時，藉由形成與半導體層106的側表面相接觸之絕緣層208，足以遮蔽半導體層106的端部。特別地，藉由應用本發明以改進被閘極絕緣層的遮蔽，對於閘極絕緣層的厚度在數nm至數十nm的範圍及小於半導體層的厚度之情形是有效的。此外，藉由應用本發明，可以減輕半導體層的端部之電場集中，以及，可以防止或降低漏電流。特別地，在閘極絕緣層中，相較於半導體層的一表面上的介電常數，降低與半導體層的側表面相接觸之區域中的介電常數，對於減輕電場的局部施加是有效的。如上所述，藉由形成絕緣層至與半導體層的側表面相接觸，特別是與作為閘極電極的導電層與半導體層106的端部彼此重疊的區域中的半導體層的側表面相接觸，可以改進半導體裝置的可靠度及操作特徵。
絕緣層108及110可由例如氧化矽、氮化矽、氮氧化矽、氧氮化矽、含氟氧化矽(SiOF)、SiOC(含碳氧化矽)、DLC(類鑽碳)、多孔矽石、等形成的單層結構或堆疊層結構。此外，可以使用相同或不同材料以形成絕緣層108及110。在本具體實施例模式中，絕緣層108是由氧化矽層形成及絕緣層110由氧化矽層形成。
注意，絕緣層108較佳地由介電常數小於絕緣層110的介電常數之材料所形成。此外，絕緣層108較佳地由介電常數約為4或更低的低介電常數材料形成，例如SiOF、SiOC、DLC、多孔矽石、等等。介電常數為4或更低的此低介電常數材料也稱為低k材料，以及，使用低k材料製造的膜稱為低k膜。藉由介電常數低於絕緣層110的介電常數的材料來形成絕緣層108，在與半導體層106的側表面相接觸的區域中的閘極絕緣層的介電常數可以製成低於半導體層的一表面上的介電常數。
作為閘極電極的導電層112形成於半導體層106上，以絕緣層110介於其間。導電層112可以由例如鉭(Ta)、鎢(W)、鈦(Ti)、鉬(MO)、鉻(Cr)、鋁(Al)、銅(Cu)、或鈮(Nb)等元素、或含有所述金屬元素的合金材料或化合物材料形成。關於化合物材料，可以使用氮化合物、氧化合物、碳化合物、鹵素化合物、等等；具體而言，可為氮化鎢、氮化鈦、氮化鋁、等等。形成導電層112至具有上述材料之一或更多之單層結構或堆疊層結構。此外，導電層112也可以由添加賦予一導電率型的雜質元素的多晶矽形成。
接著，將參考圖2A1及2A2、2B1及2B2、以及2C1及2C2，詳述圖1A至1C所示的薄膜電晶體的製造方法。
首先，半導體層106形成於基底100上，以作為基部絕緣層的絕緣層102和104夾於其間(請參見圖2A)。
關於基底100，使用例如玻璃基底或石英基底等具有絕緣表面的基底。使用例如氧化矽、氮化矽、氮氧化矽、或氧氮化矽，以CVD法或濺射法形成絕緣層102及104。絕緣層102及104作為阻擋層，防止因鹼金屬等從基底100擴散至半導體層106而對半導體層106污染。此外，當基底100的表面不平整時，絕緣層102及104可以作為平坦化層。假使雜質從基底100擴散或基底100的表面不平整不是問題時，並非需要形成絕緣層102及104。此外，雖然基部絕緣層是具有二層的堆疊層結構，但是，其可以具有單層結構或三或更多層的堆疊層結構。
使用主要含矽的材料，以CVD方法或濺射方法，較佳地形成半導體層106。具體而言，可以使用矽、矽鍺、等等。此外，可以使用鍺。舉例而言，關於半導體層106，藉由使用主要含矽的材料以形成非晶半導體層、晶化非晶半導體層、接著執行選擇性蝕刻以形成非晶矽半導體層，可以形成島狀導體層。在晶化非晶半導體層的情形中，以雷射晶化法、使用RTA或退火爐的熱晶化法、使用促進晶化的金屬元素之熱晶化法、結合這些方法的方法、等等。形成半導體層106至厚度在10至150nm的範圍，較佳地在30至100nm的範圍之厚度或在10至30nm的範圍之厚度。
形成半導體層106以致於端部具有垂直形狀或推拔狀。藉由改變蝕刻條件等，可以適當地選取半導體層106的端部之形狀。較佳的是形成至半導體層106的端部的推拔角度為45°或更多且小於95°，更佳地為60°或更多且小於95°。藉由使半導體層106的端部之形狀幾乎垂直，可以降低寄生通道。
接著，形成絕緣層107(之後也稱為第一絕緣層107)至遮蓋半導體層106(參見圖2B)。使用例如氧化矽、氮化矽、氮氧化矽、氧氮化矽、SiOF、SiOC、DLC、多孔矽石、等等，以CVD法或濺射法，形成第一半導體層107。
此外，形成第一絕緣層107至厚度可以充份地遮蔽半導體層106的端部。第一絕緣層107的厚度較佳地為形成在第一絕緣層107之下的半導體層106厚度的1.5至3倍的範圍中。
接著，以主要在垂直方向的各向異性蝕刻，選擇性地蝕刻第一絕緣層107以形成與半導體層106的側表面相接觸的絕緣層108(也稱為第二絕緣層108)(請參考圖1C)。
根據主要在第一絕緣層107的垂直方向上的各向異性蝕刻，蝕刻從形成於半導體層106的一表面上及絕緣層104上的區域中的第一絕緣層107逐漸地進行。注意，第一絕緣層107以幾乎均勻的厚度形成在半導體層106的一表面上及絕緣層104上。因此，當半導體層106的一表面曝露時停止蝕刻，第一絕緣層107可以正好留在與半導體層106的側表面相接觸的區域中及其周圍中。第一絕緣層107對應於第二絕緣層108。注意，藉由將半導體層106的端部製成幾乎垂直的形狀，第一絕緣層107可以容易地正好留在與半導體層106的側表面相接觸的區域中及其周圍中。亦即，可以容易地形成第二絕緣層108。
第一絕緣層107的蝕刻方法並無特別限制，只要可以在垂直方向上執行各向異性蝕刻即可。舉例而言，可以使用反應離子蝕刻(RIE)。反應離子蝕刻視電漿產生方法而分類成平行板型、磁控管型、雙頻型、ECR型、螺旋子型、ICP型、等等。關於此時使用的蝕刻氣體，較佳地選擇相對於其它層(第一半導體層106)可以提供第一絕緣層107高的蝕刻選擇比例之氣體。舉例而言，在選擇蝕刻絕緣膜的情形中，可以使用例如CHF3 、CF4 、C4 F8 、C2 F6 、NF3 等以氟為基礎的氣體。此外，可以視需要而添加例如氦(He)、氬(Ar)、或氙(Xe)等惰性氣體；O2 氣；或H2 氣。
藉由適當地選擇用於形成薄膜的材料、蝕刻條件、等等，可以改變第二絕緣層108的形狀。在本具體實施例模式中，第二絕緣層108形成至始於底部表面(與絕緣層104接觸的表面)的垂直高度幾乎同於半導體層106始於底部表面的垂直高度。此外，形成第二絕緣層108，以致於其與半導體層106的側表面未接觸之側上的表面彎曲。具體而言，形成至提供適當的曲率且該表面相對於相接觸的半導體層106的側表面凸出地彎曲。無需多言，本發明不特別受限於此，且第二絕緣層108可以具有角落形狀以取代圓化形狀。較佳地，第二絕緣層108的角落部製成緩和形狀，以致於由形成於其上的層(此處為絕緣層110)之遮蓋可以改進。注意，蝕刻條件意指施加至設有基底的電極之電功率的數量、其溫度、室中的壓力、等等，再加上蝕刻氣體的種類及流速。
接著，在半導體層106上及第二絕緣層108上，形成絕緣層110(此後也稱為第三絕緣層110)(請參見圖2D)。使用氧化矽、氮化矽、氮氧化矽、氧氮化矽、氮化鋁、等等，以CVD法或濺射法，形成第三絕緣層110。此外，第三絕緣層110形成至具有至少一上述材料的單層結構或堆疊層結構。第三絕緣層形成至具有1至50 nm範圍中的厚度，較佳地1至20 nm，更佳地1至10 nm。在本具體實施例模式中，形成厚度在20nm範圍內的氮氧化矽層作為第三絕緣層110。
此外，以電漿處理的固態氧化或固態氮化，也可以形成第三絕緣層110。舉例而言，以電漿處理，氧化或氮化半導體層106及第二絕緣層108，以形成第三絕緣層110。
在藉由電漿處理的固態氧化處理或固態氮化處理中，較佳地使用例如微波(典型上為2.45 GHz)的高頻波所激發、具有等於或高於1x1011 cm－3 且低於或等於1x1013 cm－3 的電子密度、以及等於或高於0.5 eV且等於或低於1.5 eV的電子溫度之電漿。這是因為在500℃或更低的溫度之固態氧化處理及固態氮化處理中，形成濃密的絕緣層及取得實際的反應速度。
當藉半導體層106的表面及第二絕緣層108的表面由電漿處理氧化時，在氧氛圍中(例如含有氧(O2 )、臭氧(O3 )、氧化二氮(N2 O)、氧化氮(NO)、或二氧化氮(NO2 )的氛圍)、或惰性氣體(氦(He)、氬(Ar)、氪(Kr)或氙(Xe)中至少之一)、或是含有(O2 )、臭氧(O3 )、氧化二氮(N2 O)、氧化氮、或二氧化氮(NO2 )、氫(H2 )、及稀有氣體之氛圍中，執行電漿處理。此外，當半導體層106的表面及絕緣層108的表面由電漿處理氮化時，在氮氛圍中(例如，含氮及稀有氣體(He、Ne、Ar、Kr、及Xe中至少之一)的氛圍)、含氮、氫、及稀有氣體的氛圍中、或含NH3 及稀有氣體的氛圍中，執行電漿處理。關於稀有氣體，舉例而言，較佳地使用Ar。此外，也可以使用Ar與Kr混合的氣體。
圖9顯示用於執行電漿處理的電漿處理設備1080之結構實施例。電漿處理設備1080包含支撐件1088、用於供應氣體之供氣部1084、用於排氣之連接至真空泵的排氣埠1086、天線1098、介電板1082、及用於供應產生電漿的高頻波之高頻波供應部1092。要處理的物體1010由支撐件1088固持。此外，藉由設置用於支撐件1088的溫控部1090，也可以控制要處理的物件1010的溫度。要處理的物件1010是受電漿處理的本體，且相當於具有絕緣層102和104、及島狀半導體層106依序堆疊於基底100上的本體。
下述，將說明藉由圖9中所示的電漿處理設備1080，將絕緣層形成於半導體層的表面上的具體實施例。要注意，電漿處理包含氧化處理、氮化處理、氮氧化處理、氫化處理以及對基底、半導體層、絕緣層、及導電層執行的表面修改處理。關於這些處理，根據所要的目的，選取從供氣部1084供應的氣體。
首先，使得圖9中所示的電漿處理設備1080的處理室成真空，以及，從供氣部1084供應含有稀有氣體及氧或氮的氣體。由溫控部1090控制在室溫下、或等於或大於100℃且小於或等於550℃的溫度下，加熱要處理的物體1010。要處理的物體1010與介電板1082之間的距離(此後也稱為電極間隔)約為等於或大於20 mm及等於或小於220mm(較佳地為等於或大於20 mm及等於或小於60 mm)。
接著，從高頻波供應部1092供應高頻波至天線1098。此處，微波(頻率2.45 GHz)作為高頻波輸入。然後，將微波從天線1098經由介電板1082導入至處理室；如此，產生電漿1094。藉由電漿1094，產生氧自由基(可以包含OH自由基)或氮自由基(可以包含NH自由基)。此時，以供應的氣體產生電漿1094。
當藉由導入微波以產生電漿1094時，可以產生具有低電子溫度(3 eV或更低，較佳的為1.5 eV或更低)及高電子密度(1x 1011 cm－3 )。具體而言，較佳地產生具有等於或大於0.5 eV及小於或等於1.5 eV的電子溫度以及等於或大於1x1011 cm－3 且等於或小於1x1013 cm－3 的電子密度之電漿。注意，在本說明書中，藉由導入微波而產生的具有低電子溫度及高電子密度的電漿也稱為高密度電漿。此外，使用高密度電漿的電漿處理也稱為高密度電漿處理。
藉由電漿1094產生的氧自由基(在某些情形中含有OH自由基)及/或氮自由基(在某些情形中含有NH自由基)，氧化或氮化要處理的物件1010中形成的半導體層的表面，因此，形成絕緣層。在此情形中，假使在供應的氣體中混有例氬等稀有氣體時，藉由激發稀有氣體物種，可以有效率地產生氧自由基或氮自由基。注意，在供應的氣體中使用稀有氣體的情形中，稀有氣體可以包含於所形成的絕緣層中。在此方法中，藉由有效地使用電漿所激發的活化自由基，在500℃或更低的溫度下，執行固相反應的氧化或氮化。
關於藉由使用圖9中所示的設備而由高密度電漿處理所形成的第三絕緣層110的一較佳實施例，以含氧氛圍中的電漿處理，在半導體層106的一表面上形成3 nm至6 nm厚的氧化矽層，以及，在含氮的氛圍中，以氮化電漿處理氧化矽層的表面以形成氮化電漿處理過的層。具體而言，首先，在含氧的氛圍中，以電漿處理，在半導體層106的一表面上，形成氧化矽層。然後，連續地，在含氮氛圍中，執行電漿處理，因此，在氧化矽層的一表面上或在表面的周圍中，設置具有高氮濃度的氮電漿處理過的層。注意，「表面的周圍」意指離氧化矽層的表面約0.5 nm至1.5 nm的深度中的區域。舉例而言，藉由在含氮的氛圍中執行電漿處理，取得一結構，在此結構中，在垂直方向離其表面約1nm的深度中，在氧化矽層的區域中，含有20原子%至50原子%的比例之氮。此外，高密度電漿處理也可以氧化或氮化絕緣層108的表面。
舉例而言，藉由形成矽層作為半導體層106以及以電漿處理氧化矽層的表面，可以形成在介面處不會被扭曲的氧化層且其是密實的。此外，以電漿處理來氮化氧化層，在最頂部的表面層中的氧會由氮取代以形成氮化物層，又進一步執行密實化。以此方式，可以形成具有耐高電壓的絕緣層。
在任一情形中，藉由如上所述的電漿處理之固態氧化或固態氮化，即使使用溫度上限為700℃或更低的玻璃基底時，可以取得等同於在溫度950℃至1050℃中形成的熱氧化膜之絕緣層。亦即，可以形成高度可靠的絕緣層作為絕緣層，此絕緣層作為特別是薄膜電晶體或非揮發性記憶體元件等半導體元件中的閘極絕緣膜。
接著，在半導體層106上形成作為閘極電極的導電層112，以第三絕緣層110介於其間(參見圖2C)。使用例如鉭(Ta)、鎢(W)、鈦(Ti)、鉬(Mo)、鉻(Cr)、鋁(Al)、銅(Cu)、或(Nb)等金屬元素；或含有所述金屬元素的合金材料或化合材料。此外，舉例而言，也可以使用添加例如磷等賦予一導電率型的雜質元素之多晶矽等半導體材料。藉由CVD法或濺射法，在整個表面上形成導電層112之後，以選擇性蝕刻，將導電層112處理成所需的形狀。此外，導電層112具有單層或堆疊層結構。導電層112形成至厚度在100至1000 nm範圍，較佳地在200至800nm範圍，以及更佳地在300至500nm。
接著，選擇性地添加賦予一導電率型的雜質元素至半導體層106，因此，形成通道形成區114及作為源極和汲極區的雜質區116。此處，以導電層112作為掩罩，添加賦予一導電率型的雜質元素。關於賦予一導電率型的雜質元素，可以使用例如硼(B)、鋁(Al)、或鎵(Ga)等賦予p型導電率的元素或是例如磷(P)或砷(As)等賦予n型導電率的元素。
注意，將賦予一導電率型的雜質元素添加至半導體層106之後，較佳地執行熱處理以活化添加的雜質元素。以雷射光照射、RTA、或使用退火爐，執行熱處理。具體而言，可以在400℃至700℃的溫度，較佳地在500℃至550℃，執行熱處理。此外，在氮氛圍中，較佳地執行熱處理。舉例而言，藉由在550℃下以熱處理4小時來執行活化。此外，當選擇性地蝕刻第一絕緣層107以形成第二絕緣層108時，取決於蝕刻條件或材料、每一薄膜的厚度、等等，半導體層106部份地變成非晶的。在此情形中，藉由執行熱處理，可以與活化一起再執行半導體層的晶化。
因此，可以形成應用本發明的薄膜電晶體120。注意，本具體實施例模式中所述的TFT的結構僅為實施例，且本發明不限於所示的結構。舉例而言，可以使用包含半導體層的多閘極結構，此半導體層包含二或更多串聯的通道形成區以及二或更多閘極電極層，電場係藉由這些閘極電極層而施加至通道形成區。此外，可以在TFT的半導體層中形LDD區。
雖然在本具體實施例模式中說明導電層由單層形成作為閘極電極之實施例，但是，本發明實際上不限於此。閘極電極的側表面可以尾端漸細，且閘極電極可以採用包含二或更多導電層的堆疊層結構。此外，當閘極電極具有包含二或更多導電層的堆疊層結構時，在各別層中的推拔角度可以不同。此外，稱為側壁的絕緣層也可形成至與作為閘極電極之導電層的側表面相接觸。
在藉由應用本發明而製造的薄膜電晶體中，可以降低導因於半導體層的端部之缺陷。因此，可以製造高度可靠的半導體裝置。此外，也可以實現高產能的半導體裝置製造。
本具體實施例模式可以與本說明書中的任何其它具體實施例模式相結合。
(具體實施例模式2)
在本具體實施例模式中，參考圖3A至3E，說明與具體實施例模式1不同的製造方法製造半導體裝置的實施例。
首先，在基底300上形成第一半導體層306，以作為基部絕緣層的絕緣層302及絕緣層304夾於其間(請參見圖3A)。接著，形成第一絕緣層308以遮蓋第一半導體層306(請參見圖3B)。注意，一直到達及包含第一絕緣層308的形成，可以參考實施例模式1中關於基底100、絕緣層102、絕緣層104、半導體層106、及第一絕緣層107的說明，因此於下述中僅作概略說明。
關於基底300，使用例如玻璃基底或石英基底等具有絕緣表面的基底。使用氧化矽、氮化矽、氮氧化矽、氧氮化矽、等等，以CVD法或濺射法形成絕緣層302及304。使用例如矽、鍺、或矽鍺等半導體材料，以CVD方法或濺射方法，形成第一半導體層306。此處，藉由使用主要含矽的材料以形成非晶半導體層、晶化非晶半導體層、接著執行選擇性蝕刻，以形成島狀半導體層306。半導體層306的厚度在10至150nm的範圍，較佳地在30至100nm的範圍或在10至30nm的範圍。此外，第一半導體層306可以形成至端部具有垂直形狀或推拔狀。在本實施例模式中，第一半導體層306形成至推拔角度為45°或更多且小於95°，更佳地為60°或更多且小於幾乎為垂直的95°。藉由使第一半導體層306的端部之推拔形狀陡峭，可以降低半導體裝置的寄生通道。注意，本發明並未特別受限，且第一半導體層306的端部可以以30°或更多且小於85°的推拔角度尾端漸細，或是可以以45°或更多且小於60°的推拔角度緩和地尾端漸細。
使用例如氧化矽、氮化矽、氮氧化矽、氧氮化矽、氮化鋁、SiOF、SiOC、DLC、多孔矽石、等等，以CVD法或濺射法，形成第一絕緣層308。此外，形成第一絕緣層308至厚度可以充份地遮蔽至少第一半導體層306的端部。第一絕緣層308的厚度較佳地為形成在第一半導體層306的厚度的1.5至3倍的範圍中。
此外，第一絕緣層308較佳地由介電常數小於稍後形成於半導層的一表面上的絕緣層312的介電常數之材料所形成。第一絕緣層308在與半導體裝置的半導體層的側表面相接觸的區域中形成閘極絕緣層。根據島狀半導體層，電場集易於發生在端部，特別是在半導體層的角落部。假使電場集中發生在半導體層的端部，則易發生閘極絕緣層的介電崩潰或例如漏電流等不足的絕緣。因此，藉由使用相較於形成在半導體層的一表面上的絕緣層為低介電常數的材料，形成與半導體層的側表面相接觸之第一絕緣層308，則較佳地可以防止絕緣層受到例如電場等局部過度應力。
接著，以主要在垂直方向的各向異性蝕刻，選擇性地蝕刻第一絕緣層308以形成與半導體層306的側表面相接觸的第二絕緣層310。此時，第一半導體層306的頂層部份製成非晶矽以形成非晶矽區(請參見圖3C)。
舉例而言，形成氮氧化矽層作為絕緣層304，形成晶體矽層作為第一半導體層306，以及，形成氧氮化矽層作為第一絕緣層308。然後，以主要在垂直方向上的各向異性乾蝕刻，蝕刻第一絕緣層308。蝕刻從形成於第一半導體層306的一表面上及絕緣層304一表面上的第一絕緣層308逐漸地進行。注意，第一絕緣層308的厚度與第一絕緣層306的一表面上的及絕緣層304的一表面上的厚度幾乎相同。如此，當第一半導體層306的一表面曝露時停止蝕刻，則第一絕緣層308可以正好留在與第一半導體層306的側表面相接觸的區域中及其周圍中。留下的第一絕緣層308對應於第二絕緣層310。假使第一半導體層306的端部具有接近垂直的形狀，則第二絕緣層310可以容易地正好形成在與第一半導體層306的側表面相接觸的區域中及其周圍中。此外，在本具體實施例模式中，第二絕緣層310形成至始於底部表面(與絕緣層304接觸的表面)的垂直高度幾乎同於第一半導體層306始於底部表面的垂直高度。此外，形成第二絕緣層310，以致於其與第一半導體層306的側表面未接觸之側上的表面凸出地彎曲。無需多言，本發明不特別受限於此，且第二絕緣層310可以具有角落形狀以取代圓化形狀。較佳地，第二絕緣層310的角落部製成緩和形狀，以致於由形成於其上的層(此處為絕緣層312)之遮蓋可以改進。
第一絕緣層308的蝕刻方法並無特別限制，只要可以主要在垂直方向上執行各向異性蝕刻即可。舉例而言，可以使用平行板型、磁控管型、雙頻型、ECR型、螺旋子型、ICP型、等等型式的反應離子蝕刻(RIE)。關於蝕刻氣體，較佳地選擇相對於其它層(第一半導體層306)可以提供第一絕緣層308高蝕刻選擇比例的氣體。舉例而言，藉由使用例如CHF3 、CF4 、C4 F8 、C2 F6 、NF3 等以氟為基礎的氣體，可以選擇性地蝕刻絕緣層。此外，可以視需要而添加例如氦(He)、氬(Ar)、或氙(Xe)等惰性氣體、O2 氣、或H2 氣。注意，藉由適當地改變蝕刻條件，可以控制第二絕緣層310的形狀。在本具體實施例模式中，使用CHF3 氣體及He氣體作為蝕刻氣體，以ICP反應離子蝕刻，執行第一絕緣層308的蝕刻。
在第一絕緣層308各向異性乾蝕刻時，由於電漿等的能量，可以使第一半導體層306的頂層部製成非晶的，以形成非晶區311。藉由控制第一半導體層306的厚度、第一絕緣層308的材料、第一絕緣層308的蝕刻條件、等等，可以形成非晶區311。非晶區311形成至厚度為第一半導體層306的厚度的0.2至0.6倍，較佳地約為0.3至0.5倍。注意，從第一半導體層306的上表面朝向其底表面(與絕緣層304相接觸的表面)形成非晶區311。
接著，選擇性地蝕刻第一半導體層306的頂層中形成的非晶區311，因而形成第二半導體層313。接著，形成第三絕緣層312以遮蓋第二絕緣層310及第二半導體層313(請參見圖3D)。
藉由選擇性地蝕刻形成於第一半導體306的頂層部中的非晶區311，形成第二半導體層313。舉例而言，形成結晶矽作為第一半導體層306。在結晶矽層形成的第一半導體306中，當藉由蝕刻以形成與第一半導體層306的側表面相接觸的第二絕緣層310時，使第一半導體306的頂層部製成非晶的以形成非晶矽層。此時形成的非晶矽層相當於本具體實施例模式中的非晶區311。因此，藉由選擇性地蝕刻為非晶區311之非晶矽層，留下結晶矽層作為第二半導體層313。注意，形成第二半導體層313以致於端部的推拔角度較佳地為45°或更高且小於95°，更佳地為60°或更高且小於幾乎垂直的95°。即使在蝕刻非晶區311之後，與第一半導體306的側表面相接觸的第二絕緣層310保留原狀，且其會相對於第二半導體層313凸起。
非晶區311的蝕刻方法無特別限定，只要其可以相對於其它絕緣層(第二絕緣層310及絕緣層304)，提供非晶區高蝕刻選擇比例即可。注意，相對於結晶矽層，非晶矽層的蝕刻選擇比例為低；因此，形成非晶區311，同時預先控制厚度，以及，在垂直方向蝕刻第一半導體306直到假設為形成非晶區311處的深度。關於蝕刻方法，舉例而言，可以使用平行板型、磁控管型、雙頻型、ECR型、螺旋子型、ICP型、等等型式的反應離子蝕刻(RIE)。關於蝕刻氣體，較佳地選擇相對於其它層(第二絕緣層310及絕緣層304)可以提供非晶區311高蝕刻選擇比例的氣體。舉例而言，可以使用例如Cl2 或HBr氣體等以氯為基礎的氣體。此外，也可以使用HBr氣體及Cl2 氣體的混合氣體。此外，也可以視需要而添加例如氦(He)或氬(Ar)等惰性氣體。在本具體實施例模式中，藉由使用Cl2 氣體作為蝕刻氣體，選擇性地蝕刻非晶區311。
使用例如氧化矽、氮化矽、氮氧化矽、氧氮化矽、或氮化鋁，以CVD法或濺射法，形成第三絕緣層312。第三絕緣層312至少由上述材料之一形成至具有單層結構或堆疊層結構。此外，也可以如具體實施例模式1中所述的高密度電漿處理的固態氧化或固態氮化第二半導體層313或第二半導體層313及第二絕緣層310，形成第三絕緣層312。第三絕緣層312形成至厚度在1至50 nm的範圍，較佳地在1至20 nm的範圍，更佳地在1至10 nm的範圍。
如上所述形成的第二絕緣層310及第三絕緣層312作為閘極絕緣層。亦即，本發明的閘極絕緣層不是由單一本體形成而是由包含複數個絕緣層的複合體形成。藉由形成與半導體層的側表面相接觸的第二絕緣層310，可以改進半導體層的端部由閘極絕緣層的遮蓋。此外，即使在藉由使用氟酸等清洗以移除半導體層的端部及其周圍之下的絕緣層(基部絕緣層)，以及伴隨著用於處理半導體層至島狀的蝕刻或不同步驟之情形中，仍然可以充份地遮蔽半導體層。因此，可以防止導因於半導體層的端部由閘極絕緣層不充份遮蔽所造成的半導體層與閘極電極層之間的短路、漏電流的發生、靜電釋放、等等。
注意，關於第二絕緣層310及第三絕緣層312形成的閘極絕緣層，與第二半導體層313的側表面相接觸的區域中的厚度較佳地大於第二半導體層313的一表面上的厚度。在與第二半導體層313的側表面相接觸的區域中的厚度較佳地大於或等於第二半導體層313的一表面的厚度的1至3倍。舉例而言，假使第二半導體層313的一表面與閘極絕緣層的上表面之間的垂直距離為厚度t1，且在第二半導體層313的側表面與閘極絕緣層的上表面之間的垂直距離為厚度t2，則對於閘極絕層而言較佳地滿足t1<t2。注意，在與第二半導體層313的側表面相接觸的區域中的閘極絕緣層的厚度無需為固定值。在此情形中，厚度t2的最小值較佳地等於或大於厚度t1。由於此結果，半導體層的端部可以由閘極絕緣層足夠地遮蓋。
此外，關於第二絕緣層310及第三絕緣層312形成的閘極絕緣層，在與第二半導體層313的側表面相接觸的區域中的介電常數較佳地低於第二半導體層313的一表面上的區域中的介電常數。舉例而言，藉由相較於第三絕緣層312的介電常數，降低第二絕緣層310的介電常數，則與第二半導體層313的側表面相接觸的區域中的閘極絕緣層的介電常數可以低。較佳地，將介電常數為4或更低的低介電常數材料用於形成第二絕緣層310。在閘極絕緣層中，相較於半導體層的一表面上的介電常數，降低與半導體層的側表面相接觸之區域中的介電常數，可以防止電場集中在半導體層的端部以及降低閘極絕緣層的不充份絕緣，這是較佳的。
接著，在第二半導體層313之上形成作為閘極電極的導電層314，以第三絕緣層312夾於其間。然後，以導電層314作為掩罩，將賦予一導電率型的雜質元素添加至第二半導體層313中。此時，形成於第二半導體層313中的雜質區形成LDD區的部份。
接著，形成與導電層314的側表面相接觸的絕緣層315。然後，以絕緣層315及導電層314為掩罩，添加賦予一導電率型的雜質元素，因而形成通道形成區316、作為LDD區的低濃度雜質區317、及作為源極和汲極區的高濃度雜質區318(請參見圖3E)。
使用選自鉭(Ta)、鎢(W)、鈦(Ti)、鉬(Mo)、鉻(Cr)、鋁(Al)、銅(Cu)、及鈮(Nb)的金屬元素、或含有所述金屬元素的合金材料或化合材料，形成導電層314。此外，舉例而言，也可以使用添加例如磷等賦予一導電率型的雜質元素之多晶矽等半導體材料。藉由CVD法或濺射法，在整個表面上形成導電層314之後，以選擇性蝕刻，將導電層314處理成所需的形狀。此外，導電層314具有單層或堆疊層結構。導電層314形成至厚度在100至1000 nm範圍，較佳地在200至800nm範圍，以及更佳地在300至500nm。
使用例如氧化矽、氮化矽、氮氧化矽、或氧氮化矽等無機材料、或例如有機樹脂等有機材料，以CVD方法或濺射方法，以具有單層結構或堆疊層結構的絕緣層形成絕緣層315。以主要在垂直方向的各向異性蝕刻，選擇性地蝕刻絕緣層，以致於形成與導電層314的側表面相接觸的絕緣層315。絕緣層315也稱為側壁。此處，在未與導電層314的側表面接觸的側邊上，絕緣層315的表面是彎曲的。具體而言，絕緣層315形成至提供適當的曲率以相對於與絕緣層315相接觸的導電層314的側表面為凸出地彎曲。無需多言，本發明不限於此，且絕緣層315可以具有角落形狀以取代圓化形狀。注意，絕緣層315也作為用於形成LDD區的摻雜掩罩。
第二半導體層313包含通道形成區316、低濃度雜質區317、及高濃度雜質區318。在幾乎與導電層314一致的區域中形成通道形成區316，以第三絕緣層312介於其間。每一低濃度雜質區317形成於與絕緣層315幾乎一致的區域中，以第三絕緣層312介於其間，以及形成於每一高濃度雜質區318與通道形成區316之間。注意，並非需要形成低濃度雜質區317。
相較於低濃度雜質區317，在每一高濃度雜質區318中的雜質元素的濃度是高的。關於賦予一導電率型的雜質元素，可以使用例如磷(P)或砷(As)等賦予n型導電率的元素或是例如硼(B)、鋁(Al)、或鎵(Ga)等賦予p型導電率的元素。
經由上述，可以形成應用本發明的薄膜電晶體320。
注意，將賦予一導電率型的雜質元素添加至第二半導體層313之後，執行熱處理以活化添加的雜質元素。以雷射光照射、RTA、或使用退火爐，執行熱處理。具體而言，可以在400℃至700℃的溫度，較佳地在500℃至550℃，執行熱處理。此外，在氮氛圍中，較佳地執行熱處理。舉例而言，藉由在550℃下以熱處理4小時來執行活化。此外，當第二半導體層313包含非晶區時，也可以與藉由執行熱處理之雜質元素的活化一起執行半導體層的再晶化。
此外，也可以藉由使用圖4A至4C或圖4D至4F中所示的製造方法，製造TFT。直到且包含形成島狀半導體層306於基底300上，以作為基部絕緣層的絕緣層302及304介於其間，接著形成第一絕緣層308於半導體層306上為止，每一實施例與圖3A至3B中所示的方法均相同；因此省略其說明。
首先，說明圖4A至4C中所示的製造方法。在第一絕緣層308形成於第一半導體層306上之後(請參見圖3B)，以主要在垂直方向各向異性蝕刻，選擇性地蝕刻第一絕緣層308，以形成與半導體層306的側表面相接觸的第二絕緣層330。第一半導體層306的頂層部份製成非晶的以形成非晶區331(請參見圖4A)。此時，控制蝕刻條件以致於與第一半導體層306的側表面相接觸的第二絕緣層330具有始於底部表面(與絕緣層304相接觸的表面)的垂直高度，比第一半導體層306始於底部表面的垂直高度還低。較佳地，始於第二絕緣層330的底部表面之垂直高度幾乎等於從底部表面至第一半導體層306中的非晶區331之高度。
藉由改變例如蝕刻氣體的氣體種類、氣體流速等蝕刻條件，可以將第二絕緣層330處理成所需形狀。舉例而言，藉由增加第一絕緣層308相對於其它層(第一半導體層306)的蝕刻選擇比例，始於第二絕緣層330的底部表面之垂直高度可以製成低於第一半導體層306。亦即，也可以防止非晶區331及第二絕緣層330彼此接觸。
接著，選擇性地蝕刻形成於第一半導體層306的頂層部份中的非晶區331，因而形成第二半導體層332(請參見圖4B)。注意，當第一半導體層306由結晶矽製成時，無法取得非晶區331的蝕刻選擇比例；因此，預先將非晶區331的厚度控制至某程度，以及，在垂直方向蝕刻第一半導體層306至被假定為形成非晶區331處的深度。此處，形成第二絕緣層330至不與非晶區331相接觸。因此，在蝕刻非晶區331之後，第二絕緣層330製成不會凸出。
接著，在第二半導體層332及第二絕緣層330上形成第三絕緣層334。第二絕緣層330及第三絕緣層334作為閘極絕緣層。接著，在第二半導體層332上形成作為閘極電極的導電層336，以第三絕緣層334介於其間。以導電層336作為掩罩，將賦予一導電率型的雜質元素添加至第二半導體層332。此時形成於第二半導體層332中的雜質區形成LDD區的一部份。接著，形成與導電層336的側表面相接觸的絕緣層338。然後，以絕緣層338及導電層336作為掩罩，添加賦予一導電率型的雜質元素，因而形成通道形成區340、作為LDD區的低濃度雜質區342、及作為源極和汲極區的高濃度雜質區344。經由上述，形成TFT 350(請參見圖4C)。注意，藉以形成第三絕緣層334、形成導電層336及絕緣層338、在第二半導體層中形成通道形成區340、低濃度雜質區342、及高濃度雜質區344之方法，類似於圖3D及3E所示之方法，因此，省略其說明。
接著，說明圖4D至4F中所示的製造方法。在第一絕緣層308形成於第一半導體層360之後(請參見圖3B)，以主要在垂直方向上各向異性蝕刻，選擇性地蝕刻第一絕緣層308，以形成與半導體層306的側表面相接觸之第二絕緣層310。第一半導體層306的頂層部製成非晶的以形成非晶區311(請參見圖3C及4D)。
接著，藉由主要在垂直方向上的各向異性蝕刻，選擇性地蝕刻形成於第一半導體層306及第二絕緣層310的頂層部份中的非晶區311，因而形成第二半導體層362及第三絕緣層360(請參見圖4E)。在蝕刻選擇比例相當小，亦即，蝕刻選擇比例接近1的蝕刻條件下，蝕刻非晶區311及第二絕緣層310。藉由如此執行，始於底部表面的垂直高度(與絕緣層304相接觸的表面)可以與蝕刻所形成的第二半導體層362及第三絕緣層360中的相同。
接著，形成第四絕緣層364以遮蓋第二半導體層362及第三絕緣層360。第三絕緣層360及第四絕緣層364作為閘極絕緣層。接著，在第二半導體層362上形成作為閘極電極的導電層366，以第四絕緣層364介於其間。以導電層366作為掩罩，將賦予一導電率型的雜質元素添加至第二半導體層362。此時形成於第二半導體層362中的雜質區形成LDD區的一部份。接著，形成與導電層366的側表面相接觸的絕緣層368。然後，以絕緣層368及導電層366作為掩罩，添加賦予一導電率型的雜質元素，藉以形成通道形成區370、作為LDD區的低濃度雜質區372、及作為源極和汲極區的高濃度雜質區374。經由上述，形成TFT 380(請參見圖4F)。注意，藉以形成第四絕緣層364、形成導電層366及絕緣層368、在第二半導體層中形成通道形成區370、低濃度雜質區372、及高濃度雜質區374之方法，類似於圖3D及3E所示之方法，因此，省略其說明。注意，第四絕緣層364相當於第三絕緣層312。
經由上述，形成應用本發明的薄膜電晶體320、350、及380。注意，上述具體實施例模式中所述的每一TFT結構僅為舉例說明，且本發明不限於所示結構。舉例而言，可以使用包含半導體層的多閘極結構，此半導體層包含串聯的二或更多通道形成區及電場藉以施加至通道形成區的二或更多閘極電極層。此外，可以在TFT的半導體層中形成LDD區。
雖然在本具體實施例模式中說明形成絕緣層至與作為閘極電極的導電層的側表面相接觸以及在半導體層中形成LDD區之實施例，但是本發明不特別限定於此。可以使用如同具體實施例模式1中所述的結構，以及，閘極電極的側表面可以尾端漸細。此外，閘極電極可以採用包含二個導電層的堆疊層結構，且在各別層中的推拔角度可以不同。
在應用本發明所製造的半導體裝置中，可以防止導因於半導體層的端部之缺陷。特別地，可以防止或降低例如導因於半導體層的端部由閘極絕緣層不充份遮蔽所造成的缺陷、介電崩潰、靜電釋放、或導因於電場集中於半導體層的端部之閘極絕緣層的漏電流。因此，可以製造高度可靠的半導體裝置。此外，藉由應用本發明，也可以實現高產能的半導體裝置製造。
注意，本具體實施例模式可以與本說明書中的任何其它具體實施例模式適當結合。
(具體實施例模式3)
在本具體實施例模式中，參考圖5A至5E，說明與具體實施例模式1不同的製造方法製造半導體裝置的實施例。
首先，在基底400上形成第一半導體層406，以作為基部絕緣層的絕緣層402及絕緣層404夾於其間(請參見圖5A)。接著，形成第一絕緣層408以遮蓋第一半導體層406(請參見圖5B)。注意，一直到達及包含第一絕緣層408的形成，可以參考具體實施例模式1中關於基底100、絕緣層102、絕緣層104、半導體層106、及絕緣層107的說明，因此於下述中僅作概略說明。
關於基底400，使用例如玻璃基底或石英基底等具有絕緣表面的基底。使用氧化矽、氮化矽、氮氧化矽、氧氮化矽、等等，以CVD法或濺射法形成絕緣層402及404。使用例如矽、鍺、或矽鍺等半導體材料，以CVD方法或濺射方法，形成第一半導體層406。此處，藉由使用主要含矽的材料以形成非晶半導體層、晶化非晶半導體層、接著執行選擇性蝕刻，以形成島狀半導體層406。半導體層306的厚度在10至150nm的範圍，較佳地在30至100nm的範圍。此外，第一半導體層406可以形成至端部具有垂直形狀或推拔狀。在本具體實施例模式中，第一半導體層406形成至端部以30°或更多且小於85°的推拔角度尾端漸細，或者，以45°或更多且小於60°的推拔角度緩和地尾端漸細。藉由使第一半導體層406的端部為尾端漸細(推拔)狀，以致於角落部變得緩和，可以減少電場集中在角落部。注意，本發明並未特別受限，且如同上述具體實施例模式中所述般，第一半導體層406的端部也可以以45°或更多且小於95°的推拔角度、或是更佳地以60°或更多且小於幾乎為垂直的95°的推拔角度，尾端漸細。
使用例如氧化矽、氮化矽、氮氧化矽、氧氮化矽、氮化鋁、SiOF、SiOC、DLC、多孔矽石、等等，以CVD法或濺射法，形成第一絕緣層408。此外，形成第一絕緣層408至厚度可以充份地遮蔽至少第一半導體層406的端部。第一絕緣層408的厚度較佳地為形成在第一半導體層406的厚度的1.5至3倍的範圍中。注意，第一絕緣層408較佳地由介電常數小於稍後形成於半導層的一表面上的絕緣層416的介電常數之材料所形成。第一絕緣層408在半導體裝置中形成閘極絕緣層的部份，具體而言，在與半導體層的側表面相接觸的區域中的閘極絕緣層的部份。根據島狀半導體層，電場集易於發生在端部，特別是在半導體層的角落部。假使電場集中發生時，則又容易在閘極絕緣層中發生例如介電崩潰等不充份的絕緣。因此，藉由使用相較於形成在半導體層的一表面上的絕緣層為低介電常數的材料，可以減輕施加至半導體層的端部之電場。
接著，以主要在垂直方向的各向異性蝕刻，選擇性地蝕刻第一絕緣層408以形成與半導體層406的側表面相接觸的第二絕緣層410。此時，第一半導體層406的頂層部份製成非晶矽以形成非晶矽區(請參見圖5C)。
舉例而言，形成氮氧化矽層作為絕緣層404，形成晶體矽層作為第一半導體層406，以及，形成氧氮化矽層作為第一絕緣層408。然後，以主要在垂直方向上的各向異性乾蝕刻，蝕刻第一絕緣層408。蝕刻從形成於第一半導體層406的一表面上及絕緣層404一表面上的第一絕緣層408逐漸地進行。注意，第一絕緣層408的厚度與第一絕緣層406的一表面上的及絕緣層404的一表面上的厚度幾乎相同。如此，當第一半導體層406的一表面曝露時停止蝕刻，則第一絕緣層408可以正好留在與第一半導體層406的側表面相接觸的區域中及其周圍中。
第一絕緣層408的蝕刻方法並無特別限制，只要可以主要在垂直方向上執行各向異性蝕刻即可。舉例而言，可以使用平行板型、磁控管型、雙頻型、ECR型、螺旋子型、ICP型、等等型式的反應離子蝕刻(RIE)。關於蝕刻氣體，較佳地選擇相對於其它層(第一半導體層406)可以提供第一絕緣層408高蝕刻選擇比例的氣體。舉例而言，藉由使用例如CHF3 、CF4 、C4 F8 、C2 F6 、NF3 等以氟為基礎的氣體，可以選擇性地蝕刻絕緣層。此外，可以視需要而添加例如氦(He)、氬(Ar)、或氙(Xe)等惰性氣體、O2 氣、或H2 氣。在本具體實施例模式中，使用CHF3 氣體及He氣體作為蝕刻氣體，以ICP反應離子蝕刻，執行第一絕緣層408的蝕刻。注意，藉由適當地改變蝕刻條件，可以控制第二絕緣層410的形狀。在本具體實施例模式中，形成第二絕緣層410以致於始於底表面(與絕緣層404相接觸的表面)的垂直高度幾乎與第一半導體層406的始於底表面的垂直高度相同。此外，形成第二絕緣層410，以致於其在未與半導體層的側表面相接觸的側邊上的表面會彎曲。具體而言，其形成至提供適當的曲率，以及其相對於與其相接觸的半導層的側表面為凸出地彎曲。無需多言，本發明不限於此，且第二絕緣層410可以具有角落形狀以取代圓化形狀。較佳地，第二絕緣層410的角落部份製成緩和形狀，以致於可以改進由形成於其上的層之遮蔽。
在第一絕緣層408各向異性乾蝕刻時，由於電漿等的能量，可以使第一半導體層406的頂層部製成非晶的，以形成非晶區412。藉由適當地控制第一半導體層406的厚度、第一絕緣層408的材料、第一絕緣層408的蝕刻條件、等等，可以形成非晶區412。非晶區412形成至厚度為第一半導體層406的厚度的0.2至0.6倍，較佳地約為0.3至0.5倍。注意，從第一半導體層406的上表面垂直地朝向其底表面(與絕緣層404相接觸的表面相對立的表面)形成非晶區412。此外，慮及用於形成第二絕緣層410的蝕刻時要製成非晶的區域，也是較佳地，預先將第一半導體層形成為厚的。
接著，選擇性地蝕刻第一半導體層406的頂層中形成的非晶區412，因而形成第二半導體層414。注意，當第一半導體層406由結晶矽製成時，非晶區412具有低的蝕刻選擇比例；因此，預先將非晶區412的厚度控制至某程度，以及，在垂直方向蝕刻第一半導體層406至被假定為形成非晶區412處的深度。接著，形成第三絕緣層416以遮蓋第二絕緣層410及第二半導體層414(請參見圖5D)。
藉由選擇性地蝕刻形成於第一半導體406的頂層部中的非晶區412，形成第二半導體層414。舉例而言，形成結晶矽作為第一半導體層406。當藉由蝕刻以形成與第一半導體層406的側表面相接觸的第二絕緣層410時，將結晶矽層形成的第一半導體406的頂層部份製成非晶的以形成非晶矽層。此時形成的非晶矽層相當於本具體實施例模式中的非晶區412。因此，藉由選擇性地蝕刻為非晶區412之非晶矽層，留下結晶矽層作為第二半導體層414。此處，形成第二半導體層414以致於端部以30°或更高且小於85°的推拔角度緩和地尾端漸細，更佳地以45°或更高且小於60°的推拔角度緩和地尾端漸細。注意，本發明未特別局限於此，且如上述具體實施例模式中所述般，第二半導體層414也可以形成至端部具有45°或更高且小於95°的推拔角度，更佳地為60°或更高且小於幾乎垂直的95°的推拔角度。即使在蝕刻非晶區412之後，與第一半導體406的側表面相接觸的第二絕緣層410仍保留原狀，且其會相對於第二半導體層414凸起。
在本具體實施例模式中，形成厚度為66nm的非晶矽層，接著以雷射晶化方法將其晶化，以取得第一半導體層406。在形成厚度為200nm的氮氧化矽層作為第一絕緣層408之後，藉由主要在垂直方向蝕刻，形成第二絕緣層410。以ICP反應離子蝕刻，執行蝕刻。選擇性地蝕刻此時形成的非晶矽區412，因而形成結晶矽層作為具有25nm厚度的第二半導體層414。
使用氧化矽、氮化矽、氮氧化矽、氧氮化矽、或氮化鋁，以CVD法或濺射法，形成第三絕緣層416。第三絕緣層416形成至具有至少由上述材料之一形成的單層結構或堆疊層結構。此外，也可以以電漿處理的固態氧化或固態氮化第三絕緣層416。舉例而言，以高密度電漿處理來氧化或氮化第二半導體層414及第二絕緣層410，以形成第三絕緣層416。然後，第三絕緣層416形成至厚度在1至50 nm的範圍，較佳地在1至20 nm的範圍，更佳地在1至10 nm的範圍。
如上所述形成的第二絕緣層410及第三絕緣層416作為閘極絕緣層。亦即，本發明的閘極絕緣層不是由單一本體形成而是由包含複數個絕緣層的複合體形成。藉由形成與半導體層的側表面相接觸的第二絕緣層410，以及進一步在半導體層的一表面上形成第三絕緣層，可以改進半導體層的端部由閘極絕緣層的遮蓋。因此，可以防止導因於由閘極絕緣層不充份遮蔽所造成的半導體層與閘極電極之間的短路、漏電流的發生、等等。此外，藉由改進由閘極絕緣層的遮蔽，可以防止例如電晶體等元件的靜電釋放。
注意，關於第二絕緣層410及第三絕緣層416形成的閘極絕緣層，與第二半導體層414的側表面相接觸的區域中的厚度較佳地比第二半導體層414的一表面上的厚度還厚。此時，在與第二半導體層414的側表面相接觸的區域中的厚度較佳地大於或等於第二半導體層414的一表面的厚度的1至3倍。舉例而言，假使第二半導體層414的一表面與閘極絕緣層的上表面之間的垂直距離為厚度t1，且在第二半導體層414的側表面與閘極絕緣層的上表面之間的垂直距離為厚度t2，則對於閘極絕層而言較佳地滿足t1<t2。注意，在與第二半導體層414的側表面相接觸的區域中的閘極絕緣層的厚度無需為固定值。在此情形中，厚度t2的最小值較佳地等於或大於厚度t1。藉由閘極絕緣層如此充份地遮蓋第二半導體層414的端部，以及，較佳地增加與第二半導體層414的側表面相接觸的區域中的閘極絕緣層的厚度，可以減輕施加至第二半導體層414的端部之電場，以及，防止漏電流發生、等等。
此外，關於第二絕緣層410及第三絕緣層416形成的閘極絕緣層，在與第二半導體層414的側表面相接觸的區域中的介電常數較佳地低於第二半導體層414的一表面上的區域中的介電常數。舉例而言，藉由相較於第三絕緣層416的介電常數，降低第二絕緣層410的介電常數，則與第二半導體層414的側表面相接觸的區域中的閘極絕緣層的介電常數可以低。較佳地，將介電常數為4或更低的低介電常數材料用於形成第二絕緣層410。在閘極絕緣層中，相較於半導體層的一表面上的介電常數，降低與半導體層的側表面相接觸之區域中的介電常數，可以減少電場集中在半導體層的端部以及防止閘極絕緣層的不充份絕緣。
接著，在第二半導體層414之上形成作為閘極電極的導電層417與導電層418的堆疊，以第三絕緣層416夾於其間。然後，以導電層417及418作為掩罩，將賦予一導電率型的雜質元素添加至第二半導體層414中，因而形成通道形成區420、作為LDD區的成對低濃度雜質區421、及作為源極和汲極區的成對的高濃度雜質區422(請參見圖5E)。
使用選自鉭(Ta)、鎢(W)、鈦(Ti)、鉬(Mo)、鉻(Cr)、鋁(Al)、銅(Cu)、及鈮(Nb)的金屬元素、或含有上述金屬元素的合金材料或化合材料，形成導電層417及418。此外，舉例而言，也可以使用添加例如磷等賦予一導電率型的雜質元素之多晶矽等半導體材料。由至少上述一材料形成作為閘極電極的導電層至具有單層或堆疊層結構。導電層314形成至厚度在100至1000 nm範圍，較佳地在200至800nm範圍，以及更佳地在300至500nm。此外，使用上述任一材料，藉由CVD法或濺射法，在整個表面上形成作為閘極電極的導電層之後，以選擇性蝕刻，將導電層處理成所需的形狀。
在本具體實施例模式中，說明形成導電層417及418的二層堆疊以作為閘極電極、每一層的側表面尾端漸細、及推拔角度在各別層中不同的實施例。藉由使用於形成閘極電極的導電層之側表面為尾端漸細狀，可以改進由形成於其上的層之遮蔽。
此外，在本具體實施例模式中，導電層417及418形成至具有不同寬度(在幾乎平行於載子在通道形成區中流動的方向(亦即連接源極區與汲極區的方向)之方向上的長度。具體而言，形成閘極電極，以致於導電層417的寬度大於導電層418的寬度，亦即，在閘極電極由雙層形成的情形中，較低的導電層的寬度較大。以此方式，藉由形成至各別導電層的寬度不同，在第二半導體層414中可以容易地形成低濃度雜質區421及高濃度雜質區422。
在本具體實施例模式中，當賦予一導電率型的雜質元素添加至第二半導體層414中時，導電層417作為用於形成低濃度雜質區421的摻雜掩罩。導電層418作為用於形成通道形成區420之摻雜掩罩。因此，在幾乎與導電層418一致的區域中，形成通道形成區420，以第三絕緣層417介於其間，以及，在與導電層417重疊且不與導電層418重疊的區域中，形成低濃度雜質區421。在均未與導電層417及418相重疊的區域中，形成高濃度雜質區422。注意，無需設置低濃度雜質區。
相較於低濃度雜質區421，高濃度雜質區422中的雜質元素的濃度為高。關於賦予一導電率型的雜質元素，可以使用例如磷(P)或砷(As)等賦予n型導電率的元素或是例如硼(B)、鋁(Al)、或鎵(Ga)等賦予p型導電率的元素。
經由上述，可以形成應用本發明的薄膜電晶體424。
注意，將賦予一導電率型的雜質元素添加至第二半導體層414之後，執行熱處理以活化添加的雜質元素。以雷射光照射、RTA、或使用退火爐，執行熱處理。具體而言，可以在400℃至700℃的溫度，較佳地在500℃至550℃，執行熱處理。此外，在氮氛圍中，較佳地執行熱處理。舉例而言，藉由在550℃下以熱處理4小時來執行活化。此外，當第二半導體層414包含非晶區時，也可以與藉由執行熱處理之雜質元素的活化一起執行半導體層的再晶化。
此外，也可以藉由使用圖6A至6C或圖6D至6F中所示的製造方法，製造TFT。直到且包含形成第一半導體層406於基底400上，以作為基部絕緣層的絕緣層402及404介於其間，接著形成第一絕緣層408於半導體層406上為止，每一實施例與圖5A至5B中所示的方法均相同；因此省略其說明。
首先，說明圖6A至6C中所示的製造方法。在第一絕緣層408形成於第一半導體層406上之後(請參見圖5B)，以主要在垂直方向各向異性蝕刻，選擇性地蝕刻第一絕緣層408，以形成與半導體層406的側表面相接觸的第二絕緣層430。在第一半導體層406的上表面的垂直方向上的區域製成非晶的以形成非晶區431(請參見圖6A)。此時，控制蝕刻條件以致於與第一半導體層406的側表面相接觸的第二絕緣層430具有始於底部表面(與絕緣層404相接觸的表面)的垂直高度，比第一半導體層406始於底部表面的垂直高度還低。較佳地，始於第二絕緣層430的底部表面之垂直高度幾乎等於從底部表面至第一半導體層406中的非晶區431之高度。亦即，較佳地控制蝕刻條件，以致於非晶區431及第二絕緣層430不會彼此相接觸。
接著，選擇性地蝕刻形成於第一半導體層406的頂層部份中的非晶區431，因而形成第二半導體層432(請參見圖6B)。形成第二絕緣層430至不與非晶區431相接觸。因此，在蝕刻非晶區431之後，第二絕緣層430製成不會凸出。
接著，在第二半導體層432及第二絕緣層430上形成第三絕緣層434。第二絕緣層430及第三絕緣層434作為閘極絕緣層。接著，在第二半導體層432上形成作為閘極電極的導電層436與導電層438的堆疊，以第三絕緣層434介於其間。以導電層436及438作為掩罩，添加賦予一導電率型的雜質元素至第二半導體層432，因而形成通道形成區440、作為LDD區的低濃度雜質區442、及作為源極和汲極區的高濃度雜質區444。經由上述，形成TFT450(請參見圖6C)。注意，從第三絕緣層434的形成、經過導電層436和438的形成、直到及包含在第二半導體層432中形成通道形成區440、低濃度雜質區442、及高濃度雜質區444之方法，類似於圖5D及5E所示之方法，因此，省略其說明。
接著，說明圖6D至6F中所示的製造方法。在第一絕緣層408形成於第一半導體層406上之後(請參見圖5B)，以主要在垂直方向上各向異性蝕刻，選擇性地蝕刻第一絕緣層408，以形成與半導體層406的側表面相接觸之第二絕緣層410。第一半導體層406的上表面之垂直方向上的區域製成非晶的以形成非晶區412(請參見圖5C及6D)。
接著，藉由主要在垂直方向上的各向異性蝕刻，選擇性地蝕刻形成於第一半導體層406及第二絕緣層410的頂層部份中的非晶區412，因而形成第二半導體層462及第三絕緣層460(請參見圖6E)。在蝕刻選擇比例相當小或是蝕刻選擇比例接近1的蝕刻條件下，蝕刻非晶區412及第二絕緣層410。亦即，以幾乎相同的蝕刻速率，蝕刻非晶區412及第二絕緣層410。藉由如此執行，始於底部表面的垂直高度(與絕緣層404相接觸的表面)可以與蝕刻所形成的第二半導體層462及第三絕緣層460中的幾乎相同。
接著，在第二半導體層462及第三絕緣層460上形成第四絕緣層464。第三絕緣層460及第四絕緣層464作為閘極絕緣層。接著，在第二半導體層462上形成作為閘極電極的導電層466，以第四絕緣層464介於其間。以導電層466及468作為掩罩，將賦予一導電率型的雜質元素添加至第二半導體層462，因而形成通道形成區470、作為LDD區的低濃度雜質區472、及作為源極和汲極區的高濃度雜質區474。經由上述，形成TFT 480(請參見圖6F)。從第四絕緣層464的形成、導電層466及468的形成、直到且包含在第二半導體層462中形成通道形成區470、低濃度雜質區472、及高濃度雜質區474之方法，類似於圖5D及5E所示之方法，因此，省略其說明。注意，第四絕緣層464相當於第三絕緣層416。
經由上述，形成應用本發明的薄膜電晶體424、450、及480。注意，上述具體實施例模式中所述的每一TFT結構僅為舉例說明，且本發明不限於所示結構。舉例而言，可以使用包含半導體層的多閘極結構，此半導體層包含串聯的二或更多通道形成區及電場藉以施加至通道形成區的二或更多閘極電極層。此外，可以在TFT的半導體層中形成LDD區。
雖然在本具體實施例模式中說明形成各別層中推拔角度不同的二導電層堆疊以作為閘極電極的實施例，但是本發明不特別限定於此。閘極電極也可以由單層或導電層形成，以及，導電層的側表面可以尾端漸細。此外，也可以形成也稱為側壁的絕緣層至與導電層的側表面相接觸。
在應用本發明所製造的薄膜電晶體中，可以降低導因於半導體層的端部之缺陷。特別地，可以防止半導體層的端部由閘極絕緣層不充份遮蔽。此外，可以減輕電場集中於半導體層的端部。因此，可以防止或降低半導體層與閘極電極之間的短路、閘極絕緣層的介電崩潰或靜電釋放、及導因於此缺陷的漏電流。因此，可以製造高度可靠的半導體裝置。此外，藉由應用本發明，也可以實現高產能的半導體裝置製造。
此外，藉由應用本發明，也可以實現半導體層的薄化，以及降低導因於半導體層的端部之上述缺陷。再者，也可以防止導因於半導體層的薄化而在接近半導體層的端部之缺陷。
注意，本具體實施例模式可以與本說明書中的任何其它具體實施例模式適當結合。
(具體實施例模式4)
在本具體實施例模式中，參考圖7A至7E，說明與具體實施例模式1至3不同的製造方法製造半導體裝置的實施例。
首先，在基底700上形成第一半導體層706，以作為基部絕緣層的絕緣層702及絕緣層704夾於其間(請參見圖7A)。接著，形成第一絕緣層708以遮蓋第一半導體層706(請參見圖7B)。注意，一直到達及包含第一絕緣層708的形成，可以參考實施例模式3中關於基底400、絕緣層402、絕緣層404、半導體層406、及第一絕緣層408的說明，因此於下述中僅作概略說明。
關於基底700，使用例如玻璃基底或石英基底等具有絕緣表面的基底。使用氧化矽、氮化矽、氮氧化矽、氧氮化矽、等等，以CVD法或濺射法形成絕緣層702及704。使用例如矽、鍺、或矽鍺等半導體材料，以CVD方法或濺射方法，形成第一半導體層706。此處，藉由使用主要含矽的材料以形成非晶半導體層、晶化非晶半導體層、接著執行選擇性蝕刻，以形成島狀半導體層706。半導體層706的厚度在10nm至150nm的範圍，較佳地在30nm至100nm的範圍，及更佳地在60nm至70nm的範圍。此外，第一半導體層706可以形成至端部具有垂直形狀或推拔狀。在本具體實施例模式中，第一半導體層706形成至端部以推拔角度為30°或更多且小於85°尾端漸細，或是以45°或更多且小於60°緩和地尾端漸細。藉由使第一半導體層706的端部為推拔形狀以致於角落部變成緩和，可以減少電場集中在角落部。注意，本發明並未特別受限，且如同上述具體實施例模式中所述般，第一半導體層706的端部也可以以45°或更多且小於95°的推拔角度、或是更佳地以60°或更多且小於幾乎為垂直的95°的推拔角度，尾端漸細。
使用例如氧化矽、氮化矽、氮氧化矽、氧氮化矽、氮化鋁、SiOF、SiOC、DLC、多孔矽石、等等，以CVD法或濺射法，形成第一絕緣層708。此外，形成第一絕緣層408至厚度可以充份地遮蔽至少第一半導體層706的端部。第一絕緣層708的厚度較佳地為位於其下的第一半導體層706的厚度的1.5至3倍的範圍中。注意，第一絕緣層708較佳地由介電常數小於稍後形成於半導層的一表面上的絕緣層716的介電常數之材料所形成。第一絕緣層708在稍後完成的半導體裝置中形成閘極絕緣層的部份，具體而言，在與半導體層的側表面相接觸的區域中的閘極絕緣層的部份。藉由使用具有較小的介電常數的材料以形成第一絕緣層，可以減輕半導體層的端部，特別是角落部之電場或靜電集中。結果，可以防止例介電崩潰或靜電釋放等閘極絕緣層的缺陷、與導因於此缺陷的漏電流。
接著，以主要在垂直方向的各向異性蝕刻，整體地蝕刻第一絕緣層708及第一半導體層706以形成與第二半導體層712的側表面相接觸的第二絕緣層710(請參見圖7C)。
在蝕刻選擇比例相當小(蝕刻選擇比例接近1的條件)的條件下，蝕刻第一絕緣層708及第一半導體層706。亦即，幾乎以相同的蝕刻速率，蝕刻第一絕緣層708及第一半導體層706。藉由如此執行，始於底部表面的垂直高度(與絕緣層704相接觸的表面)可以與蝕刻所形成的第二半導體層712及第二絕緣層710中的幾乎相同。
第一絕緣層708與第一半導體層706的蝕刻方法並無特別限制，只要可以主要在垂直方向上執行各向異性蝕刻即可。舉例而言，可以使用平行板型、磁控管型、雙頻型、ECR型、螺旋子型、ICP型、等等型式的反應離子蝕刻(RIE)。
關於蝕刻氣體，適當地選擇在第一絕緣層708與第一半導體層706之間可以提供相當小的蝕刻選擇比例的氣體，亦即，可以提供蝕刻選擇比例接近1的氣體。舉例而言，藉由適當地添加O2 氣至例如CHF3 、CF4 、C4 F8 、C2 F6 、或NF3 等以氟為基礎的氣體，可以使得在此兩層之間的蝕刻選擇比例低。此外，可以適當地添加氦(He)、氬(Ar)、或氙(Xe)等惰性氣體。此外，可以使用HBr氣體或HBr與Cl2 的混合氣體作為蝕刻氣體，取代以氟為基礎的氣體。在使用HBr氣體的情形中，也可以適當地添加氦(He)、氬(Ar)等惰性氣體。
注意，蝕刻及薄化第一絕緣層708和第一半導體層706，以致於蝕刻之後第二半導體層712的厚度為第一半導體層706的厚度的約0.2至0.8倍，較佳地為0.4至0.6倍。在本具體實施例模式中，在形成厚度在60 nm至70 nm範圍的第一半導體層之後，執行整體蝕刻以形成厚度在20 nm至30 nm範圍的第二半導體層712。此外，形成第二半導體層712以致於端部以30°或更高且小於85°的推拔角度緩和地尾端漸細，更佳地以45°或更高見小於60°的推拔角度緩和地尾端漸細。注意，本發明未特別局限於此，且如上述具體實施例模式中所述般，第二半導體層712也可以形成至端部具有45°或更高且小於95°的推拔角度，更佳地為60°或更高且小於幾乎垂直的95°的推拔角度。
接著，形成第三絕緣層716以遮蓋第二半導體層712及第二絕緣層710(請參見圖7D)。
使用例如氧化矽、氮化矽、氮氧化矽、氧氮化矽、氮化鋁等材料，以CVD法或濺射法，形成第三絕緣層716。第三絕緣層716形成至具有至少一上述材料的單層結構或堆疊層結構。此外，也藉由電漿處理的固態氧化或固態氮化，形成第三絕緣層716。舉例而言，第二半導體層712及第二絕緣層710由高密度電漿處理氧化或氮化以形成第三絕緣層716。第三絕緣層716形成至具有1nm至50 nm範圍中的厚度，較佳地1nm至20 nm，更佳地1nm至10 nm。
如上所述形成的第二絕緣層710及第三絕緣層716作為閘極絕緣層。亦即，本發明的閘極絕緣層不是由單一本體形成而是由包含複數個絕緣層的複合體形成。藉由形成與半導體層的側表面相接觸的第二絕緣層710，以及進一步在半導體層的一表面上形成第三絕緣層716，可以改進半導體層的端部由閘極絕緣層的遮蓋。因此，可以防止導因於由閘極絕緣層不充份遮蔽所造成的半導體層與形成閘極電極的導電層之間的短路、或靜電釋放。
注意，關於第二絕緣層710及第三絕緣層716形成的閘極絕緣層，與第二半導體層712的側表面相接觸的區域中的厚度較佳地比第二半導體層712的一表面上的厚度還厚。此時，在與第二半導體層712的側表面相接觸的區域中的厚度較佳地大於或等於第二半導體層712的一表面的厚度的1至3倍。舉例而言，假使第二半導體層712的一表面與閘極絕緣層的上表面之間的垂直距離為厚度t1，且在第二半導體層712的側表面與閘極絕緣層的上表面之間的垂直距離為厚度t2，則對於閘極絕層而言較佳地滿足t1<t2。注意，在與第二半導體層712的側表面相接觸的區域中的閘極絕緣層的厚度無需為固定值。在此情形中，厚度t2的最小值較佳地等於或大於厚度t1。因此，藉由閘極絕緣層可以充份地遮蓋第二半導體層的端部。較佳地，藉由增加與第二半導體層712的側表面相接觸的區域中的閘極絕緣層的厚度，可以減輕施加至第二半導體層712的端部之電場，以及，防止漏電流發生、等等。
此外，關於第二絕緣層710及第三絕緣層716形成的閘極絕緣層，在與第二半導體層712的側表面相接觸的區域中的介電常數較佳地低於第二半導體層712的一表面上的區域中的介電常數。舉例而言，藉由相較於第三絕緣層716的介電常數，降低第二絕緣層710的介電常數，則與第二半導體層712的側表面相接觸的區域中的閘極絕緣層的介電常數可以低。較佳地，將介電常數為4或更低的低介電常數材料用於形成第二絕緣層710。在閘極絕緣層中，相較於半導體層的一表面上的介電常數，降低與半導體層的側表面相接觸之區域中的介電常數，較佳地，可以防止例如過多的電場等應力局部地施加至閘極絕緣層。
接著，在第二半導體層712之上形成作為閘極電極的導電層718，以第三絕緣層716夾於其間。然後，以導電層718作為掩罩，將賦予一導電率型的雜質元素添加至第二半導體層712中，因而形成通道形成區720、及作為源極和汲極區的雜質區722(請參見圖7E)。
使用選自鉭(Ta)、鎢(W)、鈦(Ti)、鉬(Mo)、鉻(Cr)、鋁(Al)、銅(Cu)、及鈮(Nb)的金屬元素、或含有上述金屬元素的合金材料或化合材料，形成導電層718。此外，舉例而言，也可以使用添加例如磷等賦予一導電率型的雜質元素之多晶矽等半導體材料。由至少上述一材料形成作為閘極電極的導電層至具有單層或堆疊層結構，以及厚度在100nm至1000 nm範圍，較佳地在200nm至800nm範圍，以及更佳地在300nm至500nm。此外，使用上述任一材料，藉由CVD法或濺射法，在整個表面上形成作為閘極電極的導電層之後，以選擇性蝕刻，將導電層處理成所需的形狀。
關於賦予一導電率型的雜質元素，可以使用例如磷(P)或砷(As)等賦予n型導電率的雜質元素或是例如硼(B)、鋁(Al)、或鎵(Ga)等賦予p型導電率的雜質元素。
因此，可以形成應用本發明的薄膜電晶體730。
注意，將賦予一導電率型的雜質元素添加至第二半導體層712之後，執行熱處理以活化添加的雜質元素。以雷射光照射、RTA、或使用退火爐，執行熱處理。具體而言，可以在400℃至700℃的溫度，較佳地在500℃至550℃，執行熱處理。此外，在氮氛圍中，較佳地執行熱處理。舉例而言，藉由在550℃下以熱處理4小時來執行活化。此外，當第二半導體層712包含非晶區時，也可以與藉由執行熱處理之雜質元素的活化一起執行半導體層的再晶化。
注意，上述具體實施例模式中所述的每一TFT結構僅為舉例說明，且本發明不限於所示結構。舉例而言，可以使用包含半導體層的多閘極結構，此半導體層包含串聯的二或更多通道形成區及電場藉以施加至通道形成區的二或更多閘極電極層。此外，可以在TFT的半導體層中形成LDD區。
此外，作為閘極電極的導電層也可以具有推拔狀的側表面，或者，導電層可以具有各別層具有不同的推拔角度的堆疊層結構。此外，也可以形成也稱為側壁的絕緣層至與導電層的側表面相接觸。
在應用本發明所製造的薄膜電晶體中，可以降低導因於半導體層的端部之缺陷。特別地，由閘極絕緣層對半導體層的端部之遮蔽變成有利的；因此，可以防止半導體層與形成閘極電極的導電層之間的短路、等等。此外，由於可以減少電場集中於半導體層的端部，所以，可以降低例如介電崩潰或靜電釋放等閘極絕緣層缺陷。因此，可以製造高度可靠的半導體裝置。此外，也可以實現高產能的半導體裝置製造。
此外，藉由應用本發明，也可以實現半導體層的薄化，以及降低導因於半導體層的端部之上述缺陷。
注意，本具體實施例模式可以與本說明書中的任何其它具體實施例模式適當結合。
(具體實施例模式5)
在本具體實施例模式中，參考圖10A至11C，說明與具體實施例模式1至4不同的製造方法製造半導體裝置的實施例。
首先，在基底500上形成第一半導體層506，以作為基部絕緣層的絕緣層502及絕緣層504夾於其間(請參見圖10A)。
一直到達及包含第一半導體層506的形成，可以參考實施例模式4中關於基底700、絕緣層702、絕緣層704、及第一半導體層706的說明，因此於下述中僅作概略說明。
關於基底500，使用例如玻璃基底或石英基底等具有絕緣表面的基底。使用氧化矽、氮化矽、氮氧化矽、氧氮化矽、等等，以CVD法或濺射法形成絕緣層502及504。注意，作為基部絕緣層的絕緣層可以具有單層結構或堆疊層結構。在本具體實施例模式中，使用玻璃基底作為基底500，以及，依序堆疊厚度50 nm的氧氮化矽層及100nm厚的氮氧化矽層作為絕緣層502及504。
使用例如矽、鍺、或矽鍺等半導體材料，以CVD方法或濺射方法，形成第一半導體層506。形成厚度在10nm至150 nm範圍中，較佳地在40nm至80nm範圍中的半導體層506。在本具體實施例模式中，藉由使用主要含矽的材料以形成非晶半導體層、晶化非晶半導體層、接著執行選擇性蝕刻，以形成島狀半導體層506。此外，第一半體層506形成為具有50nm的厚度。
此外，第一半導體層506可以形成至端部具有垂直形狀或推拔狀。在本具體實施例模式中，第一半導體層506的端部形成為以推拔角度為45°或更多且小於95°而尾端漸細，或是以60°或更多且小於幾乎垂直的90°而緩和地尾端漸細。藉由使第一半導體層506的端部為推拔形狀，可以降低半導體裝置完成的層之寄生通道。注意，本發明並未特別受限，且第一半導體層506形成至端部以30°或更多且小於85°的推拔角度而尾端漸細、或是更佳地以45°或更多且小於60°的推拔角度而緩和地尾端漸細。
接著，以高密度電漿處理，氮化第一半導體層506及絕緣層504的表面，以形成第一絕緣層510(請參見圖10B)。在此處執行的電漿處理中，較佳地使用例如微波(典型上為2.45 GHz)等高頻波所激發、具有等於或高於1x1011 cm－3 且低於或等於1x1013 cm－3 的電子密度、以及等於或高於0.5 eV且等於或低於1.5 eV的電子溫度之電漿。而且，為了執行固態氮化，會在含氮的氛圍下，執行電漿處理。舉例而言，含氮氛圍是含有氮及稀有氣體之氛圍、或是含NH3 及稀有氣體的氛圍。關於稀有氣體，較佳地使用Ar或Ar與Kr混合的氣體。具體而言，可以使用如具體實施例模式1中所述的高密度電漿處理。藉由使用高密度電漿處理以形成第一絕緣層510，可以形成比使用CVD法或濺射法形成的絕緣層更密實的絕緣層。第一絕緣層510的部份作為稍後完成的薄膜電晶體的閘極絕緣層。因此，藉由形成更密實的絕緣層，可以增進耐受電壓。特別地，由於第一絕緣層510的部份形成與半導體層的側表面相接觸的閘極絕緣層，所以，可以製造具有高可靠度的半導體裝置。第一絕緣層510形成至厚度在1nm至10nm範圍中，較佳地在1nm至5 nm範圍中。在本實施例模式中，在第一半導體層506的表面上或是第一半導體層506與絕緣層504的表面上，形成氮化矽層作為絕緣層510。
接著，在第一絕緣層510上形成第二絕緣層512(請參見圖10C)。使用例如氧化矽、氮化矽、氮氧化矽、氧氮化矽、SiOF、SiOC、DLC、多孔矽石、等等，以CVD法或濺射法，形成第二絕緣層512。此外，形成第二絕緣層512至厚度可以充份地遮蔽至少第一半導體層506的端部。較佳地，第二絕緣層512的厚度較佳地為第一半導體層506的厚度及第一絕緣層510的厚度的1.5至3倍的範圍中。在本具體實施例模式中，形成厚度150 nm的氮氧化矽作為第二絕緣層512。
注意，第二絕緣層512較佳地由介電常數小於稍後形成於半導層的一表面上的絕緣層522的介電常數之材料所形成。第二絕緣層512形成半導體裝置中閘極絕緣層(完成的層)的部份，具體而言，在半導體層的端部的周圍中的閘極絕緣層。因此，藉由使用相較於形成於半導體層的一表面上的閘極絕緣層為小介電常數的材料，形成作為半導體層的端部的周圍中的閘極絕緣層之第二絕緣層，可以減輕半導體層的端部，特別是角落部之電場或靜電集中，可以降低閘極絕緣層的缺陷，是為較佳的。
接著，以主要在垂直方向的各向異性蝕刻，選擇性地蝕刻第二絕緣層512以在第一半導體層506的側表面上形成第三絕緣層514，以第一絕緣層510介於其間(請參見圖10D)。
藉由主要在垂直方向上的各向異性蝕刻，選擇性地蝕刻第二絕緣層512以形成第三絕緣層514。從形成於第一半導體層506的一表面上且有第一絕緣層510夾於其間之第二絕緣層512、及從形成於絕緣層504上且有第一絕緣層510夾於其間之第二絕緣層512，進行蝕刻。如此，當形成於第一半導體層506的一表面上的第一絕緣層510曝露時停止蝕刻，第二絕緣層512可以正好留在第一半導體層506的側表面處的區域中，以形成第三絕緣層。藉由具有幾乎垂直的形狀之第一半導體層506的端部，第三絕緣層514可以容易地正好形成在與半導體層506的側表面相鄰的區域中。
藉由適當地選取用於形成薄膜的材料、蝕刻條件、等等，可以控制第三絕緣層514的形狀。用於形成第三絕緣層514的蝕刻方法並無特別限制，只要可以主要在垂直方向上執行各向異性蝕刻即可。舉例而言，可以使用平行板型、磁控管型、雙頻型、ECR型、螺旋子型、ICP型、等等型式的反應離子蝕刻(RIE)。關於用於蝕刻的氣體(蝕刻氣體)，可以選擇至少可以確保第二絕緣層512與第一半導體層506之間的蝕刻選擇比例的氣體。舉例而言，可以使用例如CHF3 、CF4 、C4 F8 、C2 F6 、或NF3 等以氟為基礎的氣體。此外，可以視需要而添加氦(He)、氬(Ar)、或氙(Xe)等惰性氣體、O2 氣、或H2 氣。在本具體實施例模式中,以使用CHF3 氣體及He氣體作為蝕刻氣體的ICP反應離子蝕刻，執行第二絕緣層512的蝕刻。
接著，藉由主要在垂直方向的各向異性蝕刻，整體地蝕刻及薄化第一絕緣層510、第三絕緣層514、及第一半導體層516，以分別形成第四絕緣層518、第五絕緣層520、及第二半導體層516(請參見圖11A)。在蝕刻選擇比例相當小(蝕刻選擇比例接近1的條件)的蝕刻條件下，蝕刻第一絕緣層510、第三絕緣層514、及第一半導體層516。亦即，以幾乎相同的蝕刻速率，蝕刻第一絕緣層510、第三絕緣層514、及第一半導體層516。因此，在蝕刻之後形成的第四絕緣層518、第五絕緣層520、及第二半導體層516會形成為垂直方向上的高度幾乎相同。較佳地，較佳地，執行蝕刻，以致於第二半導體層516的厚度在30 nm至100 nm的範圍。此外，第二半導體層516形成至端部較佳地以45°或更高且小於95°的推拔角度緩和地尾端漸細，更佳地以60°或更高且小於幾乎垂直之95°的推拔角度緩和地尾端漸細。在本具體實例模式中，蝕刻厚度50nm的第一半導體層506，以形成厚度25nm的第二半導體層516。此時，第二半導體層516的端部形成至具有幾乎垂直的形狀。
第一絕緣層510、第三絕緣層514、及第一半導體層516的蝕刻方法並無特別限制，只要可以主要在垂直方向上執行各向異性蝕刻即可。舉例而言，可以使用平行板型、磁控管型、雙頻型、ECR型、螺旋子型、ICP型、等等型式的反應離子蝕刻(RIE)。
關於蝕刻氣體，可以適當地選擇可以在第一絕緣層510、第三絕緣層514、與第一半導體層516之間提供相當小的蝕刻選擇比例的氣體。舉例而言，藉由適當地添加O2 氣至例如CHF3 、CF4 、C4 F8 、C2 F6 、或NF3 等以氟為基礎的氣體，可以使得它們之間的蝕刻比例相當小。此外，可以視需要而添加氦(He)、氬(Ar)、或氙(Xe)等惰性氣體。此外，可以使用HBr氣體或HBr與Cl2 的混合氣體作為蝕刻氣體。在使用HBr氣體的情形中，也可以適當地添加氦(He)、氬(Ar)等惰性氣體。注意，此時形成的第五絕緣層520較佳地形成至未與第四絕緣層518相接觸的其表面相對於第二半導體層516的側表面為凸出地彎曲。無需多言，本發明未特別局限於此，且第五絕緣層可以具有角落形狀以取代彎曲形狀；但是，藉由使第五絕緣層520的角落部成為緩和形狀，由形成於其上的層(此處為第六絕緣層522)可以成為有利的。
接著，在第二半導體層516上形成第六絕緣層522(請參見圖11B)。
使用例如氧化矽、氮化矽、氮氧化矽、氧氮化矽、或氮化鋁等材料，以CVD法或濺射法，形成第六絕緣層522。第六絕緣層522由至少一上述材料形成至具有單層結構或堆疊層結構。此外，也藉由高密度電漿處理的固態氧化或固態氮化，形成第六絕緣層522。舉例而言，第二半導體層516、第四絕緣層518、及第五絕緣層520的表面可以由高密度電漿處理氧化或氮化以形成第六絕緣層522。第六絕緣層522形成至第二半導體層516的一表面上的厚度為1nm至15 nm，較佳地1nm至10 nm。注意，只要第六絕緣層522至少形成於第二半導體層516的一表面上，即是可以接受的，但是，也可以形成在第五絕緣層520與第四絕緣層518上。在本具體實施例模式中，形成厚度10 nm的氮氧化矽層作為第六絕緣層522。
如上所述形成的第六絕緣層522、第五絕緣層520、及第四絕緣層518作為閘極絕緣層。亦即，本發明的閘極絕緣層不是由單一本體形成而是由包含複數個絕緣層的複合體形成。藉由形成與半導體層的側表面相接觸的第四絕緣層518及第五絕緣層520，以及在半導體層的一表面上形成第六絕緣層522，可以使得半導體層的端部由閘極絕緣層的遮蓋成為有利的。此外，即使在伴隨著蝕刻半導體層成為島狀時，藉由使用氟酸或類似者來清洗以移除半導體層的下方及其周圍中的絕緣層(在支撐基底上的絕緣層)之情形，仍然可以充份地遮蔽半導體層。因此，可以防止導因於由閘極絕緣層的不充份遮蔽所造成的半導體層與形成閘極電極的導電層之間的短路、漏電流的發生、靜電釋放、等等。此外，利用高密度電漿處理，以形成與半導體層的端部相接觸之密實的絕緣層，可以改進閘極絕緣層的特徵。
注意，關於第六絕緣層522、第五絕緣層520、及第四絕緣層518形成的閘極絕緣層，在與第二半導體層516的側表面相接觸的區域中的厚度較佳地比第二半導體層516的一表面上形成的區域的厚度還厚。此時，在與第二半導體層516的側表面相接觸的區域中的厚度較佳地為第二半導體層516的一表面上的區域的厚度的1至3倍。舉例而言，假使第二半導體層516的一表面與閘極絕緣層的上表面之間的垂直距離為厚度t1，且在第二半導體層516的側表面與閘極絕緣層的上表面之間的垂直距離為厚度t2，則對於閘極絕層而言較佳地滿足t1<t2。注意，在與第二半導體層516的側表面相接觸的區域中的閘極絕緣層的厚度無需為固定值。在此情形中，厚度t2的最小值較佳地等於或大於厚度t1。以此方式，藉由閘極絕緣層可以充份地遮蓋第二半導體層516的端部，以及，較佳地藉由增加與第二半導體層516的側表面相接觸的區域的厚度，可以減輕施加至第二半導體層516的端部之電場，以防止漏電流等發生。
接著，在第二半導體層516上依下述次序形成導電層524及導電層526，以第六絕緣層522夾於其間。然後，以導電層524及526作為掩罩，將賦予一導電率型的雜質元素添加至第二半導體層516中，以形成通道形成區528、及作為源極和汲極區的雜質區530(請參見圖11C)。
使用選自鉭(Ta)、鎢(W)、鈦(Ti)、鉬(Mo)、鉻(Cr)、鋁(Al)、銅(Cu)、及鈮(Nb)的金屬元素、或含有上述金屬元素的合金材料或化合材料，形成導電層524及526。此外，舉例而言，也可以使用添加例如磷等賦予一導電率型的雜質元素之多晶矽等半導體材料。使用至少上述一材料以形成作為閘極電極的導電層，而具有單層或堆疊層結構，以及，導電層較佳地具有100nm至1000 nm範圍的厚度，較佳地200nm至800nm的厚度，以及更佳地300nm至500nm的厚度。此外，使用上述材料，藉由CVD法或濺射法，在整個表面上形成作為閘極電極的導電層之後，以選擇性蝕刻，將導電層處理成所需的形狀。此外，在本具體實施例模式中，依序形成30nm厚的氮化鈦層及370nm厚的鎢層分別作為導電層524及導電層526。
關於賦予一導電率型的雜質元素，可以使用例如磷(P)或砷(As)等賦予n型導電率的雜質元素或是例如硼(B)、鋁(Al)、或鎵(Ga)等賦予p型導電率的雜質元素。
因此，可以形成應用本發明的薄膜電晶體540。
注意，將賦予一導電率型的雜質元素添加至第二半導體層516之後，執行熱處理以活化添加的雜質元素。以雷射光照射、RTA、或使用退火爐，執行熱處理。具體而言，可以在400℃至700℃的溫度，較佳地在500℃至550℃，執行熱處理。此外，在氮氛圍中，較佳地執行熱處理。舉例而言，藉由在550℃下以熱處理4小時來執行活化。此外，當第二半導體層516包含非晶區時，也可以與藉由執行熱處理之雜質元素的活化一起執行半導體層的再晶化。
注意，在本具體實施例模式中所述的每一TFT結構僅為舉例說明，且本發明不限於所示結構。舉例而言，可以使用包含半導體層的多閘極結構，此半導體層包含串聯的二或更多通道形成區及電場藉以施加至通道形成區的二或更多閘極電極層。此外，可以在TFT的半導體層中形成LDD區。
此外，作為閘極電極的導電層的側表面可以尾端漸細。作為閘極電極的導電層可以使用堆疊層結構且各別層中的推拔角度不同。此外，也可以形成也稱為側壁的絕緣層至與導電層的側表面相接觸。
在應用本發明所製造的薄膜電晶體中，可以降低導因於半導體層的端部之缺陷。特別地，可以防止閘極絕緣層對半導體層的端部之遮蔽不足，以及，可以防止半導體層與形成閘極電極的導電層之間的短路。此外，可以減少電場集中於半導體層的端部。因此，由於可以防止或降低漏電流或靜電釋放，所以，可以製造高度可靠的半導體裝置。此外，也可以實現高產能的半導體裝置製造。
此外，如同本實施例模式中所示般，藉由形成要與半導體層的側表面相接觸的密實絕緣層，可以製造半導體層中的端部具有高耐受電壓的高度可靠之半導體裝置。
注意，本具體實施例模式可以與本說明書中的任何其它具體實施例模式適當結合。
(具體實施例模式6)
在本具體實施例模式中，參考圖13A至19C，說明與上述具體實施例模式1至4不同的半導體裝置的實施例及其製造方法。具體而言，說明設有具有不同導電型式的薄膜電晶體之半導體裝置的實施例。
圖13A至13C是本具體實施例模式的半導體裝置的上視圖及剖面視圖。圖13A是半導體裝置的上視圖，圖13B是圖13A的A1－B1剖面圖，圖13C是圖13A的A2－B2剖面圖。注意，在圖13A中部份地省略包含在半導體裝置中的薄膜等。
圖13A至13C中所示的半導體裝置包含半導體層805和813、導電層824和826、及導電層840，半導體層805和813於基底800上設置成島狀，以絕緣層802和絕緣層804夾於其間，導電層824和826形成設置於半導體層805和813之上並以絕緣層822介於其間之閘極電極，導電層840形成設置於導電層826上並以絕緣層836和838介於其間之源極和汲極電極(請參見圖13A至13C)。
閘極電極由導電層824和826的堆疊層結構形成。導電層824和826設置成橫過島狀半導體層805和813。此外，絕緣層828設置成與導電層824和826的每一側表面相接觸。絕緣層828也稱為側壁。雖然此處說明閘極電極由導電層824和826的二層堆疊結構所形成，但是本發明不特別受限於此；閘極電極可以採用單層結構或包含三或更多層的堆疊層結構。形成為閘極電極的導電層的側表面可以是尾端漸細。此外，閘極電極可以使用包含二或更多導電層的堆疊層結構，以及，在各別層中的推拔角度可以不同。此外，可以使用具體實施例模式1至5中所述的任何閘極電極的結構。
島狀半導體層805包含通道形成區806、作為LDD區之成對的低濃度雜質區808、及作為源極和汲極區的成對高濃度雜質區810。通道形成區806形成於與導電層824和826相重疊並以絕緣層822介於其間之區域中的半導體層805中。每一低濃度雜質區808形成於與絕緣層828相重疊並以絕緣層822介於其間之區域中的半導體層805中。每一高濃度雜質區810形成於未與導電層824和826及絕緣層828相重疊並以絕緣層822介於其間之區域中的半導體層805中。通道形成區806位於成對的高濃度雜質區810之間，每一低濃度雜質區808位於通道形成區806與各別高濃度雜質區810之間。亦即，通道形成區806位於成對的高濃度雜質區810之間，以及成對的低濃度雜質區808之間，以及，形成為與成對的低濃度雜質區808相接觸。相較於每一低濃度雜質區808，添加至每一高濃度雜質區810之賦予一導電率型的雜質元素的濃度是高的。此外，絕緣層812設置成與半導體層805的側表面相接觸。
類似地，島狀半導體層813包含通道形成區814、作為LDD區之低濃度雜質區808、及作為源極和汲極區的高濃度雜質區818。通道形成區814形成於與導電層824和826相重疊並以絕緣層822介於其間之區域中的半導體層813中。每一低濃度雜質區816形成於與絕緣層828相重疊並以絕緣層822介於其間之區域中的半導體層813中。每一高濃度雜質區818形成於未與導電層824和826及絕緣層828相重疊並以絕緣層822介於其間之區域中的半導體層813中。通道形成區814位於成對的高濃度雜質區818之間，每一低濃度雜質區816位於通道形成區814與各別高濃度雜質區818之間。亦即，通道形成區814位於成對的高濃度雜質區818之間，以及成對的低濃度雜質區816之間，以及，形成為與成對的低濃度雜質區816相接觸。相較於每一低濃度雜質區816，添加至每一高濃度雜質區818之賦予一導電率型的雜質元素的濃度是高的。此外，絕緣層820設置成與半導體層813的側表面相接觸。
在本具體實施例模式中，賦予不同導電率型式的雜質元素添加至半導體層805及813中。亦即，進入低濃度雜質區808及高濃度雜質區810中，賦予導電率型的雜質元素是不同於低濃度雜質區816及高濃度雜質區810中的雜質元素。
絕緣層822設置於半導體層805和813與形成閘極電極的導電層824和826之間。此外，絕緣層822也設置於設置成與半導體層805的側表面相接觸的絕緣層812上以及設置成與半導體層813的側表面相接觸的絕緣層820上。絕緣層812、820、及822作為閘極絕緣層。
形成源極或汲極電極的導電層840設置成經由形成於絕緣層836和838中的開口而電連接至形成於半導體層805中的高濃度雜質區810及形成於半導體層813中的高濃度雜質區818。此外，如圖19A至19C所示，可以電連接形成於半導體層805中的高濃度雜質區810及形成於半導體層813中且具有更高濃度的高濃度雜質區818，以致於形成COMS電路，高濃度雜質區818具有的導電率型式與高濃度雜質區810的導電率型式不同。
接著，將參考圖式，說明顯示於圖13A至13C中所示的半導體裝置的製造方法的實施例。
首先，在基底800上形成島狀半導體層805及島狀半導體層813，以絕緣層802及804夾於其間(請參見圖14A、17A、及18A)。
關於基底800，使用具有絕緣表面的基底。舉例而言，使用玻璃基底、石英基底、藍寶石基底、陶瓷基底、具有絕緣層形成於上的金屬基底、等等。
使用例如氧化矽、氮化矽、氮氧化矽、或氧氮化矽，以CVD法或濺射法形成各個絕緣層802及804。絕緣層802及804作為阻擋層以防止導因於例如鹼金屬等雜質從基底800擴散至半導體層805和813之污染。此外，當基底800的表面不平整時，絕緣層802及804可以作為平坦化層。注意，假使來自基底800的雜質擴散或基底800的表面不平整不是問題時，則不需要形成絕緣層802及804。此外，雖然基部絕緣層是具有二層的堆疊層結構，但是，也可以具有單層結構或具有三或更多層的堆疊層結構。
使用主要含矽的材料，例如矽、鍺、或矽鍺，以CVD方法或濺射方法，較佳地形成半導體層805和813。舉例而言，關於半導體層805及813，藉由使用主要含矽的材料以形成非晶半導體層、晶化非晶半導體層、接著執行選擇性蝕刻以形成島狀半導體層。在晶化非晶半導體層的情形中，以雷射晶化法、使用RTA或退火爐的熱晶化法、使用促進晶化的金屬元素之熱晶化法、結合這些方法的方法、等等。形成半導體層805及813至厚度在10nm至150nm的範圍，較佳地在30nm至100nm的範圍或更佳地在10至70nm的範圍。
注意，形成半導體層805及813以致於端部具有垂直形狀或推拔狀。藉由適當地選取例如各向等性蝕刻、各向異性蝕刻、等等的蝕刻條件，可以控制半導體層的端部的形狀。
接著，形成與半導體層805的側表面相接觸的絕緣層812及與半導體層813的側表面相接觸的絕緣層820(請參見圖14B、17B、及18B)。
如下所述般地形成絕緣層812和820：形成絕緣層至遮蓋島狀半導體層805和813、及以主要在垂直方向上的各向異性蝕刻，選擇性地蝕刻絕緣層，以致於絕緣層僅餘留在與半導體層805和813的側表面相重疊的區域中。
具體而言，首先，形成絕緣層107至遮蓋半導體層805和813。使用例如氧化矽、氮化矽、氮氧化矽、氧氮化矽、SiOF、SiOC、DLC、多孔矽石等材料，以CVD法或濺射法，形成絕緣層。較佳地，絕緣層由介電常數低於稍後形成於半導層805及813的一表面上的絕緣層822的介電常數之層所形成。此外，形成至遮蓋半導體層805和813的絕緣層係被形成至厚度足以遮蔽半導體層805和813的端部。絕緣層較佳地形成至厚度為各別半導體層805和813的厚度的1.5至3倍。
接著，以主要在垂直方向的各向異性蝕刻，選擇性地蝕刻形成至遮蓋半導體層805和813的絕緣層。蝕刻從形成於半導體層805的一表面上及半導體層813的一表面上的絕緣層開始進行。注意，絕緣層107厚度在半導體層804的一表面上、在半導體層804的一表面上、及絕緣層805上幾乎相同。因此，當半導體層805及813的一表面曝露時停止蝕刻，絕緣層可以選擇性地留在與半導體層805及813的側表面相接觸的區域中。第一絕緣層對應於絕緣層812及820。此處，絕緣層812和820形成至它們相對於與它們相接觸的半導體層805和813的側表面為凸出地彎曲。無需多言，本發明未特別受限於此，絕緣層812及820可以具有角落狀以取代圓化狀。較佳地，絕緣層812及的820的角落部製成緩和狀，以致於可以改進由形成於其上的層(此處，絕緣層的遮蔽822)。
注意，由於用於形成絕緣層812和820的蝕刻，所以，半導體層805和813的頂層部可以製成非晶的。在此情形中，可以選擇性地蝕刻製成非晶的半導體層805和813的區域。此外，以雷射光照射、RTA、或退火爐來執行熱處理，以再晶化半導體層805和813。或者，在藉由添加賦予導電率型的雜質元素至半導體層以形成雜質區之後，與用於活化雜質區的熱處理一起執行再晶化。具體而言，可以應用具體實施例模式2及3中所述的半導體層及與半導體層的側表面相接觸的絕緣層之任何形成方法。
此外，半導體層可以預先形成比要完成的薄膜電晶體的半導層厚，接著，在稍後的步驟中使半導體層變薄。舉例而言，半導體層形成至比要完成的薄膜電晶體厚2至3倍。接著，在形成得較厚的的半導體層上形成絕緣層。以絕緣層與半導體層之間無選擇蝕刻比例或是儘可能的小(蝕刻選擇比例接近1)之蝕刻條件，以主要在垂直方向上各向異性蝕刻，整體地蝕刻絕緣層及半導體層，以致於形成與薄化的半導體層的側表面相接觸之半導體層及絕緣層。具體而言，可以應用具體實施例模式4及5中所述的半導體層及與半導體層的側表面相接觸的絕緣層之任何形成方法。
此外，如同具體實施例模式5中所述般，藉由使用高密度電漿處理，也可以形成與半導體層的側表面相接觸之密實絕緣層(例如氮化矽層或氧氮化矽層等含氮絕緣層)。
藉由使用具體實施例模式1至5中所述的任一方法，形成半導體層805、與半導體層805的側表面相接觸的絕緣層812、半導體層813、與半導體層813的側表面相接觸的絕緣層820。此處，使用具體實施例模式1中所述的方法。
此外，為了控制薄膜電晶體的臨界電壓，添加低濃度之賦予一導電率型的雜質元素至半導體層805和813，造成雜質元素也添加至薄膜電晶體的通道形成區中。關於賦予一導電率型的雜質元素，可以使用例如硼(B)、鋁(Al)、或鎵(Ga)等賦予p型導電率的元素或是例如磷(P)或砷(As)等賦予n型導電率的元素。舉例而言，可以使用硼作為雜質元素並以5x1015 cm－3 至5x1017 cm－3 的濃度添加至包含於半導體層805和813中。注意，可以以不同濃度添加雜質元素，或是將賦予不同導電率型的雜質元素添加至半導體層805和813。
接著，在半導體層805、與半導體層805的側表面相接觸的絕緣層812、半導體層813、與半導體層813的側表面相接觸的絕緣層820上，形成絕緣層822(請參見圖14C及18C)。
使用氧化矽、氮化矽、氮氧化矽、氧氮化矽、氮化鋁、等等，以CVD法或濺射法，形成絕緣層822。絕緣層822較佳地由介電常數高於與半導體層805的側表面相接觸的絕緣層812以及與半導體層813的側表面相接觸的絕緣層820的介電常數之材料所形成。絕緣層822形成為具有至少一上述材料所形成的單層結構或堆疊層結構。此外，藉由高密度電漿處理之半導體層805和813的固態氧化或固態氮化，也可以形成絕緣層822。
絕緣層812、820、及822形成閘極絕緣層。絕緣層822形成為至少遮蓋半導體層805和813的一表面。在本具體實施例模式中，絕緣層822形成至遮蓋半導體層805、與半導體層805的側表面相接觸的絕緣層812、半導體層813、與半導體層813的側表面相接觸的絕緣層820。亦即，本具體實施例模式的閘極絕緣層不是由單一本體形成而是由包含複數個絕緣層的複合體形成。注意，在複數個絕緣層中的每一邊界不需要明確。藉由如此形成與半導層的側表面相接觸、與半導體層的一表面上形成的絕緣層相分離的絕緣層，可以改進半導體層的端部被閘極絕緣層的遮蔽。此外，在半導體層製成薄膜的情形中，由使用氟酸或類似者之清洗製程所造成的半導體層之下的絕緣層的非所要的蝕刻之問題，變得顯著；但是，藉由應用本發明以形成與半導層的側表面相接觸的絕緣層，可以由閘極絕緣層充份地遮蔽半導體層。結果，可以防止因半導體層的端部被閘極絕緣層遮蔽不足所造成的半導體層與閘極電極層之間的短路、漏電流的發生、靜電釋放、等等。
注意，關於絕緣層，在與半導體層的側表面相接觸的區域中的厚度較佳地大於在半導體層的一表面上的厚度。藉由如此以閘極絕緣層充份地遮蓋半導體層的端部，以及，較佳地藉由增加與半導體層的側表面相接觸的區域中的閘極絕緣層的厚度，可以減輕施加至半導體層的端部之電場，以及，防止漏電流發生、等等。
此外，關於閘極絕緣層，在與半導體層的側表面相接觸的區域中的介電常數較佳地低於半導體層中的一表面上的區域中的介電常數。藉由如此執行，可以減輕半導體層的端部之電場，以及，防止閘緣層的不充份絕緣。
注意，在絕緣層822上依序堆疊導電層823和825(請參見圖14D及19A)。
使用選自鉭(Ta)、鎢(W)、鈦(Ti)、鉬(Mo)、鉻(Cr)、鋁(Al)、銅(Cu)、及鈮(Nb)的金屬元素、或含有所述金屬元素的合金材料或化合材料，形成導電層823及825。此外，舉例而言，也可以使用添加例如磷等賦予一導電率型的雜質元素之多晶矽等半導體材料。
接著，選擇性地蝕刻導電層823和825，因而形成作為閘極電極的導電層824和826 (請參見圖15A和17C)。
在本具體實施例模式中，在基底的整個表面上形成導電層823和825，並接著將其選擇性地蝕刻成被處理至所需形狀。此處，執行蝕刻製程，以致於每一分開的導電層橫過各別的島狀半導體層805和813。此時，導電層823和825處理成一起出現在未與島狀半導體層805和813相重疊的區域中。亦即，形成從連續導電層分枝的二導電層，以致於橫過島狀半導體層805和813。
接著，選擇性地形成光阻掩罩850以遮蓋半導體層813，以及，以光阻掩罩850和導電層824和826作為掩罩，將賦予一導電率型的雜質元素851，以低濃度添加至半導體層805中，因而形成雜質區807(請參見圖15B)。關於雜質元素851，可以使用例如磷(P)或砷(As)等賦予n型導電率的元素或是例如硼(B)、鋁(Al)、或鎵(Ga)等賦予p型導電率的元素。在本實施例模式中，添加磷(P)作為雜質元素851。注意，雜質區807形成作為LDD區的部份低濃度雜質區。此外，通道形成區806形成於導電層824和826之下的半導體層805中。
接著，選擇性地形成光阻掩罩852以遮蓋半導體層805，以及，以光阻掩罩852和導電層824和826作為掩罩，將賦予一導電率型的雜質元素853，以低濃度添加至半導體層813中，因而形成雜質區815(請參見圖15C)。關於雜質元素853，可以使用類似於雜質元素851的元素。在本實施例模式中，添加賦予與雜質元素851的導電率型不同的導電率型之元素；添加硼(B)。注意，雜質區815形成作為LDD區的部份低濃度雜質區。此外，通道形成區814形成於導電層824和826之下的半導體層813中。
接著，形成與導電層824和826的每一側表面相接觸之絕緣層828(請參見圖15D和19B)。如下所述般，形成與導電層824和826的每一側表面相接觸之絕緣層828：使用例如氧化矽、氮化矽、氮氧化矽、或氧氮化矽等無機材料、或例如有機樹脂等有機材料，以CVD方法或濺射方法，形成具有單層結構或堆疊層結構的絕緣層，以及，以主要在垂直方向的各向異性蝕刻，選擇性地蝕刻絕緣層。絕緣層828也稱為側壁。此處，在未與導電層824和826的側表面接觸的側邊上，絕緣層828的表面是彎曲的。具體而言，絕緣層828形成至提供適當的曲率以相對於與絕緣層828相接觸的導電層824和826的側表面為凸出地彎曲。注意，絕緣層828也作為用於形成作為LDD區的的低濃度雜質區的摻雜掩罩。
接著，選擇性地形成光阻掩罩854以遮蓋半導體層813。，以光阻掩罩850、導電層824和826、以及設置成與導電層824和826的每一側表面相接觸的絕緣層828作為掩罩，將賦予一導電率型的雜質元素855，以高濃度添加至半導體層805中。結果，在半導體層805中形成作為源極和汲極區的高濃度雜質區810、作為LDD區的低濃度雜質區808、及通道形成區806。關於雜質元素855，可以使用類似於雜質元素851的元素。此處，添加導電率型與雜質元素851相同的元素，亦即，添加磷(P)作為雜質元素855。注意，添加至半導體層805中的雜質元素855的濃度高於添加至半導體層805中的雜質元素851的濃度。
接著，選擇性地形成光阻掩罩856以遮蓋半導體層805。以光阻掩罩856、導電層824和826、以及設置成與導電層824和826的每一側表面相接觸的絕緣層828作為掩罩，將賦予一導電率型的雜質元素857，以高濃度添加至半導體層813中。結果，在半導體層813中形成作為源極和汲極區的高濃度雜質區818、作為LDD區的低濃度雜質區816、及通道形成區814。關於雜質元素857，可以使用類似於雜質元素851的元素。此處，添加導電率型與雜質元素853相同的元素，亦即，添加硼(B)作為雜質元素857。注意，添加至半導體層813中的雜質元素857的濃度高於添加至半導體層813中的雜質元素853的濃度。
經由上述，在半導體層805中形成作為源極和汲極區的高濃度雜質區810、作為LDD區的低濃度雜質區808、及通道形成區806、以及，在半導體層813中形成作為源極和汲極區的高濃度雜質區818、作為LDD區的低濃度雜質區816、及通道形成區814。在本實施例模式中，藉由使用導電層824和826，以自行對準的方式，形成通道形成區806和814。此外，藉由使用導電層824和826以及與導電層824和826的側表面相接觸之絕緣層828，以自行對準的方式，形成低濃度雜質區808和816。
接著，形成絕緣層836和838以遮蓋設置於支撐基底800上的絕緣層、導電層、等等，以及，與形成於半導體層805中的高濃度雜質區810及形成於半導體層813中的高濃度雜質區818電連接的導電層840，形成於絕緣層838上(請參見圖16C、17D、及19C)。導電層840作為源極或汲極電極。
使用例如氧化矽、氮化矽、氮氧化矽、或氧氮化矽等含氧或氮的無機材料；例如DLC(類鑽石碳)等含碳絕緣材料；例如環氧樹脂、聚醯亞胺、聚酚乙烯、苯環丁烯、丙烯酸、等有機絕緣材料；或例如矽氧烷樹脂等矽氧烷材料，以CVD方法、濺射方法、或塗著方法、等等，形成絕緣層836和838。注意，矽氧烷樹脂相當於具有Si－O－Si鍵的的樹脂。矽氧烷包含矽(Si)及氧(O)的鍵的骨架結構。關於替代物，可以使用至少含氫的有機族(例如烷基或芳香基)。或者，可以使用氟基及含有至少氫的氟基或有機基作為替代。此外，藉由在氧氛圍或氮氛圍中以CVD法或濺射法來形成絕緣層並接著對其執行電漿處理，也可以形成絕緣層836及838。雖然此處在導電層826等上形成絕緣層836和838的二層堆疊結構，但是，本發明也可以使用單層結構或包含三或更多層的堆疊層結構。
使用例如鋁(Al)、鎢(W)、鈦(Ti)、鉭(Ta)、鉬(MO)、鎳(Ni)、鉑(Pt)、銅(Cu)、黃金(Au)、銀(Ag)、鎂(Mg)、鈮(Nb)、碳(C)、或矽(Si)等元素、或含有所述元素的合金材料或化合物材料，以CVD法或濺射法，形成導電層840至具有單層結構或堆疊層結構。關於含有鋁的合金材料，可以是主要含有鋁及鎳的合金材料及含有鋁、鎳、及碳與矽中至少之一的合金材料的實施例。舉例而言，導電層840可以使用障壁層、鋁－矽(Al－Si)層、及障壁層的堆疊層結構，或是障壁層、鋁－矽(Al－Si)層、氮化鈦層、及障壁層的堆疊層結構。注意，障壁層相當於鈦、鈦的氮化物、鉬、或鉬的氮化物形成的薄膜。具有低電阻且不昂貴的鋁及鋁矽可用於形成導電層840。此外，當設置上及下障壁層時，可以防止產生鋁或鋁矽小丘。
經由上述，可以製造包含使用半導體層805形成的N通道電晶體870及使用半導體層813形成的P通道電晶體880之半導體裝置。在本具體實施例模式中，電連接至形成於半導體層805中的高濃度雜質區之導電層840及電連接至形成於半導體層813中的高濃度雜質區818之導電層840彼此電連接，以致於形成包含N通道電晶體及P通道電晶體的CMOS電路。
注意，雖然在本具體實施例模式中說明製造包含導電率型式不同的二薄膜電晶體的COM電路，但是，本發明未特別受限於此。舉例而言，也可以製造包含複數個N通道薄膜電晶體的NMOS電路、包含複數個P通道薄膜電晶體的PMOS電路、等等。可以適當地選取要添加至半導體層之雜質元素，以形成此NMOS電路、PMOS電路、等等。
在藉由應用本發明而製造的半導體裝置中，可以防止導因於半導體層的端部之形狀、特徵、等等之缺陷。因此，可以製造高度可靠的半導體裝置。此外，也可以實現半導體裝置的高產能製造。
本實施例模式可以與本說明書中的任何其它實施例適當地結合。
(具體實施例模式7)
根據本發明的半導體裝置可以應用至例如CPU(中央處理單元)等積體電路。在本具體實施例模式中，將參考圖式，於下說明圖13A至13C中所示的半導體裝置應用至CPU的實施例。
圖20中所示的CPU 3660主要在基底3600上包含算術邏輯單元(ALU)3601、ALU控制器3602、指令解碼器3603、中斷控制器3604、時序控制器3605、暫存器3606、暫存器控制器3607、匯流排介面3608、可抹式可程式ROM 3609、及ROM介面3620。ROM 3609及ROM介面3620也可以設置於不同晶片上。使用上述具體實施例模式1至6中所述的任何製造方法所形成的薄膜電晶體、藉由結合薄膜電晶體而形成的COMS電路、NMOS電路、PMOS電路、等等，可以形成這些用於形成CPU 3660的不同電路。
注意，圖20中所示的CPU 3660僅為結構簡化的實施例，以及，真正的CPU可以視用途而有不同的結構。因此，應用本發明的CPU的結構不限於圖20。
經由介面3608輸入至CPU 3660的指令被輸入至指令解碼器3603並於其中被解碼、輸入至ALU控制器3602、中斷控制器3604、暫存器控制器3607、及時序控制器3605。
ALU控制器3602、中斷控制器3604、暫存器控制器3607、及時序控制器3605根據解碼的指令，執行不同的控制。具體而言，ALU控制器3602產生用於控制ALU 3601的驅動之訊號。當CPU 360正執行程式時，中斷控制器3604根據其優先權或遮罩狀態，判斷來自外部輸入/輸出裝置或周邊電路的中斷請求，及處理請求。暫存器控制器3607產生暫存器3606的位址、及根據CPU的狀態以對暫存器3606讀取/寫入資料。
時序控制器3605產生用於控制ALU 3601、ALU控制器3602、指令解碼器3603、中斷控制器3604、及暫存器控制器3607的驅動時序之訊號。舉例而言，時序控制器3605設有內部時脈產生器，用於根據參考時脈訊號CLK1(3621)，產生內部時脈訊號CLK2(3622)，以及供應時脈訊號CLK2給上述不同電路。
圖21顯示顯示裝置，所謂的面板上的系統，其中，在相同基底上形成像素部、PCU及其它電路。在基底3700上，設置像素部、用於選取包含於像素部3701中的像素之掃描線驅動電路3702、及用於供應視頻訊號給選取的像素之訊號線驅動電路3703。CPU 3704藉由來自掃描線驅動電路3702和訊號線驅動電路3703的佈線而連接至例如控制電路3705等其它電路。注意，控制電路包含介面。具有FPC端子的連接部設置在基底的端部，以與外部訊號互動。
關於增加的電路，除了控制電路3705之外，尚可以在基底上設置視頻訊號處理電路、電源電路、灰階電源電路、視頻RAM、記憶體(DRAM、SRAM、PROM)等等。或者，這些電路可以由IC晶片形成及安裝於基底上。此外，不需要求掃描線驅動電路3702及訊號線驅動電路3703形成於相同基底上。舉例而言，僅有掃描線驅動電路3702可以與像素部3701形成於相同基底上，而訊號線驅動電路3703可以由IC晶片形成並安裝。
注意，雖然在本具體實施例模式中說明根據本發明的半導體裝置應用至CPU的實施例，但是，本發明不特別侷限於此。舉例而言，根據本發明的半導體裝置可以應用至設有有機發光元件、無機發光元件、液晶元件等的顯示裝置之像素部、驅動器控制部、等等。此外，藉由應用本發明，也可以製造下述；例如數位相機等相機、例如汽車音響系統等音頻再生裝置、膝上型電腦、遊戲機、可攜式資訊終端(例如行動電話或行動遊戲機)、例如家用遊戲機等設有記憶媒體的影像再生裝置、等等。
此外，在應用本發明的半導體裝置中，可以降低導因於半導體裝置的端部之形狀、特徵、等等的缺陷。特別地，當根據本發明的半導體裝置應用至CPU等時，可以實現低耗電。此外，可以實現高度可靠的半導體裝置的高產能製造。
(具體實施例模式8)
在本具體實施例模式中，說明上述具體實施例模式中所述的半導體裝置的使用模式之一實施例。具體而言，將參考附圖，說明資料可以非接觸地輸入/輸出旳半導體裝置的應用實施例。資料可以非接觸地輸入/輸出旳半導體裝置也稱為RFID標籤、ID標籤、IC晶片、RF標籤、無線標籤、電子標籤、或無線晶片。
將參考圖22A，說明本具體實施例模式中所述的半導體裝置的上表面結構的一實施例。圖22A至22C所示的半導體裝置包含薄膜積體電路2131、及作為天線的導電層2132，薄膜積體電路2131包含例如薄膜電晶體等用於形成及記憶體部及邏輯部的複數個元件。作為天線的導電層2132電連接至薄膜積體電路2131。根據具體實施例模式1至6中所述的本發明的薄膜電晶體可以應用至薄膜積體電路2131。
圖22A是圖22B及22C的剖面圖案。作為天線的導電層2132設於用於形成記憶體部及邏輯部的元件之上；舉例而言，作為天線的導電層2132可以設於具體實施例模式6中所述的結構之上，以絕緣層2132插入於其間(請參見圖22B)。或者，可以使用基底2133以設置作為天線的導電層2132，接著，將基底2133與薄膜積體電路2131彼此附著以插入導電層2132(請參見圖22C)。此處，設於絕緣層2130之上的導電層2136及作為天線的導電層2132以包含於黏著樹脂2135中的導電粒子2134彼此電連接。
注意，雖然在本具體實施例模式中說明作為天線的導電層2132以線圈形狀設置以及使用電磁感應法或電磁耦合法之實施例，但是，本發明的半導體裝置不限於此，也可以使用微波法。在微波法的情形中，可以視電磁波的波長而適當地決定作為天線的導電層2132的形狀。
舉例而言，當使用微波法(例如，具有UHF頻帶(在860MHz至960MHz的範圍)、2.45GHz的頻帶、等等)作為半導體裝置2180的訊號傳輸方法時，慮及傳送訊號時使用的電磁波的波長，適當地設定例如作為天線的導電層的長度等形狀。舉例而言，作為天線的導電層可以形成為直線狀(例如，偶極天線(請參見圖23A))、平坦狀(例如補綴天線(請參見圖23B))、帶狀(請參見圖23C及23D)、等等。此外，作為天線的導電層2132的形狀不限於直線，慮及電磁波的波長，也可以設置曲線、S狀、或它們的組合之形狀的導電層。
以CVD法、濺射法、例如網目印刷法或照相凹版印刷法等印刷法、滴放法、分配法、電鍍法、等等，由導電材料形成作為天線的導電層2132。導電材料可以是選自鋁(Al)、鈦(Ti)、銀(Ag)、銅(Cu)、、黃金(Au)、鉑(Pt)、鎳(Ni)、鈀(Pd)、鉭(Ta)、及鉬(Mo)之金屬元素、或含有所述元素的合金材料或化合物材料中的任一者，以可以使用單層結構或堆疊層結構。
舉例而言，當以網目印刷法形成作為天線的導電層2132時，以導電膏選擇性印刷而設置導電層2132，導電膏中係有數nm至數十μm的粒徑之導電粒子溶解或散佈於有機樹脂中。關於導電粒子，可以使用選自銀(Ag)、黃金(Au)、銅(Cu)、鎳(Ni)、鉑(Pt)、鈀(Pd)、鉭(Ta)、鉬(Mo)、鈦(Ti)、等等金屬粒子中至少之一；鹵化銀的微粒子；或散佈的奈米粒子。此外，關於包含於導電膏中的有機樹脂，可以使用作為接合劑、溶劑、散佈劑、及金屬粒子的塗著材料之有機樹脂中至少之一。典型上，以環氧樹脂及矽樹脂為實施例。此外，在形成導電層時，較佳的是在設置導電膏之後將其烘烤。舉例而言，在使用主要含有銀作為導電膏的材料之微粒子的情形中(例如具有1 nm或更大且小於100nm或更少的粒徑)，藉由在150℃至300℃的溫度範圍中烘烤導電膏以使其固化，而形成導電粒子。或者，可以使用主要含有銲材或無鉛銲材之微粒子。在此情形中，較佳地使用粒徑為20 μm或更小的微粒子。銲材及無鉛銲材具有低成本的優點。
依此方式，當本發明應用至資料可以非接觸地輸入/輸出至半導體裝置時，可以取得低耗電，這在小半導體裝置中特別有效。
接著，說明根據本發明的半導體裝置的操作實施例。
半導體裝置2180具有非接觸地交換資料之功能、及包含高頻電路81、電源電路82、重設電路83、時脈產生電路84、資料解調變電路85、資料調變電路86、用於控制另一電路之控制電路87、記憶體電路88、及天線(請參見圖24A)。高頻電路81接收來自天線的訊號並接著經由天線89以輸出自資料調變電路86收到的訊號。電源電路82從收到的訊號產生電源電位。重設電路83產生重設訊號。時脈產生電路84根據從天線89輸入的接收訊號，產生不同的時脈訊號。資料解調變電路85將收到的訊號解調變並輸出至控制電路87。資料調變電路86將從控制電路87接收的訊號調變。關於控制電路87，舉例而言，設置碼取出電路91、碼判斷電路92、CRC判斷電路93、及輸出單元電路94。注意，碼取出電路91取出包含於傳送給控制電路87之指令中的複數個碼中的每一碼。碼判斷電路92藉由比較每一取出的碼與對應於參考的碼，判斷指令的內容。CRC判斷電路93根據判斷的碼，偵測是否有傳輸錯誤等等。在圖24A中，除了控制電路87之外，尚包含類比電路形式之高頻電路81及電源電路82。
接著，說明上述半導體裝置操作的一實施例。首先，以天線89接收無線訊號，接著，經由高頻電路81，將其傳送至電源電路82，以致於產生高電源電位(此處稱為VDD)。VDD供應給半導體裝置2180中的每一電路。經由高頻電路81傳送給資料解調變電路85之訊號會被解調變(此處，此訊號稱為已解調變訊號)。此外，來自高頻電路81通過重設訊號83及時脈產生電路84的訊號、以及已解調變訊號會被送至控制電路87。傳送至控制電路87的訊號會由碼取出電路91、碼判斷電路92、CRC判斷電路93、等等分析。然後，根據被分析的訊號，儲存在記憶體電路88中的半導體裝置的資訊會輸出。半導體裝置的輸出資訊經由輸出單元電路94編碼。此外，半導體裝置2180的編碼資訊通過資料調變電路86並接著疊加於無線訊號上而由天線89輸出。注意，在包含於半導體裝置2180中的多個電路共用低電源電位(此後稱為VSS)，以及，GND可以作為VSS。
依此方式，藉由從讀取器/寫入器傳送訊號至半導體裝置2180及以讀取器/寫入器接收半導體裝置2180送出的訊號，可以讀取半導體裝置的資料。
此外，在半導體裝置2180中，電源電壓可以藉由電磁波供應給每一電路而不用提供電源(電池)，或者，可以設置電池，以致於電源電壓藉由電磁波及電源(電池)等二者而供應給每一電路。
接著，說明可以對半導體裝置無接觸地輸入/輸出資料之使用模式的一實施例。包含顯示部3210的行動終端的側表面設有讀取器/寫入器3200，以及，產品3220的側表面設有半導體裝置3230(請參見圖24B)。當讀取器/寫入器3200固持於包含在產品3220中的半導體裝置3230上時，顯示部3210顯示關於產品的資訊，例如原材料、原產地、每一製造步驟的檢測結果、流通過程的歷史、產品說明、等等。此外，當產品3260由輸送帶運送時，藉由使用讀取器/寫入器3240及用於產品3260的半導體裝置3250，可以檢測產品3260(請參見圖24C)。關於半導體裝置3230及3250，可以應用上述半導體裝置2180。依此方式，藉由在系統中使用根據本發明的半導體裝置，可以容易地取得資訊及取得高性能和高附加價值。此外，由於根據本發明的半導體裝置可以實現低耗電，所以，可以縮小用於產品之半導體裝置。
注意，除了上述之外，根據本發明的半導體裝置的應用範圍也是寬廣的，半導體裝置可以應用至任何產品，只要其能夠非接觸地使物件的資訊(例如其歷史)清楚即可，且可以用於生產、管理、等等。舉例而言，半導體裝置可以用於紙鈔、硬幣、證券、證照、不記名債券、包裝容器、書、記錄媒體、個人物品、交通工具、食物、衣務、健康產品、日用品、醫葯、電子裝置、等等。將參考圖25A至25H，說明它們。
紙鈔及硬幣係在市場上流通，以及包含在某地區有效的合約(現金憑單)、記念幣、等等。證券係指支票、憑證、本票、等等(請參考圖25A)。證照意指駕照、居留證、等等(請參見圖25B)。不記名債券係指郵票、米糧折價券、各種禮品證明、等等(請參考圖25C)。包裝容器意指用於食物容器等的包裝紙、塑膠瓶、等等(請參照5E圖25D)。書意指精裝本、平裝本、等等(請參見圖2)。記錄媒體意指DVD軟體、錄影帶、等等(請參見圖25F)。交通工具意指例如腳踏車等有輪子的車輛、船、等等(請參見圖25G)。個人物品意指袋子、眼鏡、等等(請參見圖25H)。食物意指食物物品、飲料、等等。衣物意指衣服、鞋、等等。健康產品意指醫學儀器、健康儀器、等等。日用品意指傢俱、照明設備、等等。醫葯意指醫療產品、殺蟲劑、等等。電子裝置意指液晶顯示裝置、EL顯示裝置、電視裝置(電視機及平面電視機)、行動電話、等等。
藉由將半導體裝置2180設置於紙鈔、硬幣、證券、證照、無記名債券、等等，可以防止偽造。此外，藉由將半導體裝置2180設置於包裝容器、書、記錄媒體、個人物品、食物、日用品、電子裝置、等等，可以改進出租商店中所使用的檢測系統、系統、等等之效率。藉由將半導體裝置2180設置於交通工具、健康產品、醫葯、等等，可以防偽造或防竊；在醫葯的情形中，可以防止錯誤吞食葯品。藉由附著至表面或嵌入於物體中，可以設置半導體裝置2180。舉例而言，在書的情形中，半導體裝置2180可以嵌入於紙中；以及,在由有機樹脂製成的包裝的情形中，半導體裝置可以嵌入於有機樹脂中。
如上所述，藉由將半導體裝置設置於包裝容器、記錄媒體、個人物品、食物、衣務、日用品、電子裝置、等等，可以改進出租商店中所使用的檢測系統、系統、等等之效率。此外，藉由將半導體裝置2180設置於交通工具，可以防偽造或防竊。此外，藉由將半導體裝置植入於例如等物等生物中，可以容易地識別生物個體。舉例而言，藉由將具有感測器的半導裝置植入例如家畜等生物中，則可以容易管理例如目前體溫等健康條件與其出生年、性別、品種、等等。
注意，本具體實施例模式可以與其它具體實施例模式自由地組合。
〔具體實施例1〕
在本具體實施例中，說明藉由應用本發明而製造的半導體裝置的特徵。此處，量測及製造藉由應用本發明而製造的樣品A的TEG以及作為比較實施例之製造的樣品B的TEG。
圖26顯示量測中所使用的TEG的微相片。關於圖26中所示的TEG，在玻璃基底上設置梳狀矽層2600，以及，在矽層上設置螺旋狀的導電層2610。在以梳狀設置的矽層與以螺旋狀設置的導電層之間，設置絕緣層。
關於樣品A，以CVD法，在玻璃基底上連續地形成50 nm厚的氧氮化矽層、100 nm厚的氮氧化矽層、及非晶矽層。然後，在非晶矽層被晶化以取得厚度66 nm的結晶矽層之後，選擇性地蝕刻結晶矽層以具有梳狀。在氮氧化矽層形成至遮蓋具有梳狀的結晶矽層之後，主要在垂直方向上執行蝕刻以將氮氧化矽層選擇性地留在結晶矽層的側表面上，以及，在側表面上形成有氮氧化矽層之矽層上形成20 nm厚的氮氧化矽層作為閘極絕緣層。接著，在形成厚度30 nm的氮化鉭層及厚度370 nm的鎢層之堆疊層結構作為導電層之後，選擇性地蝕刻導電層至具有螺旋狀。
關於樣品B，在矽層的整個表面上形成氮氧化矽層作為閘極絕緣層，而不用在矽層的側表面上選擇性地形成氮氧化矽層。結構的其餘部份與樣品A相同。
量測樣品A及樣品B的電流－電壓(I－V)特徵。在量測中，三個基底用於樣品A，四個基底用於樣品B，以及，在每一基底中，在四個點量測I－V特徵。接著，量測I－V特徵，以水平軸代表電壓(V)，及垂直軸代表電流(A)，在I－V特徵中電流值跳躍的點被視為矽層與導電層之間發生介電崩潰之電流值。然後，對樣品A及樣品B，繪製每一基底中四點量測時發生介電崩潰的電壓值，以確認耐受電壓特徵。此處，圖27顯示耐受特徵的散佈圖。從圖27，可以觀測到所繪製的電壓值的絕對值對於樣品A是較大的。因此，確認樣品A具有較高的耐受電壓特徵，以及，本發明的結構在防止半導體裝置與閘極電極層之間的短路是有效的。
本申請案係根據2006年12月5日向日本專利局申請的日本專利申請序號2006－327833，其整體內容於此一併列入參考。
81．．．高頻電路
82．．．電源電路
83．．．重設電路
84．．．時脈產生電路
85．．．資料解調變電路
86．．．資料調變電路
87．．．控制電路
88．．．記憶體電路
89．．．天線
91．．．碼取出電路
92．．．碼判斷電路
93．．．CRC判斷電路
94．．．輸出單元電路
100．．．基底
102．．．絕緣層
104．．．絕緣層
106．．．半導體層
107．．．第一絕緣層
108．．．絕緣層
110．．．絕緣層
112．．．導電層
114．．．通道形成區
116．．．雜質區
120．．．薄膜電晶體
208．．．絕緣層
300．．．基底
302．．．絕緣層
304．．．絕緣層
306．．．第一半導體層
308．．．第一絕緣層
310．．．第二絕緣層
311．．．非晶區
312．．．絕緣層
313．．．第二半導體層
314．．．導電層
315．．．絕緣層
316．．．通道形成區
317．．．低濃度雜質區
318．．．高濃度雜質區
320．．．薄膜電晶體
330．．．第二絕緣層
331．．．非晶區
332．．．第二半導體層
334．．．第三絕緣層
336．．．導電層
338．．．絕緣層
340．．．通道形成區
342．．．低濃度雜質區
344．．．高濃度雜質區
350．．．薄膜電晶體
360．．．第三絕緣層
362．．．第二半導體層
364．．．第四絕緣層
366．．．導電層
368．．．絕緣層
370．．．通道形成區
372．．．低濃度雜質區
374．．．高濃度雜質區
380．．．薄膜電晶體
400．．．基底
402．．．絕緣層
404．．．絕緣層
406．．．第一半導體層
408．．．第一絕緣層
410．．．第二絕緣層
412．．．非晶區
414．．．第二半導體層
416．．．絕緣層
417．．．導電層
418．．．導電層
420．．．通道形成區
421．．．低濃度雜質區
422．．．高濃度雜質區
424．．．薄膜電晶體
430．．．第二絕緣層
431．．．非晶區
432．．．第二半導體層
434．．．第三絕緣層
436．．．導電層
438．．．導電層
440．．．通道形成區
442．．．低濃度雜質區
444．．．高濃度雜質區
450．．．薄膜電晶體
460．．．第三絕緣層
462．．．第二半導體層
464．．．第四絕緣層
466．．．導電層
468．．．導電層
470．．．通道形成區
472．．．低濃度雜質區
474．．．高濃度雜質區
480．．．薄膜電晶體
500．．．基底
502．．．絕緣層
504．．．絕緣層
506．．．第一半導體層
508．．．電漿
510．．．第一絕緣層
512．．．第二絕緣層
514．．．第三絕緣層
516．．．第一半導體層
518．．．第四絕緣層
520．．．第五絕緣層
522．．．第六絕緣層
524．．．導電層
526．．．導電層
528．．．通道形成區
530．．．雜質區
540．．．薄膜電晶體
700．．．基底
702．．．絕緣層
704．．．絕緣層
706．．．第一半導體層
708．．．第一絕緣層
710．．．第二絕緣層
712．．．非晶區
716．．．絕緣層
718．．．導電層
720．．．通道形成區
722．．．雜質區
730．．．薄膜電晶體
800．．．基底
802．．．絕緣層
804．．．絕緣層
805．．．半導體層
806．．．通道形成區
807．．．雜質區
808．．．低濃度雜質區
810．．．高濃度雜質區
812．．．絕緣層
813．．．半導體層
814．．．通道形成區
815．．．雜質區
816．．．低濃度雜質區
818．．．高濃度雜質區
820．．．薄膜電晶體
822．．．絕緣層
823．．．導電層
824．．．導電層
825．．．導電層
826．．．導電層
828．．．絕緣層
836．．．絕緣層
838．．．絕緣層
840．．．導電層
850．．．光阻掩罩
851．．．雜質元素
852．．．光阻掩罩
853．．．雜質元素
854．．．光阻掩罩
855．．．雜質元素
856．．．光阻掩罩
857．．．雜質元素
870．．．N通道電晶體
880．．．P通道電晶體
1010．．．要處理的物件
1080．．．電漿處理設備
1082．．．介電板
1084．．．供氣部
1086．．．排氣埠
1088．．．支撐件
1090．．．溫控部
1092．．．高頻波供應部
1094．．．電漿
1098．．．天線
2130．．．絕緣層
2131．．．薄膜積體電路
2132．．．導電層
2133．．．基底
2134．．．導電粒子
2135．．．黏著樹脂
2136．．．導電層
2180．．．半導體裝置
3200．．．讀取器/寫入器
3210．．．顯示部
3220．．．產品
3230．．．半導體裝置
3240．．．讀取器/寫入器
3250．．．半導體裝置
3260．．．產品
3600．．．基底
3601．．．算術邏輯單元
3602．．．ALU控制器
3603．．．指令解碼器
3604．．．中斷控制器
3605．．．時序控制器
3606．．．暫存器
3607．．．暫存器控制器
3608．．．匯流排介面
3609．．．可抹式可程式ROM
3620．．．ROM介面
3660．．．CPU
3700．．．基底
3701．．．像素部
3702．．．掃描線驅動電路
3703．．．訊號線驅動電路
3704．．．CPU
3705．．．控制電路
9000．．．基底
9002．．．基部絕緣層
9004．．．閘極絕緣層
9006．．．半導體層
9008．．．通道形成區
9010．．．源極或汲極區
9012．．．導電層
在附圖中：圖1A至1C係顯示根據本發明的半導體裝置之主結構的實施例；圖2A至2E顯示根據本發明的半導體裝置之製造方法的實施例；圖3A至3E顯示根據本發明的半導體裝置之製造方法的實施例；圖4A至4F顯示根據本發明的半導體裝置之製造方法的實施例；圖5A至5E顯示根據本發明的半導體裝置之製造方法的實施例；圖6A至6F顯示根據本發明的半導體裝置之製造方法的實施例；圖7A至7E顯示根據本發明的半導體裝置之製造方法的實施例；圖8A至8C顯示根據本發明的半導體裝置之主結構的實施例；圖9顯示電漿處理設備的結構實施例；圖10A至10D顯示根據本發明的半導體裝置之製造方法的實施例；圖11A至11C顯示根據本發明的半導體裝置之製造方法的實施例；圖12A至12C顯示習知的半導體裝置之結構的實施例；圖13A至13C顯示根據本發明的半導體裝置之主結構的實施例；圖14A至14D顯示根據本發明的半導體裝置之製造方法的實施例；圖15A至15D顯示根據本發明的半導體裝置之製造方法的實施例；圖16A至16C顯示根據本發明的半導體裝置之製造方法的實施例；圖17A至17D顯示根據本發明的半導體裝置之製造方法的實施例；圖18A至18C顯示根據本發明的半導體裝置之製造方法的實施例；圖19A至19C顯示根據本發明的半導體裝置之製造方法的實施例；圖20是方塊圖，顯示根據本發明的半導體裝置之實施例；圖21是透視圖，顯示根據本發明的半導體裝置之實施例；圖22A至22C是上視圖及剖面視圖，顯示根據本發明的半導體裝置之實施例；圖23A至23D均說明可以應用至根據本發明的半導體裝置之天線；圖24A至24C是顯示根據本發明的半導體裝置之實施例的方塊圖及顯示其使用方法的實施例之圖形；圖25A至25H均顯示根據本發明的半導體裝置之使用方法的實施例；圖26顯示具體實施例1的顯微圖形及IV特徵圖；以及圖27顯示實施例1的耐壓特徵。
O．．．虛線
P．．．虛線
100．．．基底
102．．．絕緣層
104．．．絕緣層
106．．．半導體層
108．．．絕緣層
110．．．絕緣層
112．．．導電層
114．．．通道形成區
116．．．雜質區
120．．．薄膜電晶體

Claims (45)

  1. 一種半導體裝置，包含：設置於基底上的島狀半導體層；閘極絕緣層，設置成與該島狀半導體層的上表面及側表面相接觸；及閘極電極，設置於該島狀半導體層之上，以該閘極絕緣層夾於其間，以及，橫越該島狀半導體層，其中，該閘極絕緣層在與該島狀半導體層的側表面相接觸的區域中具有之介電常數低於在與該島狀半導體層的上表面相接觸的區域中具有之介電常數。
  2. 如申請專利範圍第1項之半導體裝置，其中，該島狀半導體層是多晶半導體層。
  3. 如申請專利範圍第1項之半導體裝置，其中，設置成與該島狀半導體層的上表面及側表面相接觸的該閘極絕緣層包含：第一絕緣層，設置成與該島狀半導體層的上表面相接觸；及第二絕緣層，設置成與該島狀半導體層的側表面相接觸。
  4. 如申請專利範圍第1項之半導體裝置，其中，設置成與該島狀半導體層的上表面及側表面相接觸的該閘極絕緣層包含：第一絕緣層，設置成與該島狀半導體層的上表面相接觸；及第二絕緣層和第三絕緣層，分別設置成與該島狀半導體層的側表面及另一側表面相接觸。
  5. 如申請專利範圍第1項之半導體裝置，其中，該島狀半導體層的端部之推拔角度為大於或等於45°且小於95°。
  6. 一種半導體裝置，包含：設置於基底上的島狀半導體層；閘極絕緣層，設置成與該島狀半導體層的上表面及側表面相接觸；及閘極電極，設置於該島狀半導體層之上，以該閘極絕緣層夾於其間，以及，橫越該島狀半導體層，其中，至少在該絕緣層與該閘極電極重疊的區域中，該閘極絕緣層在與該島狀半導體層的側表面相接觸的區域中具有之介電常數低於在與該島狀半導體層的上表面相接觸的區域中具有之介電常數。
  7. 如申請專利範圍第6項之半導體裝置，其中，該島狀半導體層是多晶半導體層。
  8. 如申請專利範圍第6項之半導體裝置，其中，設置成與該島狀半導體層的上表面及側表面相接觸的該閘極絕緣層包含：第一絕緣層，設置成與該島狀半導體層的上表面相接觸；及第二絕緣層，設置成與該島狀半導體層的側表面相接觸。
  9. 如申請專利範圍第6項之半導體裝置，其中，設置成與該島狀半導體層的上表面及側表面相接觸的該閘極絕緣層包含：第一絕緣層，設置成與該島狀半導體層的上表面相接觸；及第二絕緣層和第三絕緣層，分別設置成與該島狀半導體層的側表面及另一側表面相接觸。
  10. 如申請專利範圍第6項之半導體裝置，其中，該島狀半導體層的端部之推拔角度為大於或等於45°且小於95°。
  11. 一種半導體裝置，包含：設置於基底上的島狀半導體層；閘極絕緣層，設置成與該島狀半導體層的上表面及側表面相接觸；及閘極電極，設置於該島狀半導體層之上，以該閘極絕緣層夾於其間，以及，橫越該島狀半導體層，其中，在與該島狀半導體層的側表面相接觸的區域中的該閘極絕緣層與在與該島狀半導體層的上表面相接觸的區域中的該閘極絕緣層相比，厚度較厚但介電常數較低。
  12. 如申請專利範圍第11項之半導體裝置，其中，該島狀半導體層是多晶半導體層。
  13. 如申請專利範圍第11項之半導體裝置，其中，在該閘極絕緣層中，假使與該島狀半導體層的上表面相接觸的厚度是t1，與該島狀半導體層的側表面相接觸的區域中的厚度是t2，則滿足t1<t2≦3t1。
  14. 如申請專利範圍第11項之半導體裝置，其中，設置成與該島狀半導體層的上表面及側表面相接觸的該閘極絕緣層包含：第一絕緣層，設置成與該島狀半導體層的上表面相接觸；及第二絕緣層，設置成與該島狀半導體層的側表面相接觸。
  15. 如申請專利範圍第11項之半導體裝置，其中，設置成與該島狀半導體層的上表面及側表面相接觸的該閘極絕緣層包含：第一絕緣層，設置成與該島狀半導體層的上表面相接觸；及第二絕緣層和第三絕緣層，分別設置成與該島狀半導體層的側表面及另一側表面相接觸。
  16. 如申請專利範圍第11項之半導體裝置，其中，該島狀半導體層的端部之推拔角度為大於或等於45°且小於95°。
  17. 一種半導體裝置，包含：設置於基底上的島狀半導體層；閘極絕緣層，設置成與該島狀半導體層的上表面及側表面相接觸；及閘極電極，設置於該島狀半導體層之上，以該閘極絕緣層夾於其間，以及，橫越該島狀半導體層，其中，至少在該緣層與該閘極電極重疊的區域中，在與該島狀半導體層的側表面相接觸的區域中的該閘極絕緣層與在與該島狀半導體層的上表面相接觸的區域中的該閘極絕緣層相比，厚度較厚但介電常數較低。
  18. 如申請專利範圍第17項之半導體裝置，其中，該島狀半導體層是多晶半導體層。
  19. 如申請專利範圍第17項之半導體裝置，其中，在該閘極絕緣層中，假使與該島狀半導體層的上表面相接觸的厚度是t1，而與該島狀半導體層的側表面相接觸的區域中的厚度是t2，則滿足t1<t2≦3t1。
  20. 如申請專利範圍第17項之半導體裝置，其中，設置成與該島狀半導體層的上表面及側表面相接觸的該閘極絕緣層包含：第一絕緣層，設置成與該島狀半導體層的上表面相接觸；及第二絕緣層，設置成與該島狀半導體層的側表面相接觸。
  21. 如申請專利範圍第17項之半導體裝置，其中，設置成與該島狀半導體層的上表面及側表面相接觸的該閘極絕緣層包含：第一絕緣層，設置成與該島狀半導體層的上表面相接觸；及第二絕緣層和第三絕緣層，分別設置成與該島狀半導體層的側表面及另一側表面相接觸。
  22. 如申請專利範圍第17項之半導體裝置，其中，該島狀半導體層的端部之推拔角度為大於或等於45°且小於95°。
  23. 一種半導體裝置的製造方法，包含：在基底止形成島狀半導體層；形成第一絕緣層至與該島狀半導體層的上表面及側表面相接觸；藉由選擇性地移除第一絕緣層直至該島狀半導體層的上表面曝露為止，以形成與該島狀半導體層的側表面相接觸的第二絕緣層；形成第三絕緣層至與該島狀半導體層及第二絕緣層的上表面接觸；及在該島狀半導體層之上表面上形成閘極電極，以第三絕緣層夾於其間，以及，橫越該島狀半導體層。
  24. 如申請專利範圍第23項之半導體裝置的製造方法，其中，該島狀半導體層是多晶半導體層。
  25. 如申請專利範圍第23項之半導體裝置的製造方法，其中，藉由晶化非晶半導體層以形成該島狀半導體層。
  26. 如申請專利範圍第23項之半導體裝置的製造方法，其中，該島狀半導體層的端部之推拔角度形成為大於或等於45°且小於95°。
  27. 如申請專利範圍第23項之半導體裝置的製造方法，其中，第二絕緣層與第三絕緣層形成為閘極絕緣層。
  28. 如申請專利範圍第23項之半導體裝置的製造方法，其中，形成介電常數低於第三絕緣層之層以用於第二絕緣層。
  29. 如申請專利範圍第23項之半導體裝置的製造方法，其中，在形成該閘極電極之後，執行熱處理。
  30. 一種半導體裝置的製造方法，包含：在基底上形成島狀第一半導體層；形成第一絕緣層至與第一半導體層的上表面及側表面相接觸；藉由選擇性地移除第一絕緣層直至該第一半導體層的上表面曝露為止，以形成與該第一半導體層的側表面相接觸的第二絕緣層，以及，在第一半導體層的上層中形成非晶區；藉由移除形成於第一半導體層中的非晶區，以形成島狀第二半導體層；形成第三絕緣層至與該第二半導體層及第二絕緣層接觸；及在第二半導體層之上表面上形成閘極電極，以第三絕緣層夾於其間，以及，橫越第二半導體層。
  31. 如申請專利範圍第30項之半導體裝置的製造方法，其中，島狀第二半導體層是多晶半導體層。
  32. 如申請專利範圍第30項之半導體裝置的製造方法，其中，藉由晶化非晶半導體層以形成島狀第一半導體層。
  33. 如申請專利範圍第30項之半導體裝置的製造方法，其中，第一半導體層形成至具有60 nm至70 nm範圍的厚度，第二半導體層形成至具有20 nm至30 nm範圍的厚度。
  34. 如申請專利範圍第30項之半導體裝置的製造方法，其中，第二半導體層的端部之推拔角度形成為大於或等於45°且小於95°。
  35. 如申請專利範圍第30項之半導體裝置的製造方法，其中，第二絕緣層與第三絕緣層形成為閘極絕緣層。
  36. 如申請專利範圍第30項之半導體裝置的製造方法，其中，形成介電常數低於第三絕緣層之層以用於第二絕緣層。
  37. 如申請專利範圍第30項之半導體裝置的製造方法，其中，在形成該閘極電極之後，執行熱處理。
  38. 一種半導體裝置的製造方法，包含：在基底上形成島狀第一半導體層；形成第一絕緣層至與第一半導體層的上表面及側表面相接觸；藉由主要在垂直方向上蝕刻以薄化第一半導體層及第一絕緣層，以形成與該第二半導體層的相接觸的島狀第二半導體層及第二絕緣層；形成第三絕緣層至與該第二半導體層及第二絕緣層接觸；及在第二半導體層之上表面上形成閘極電極，以第三絕緣層夾於其間，以及，橫越第二半導體層。
  39. 如申請專利範圍第38項之半導體裝置的製造方法，其中，島狀第二半導體層是多晶半導體層。
  40. 如申請專利範圍第38項之半導體裝置的製造方法，其中，藉由晶化非晶半導體層以形成島狀第一半導體層。
  41. 如申請專利範圍第38項之半導體裝置的製造方法，其中，第一半導體層形成至具有60 nm至70 nm範圍的厚度，第二半導體層形成至具有20 nm至30 nm範圍的厚度。
  42. 如申請專利範圍第38項之半導體裝置的製造方法，其中，第二半導體層的端部之推拔角度形成為大於或等於45°且小於95°。
  43. 如申請專利範圍第38項之半導體裝置的製造方法，其中，第二絕緣層與第三絕緣層形成為閘極絕緣層。
  44. 如申請專利範圍第38項之半導體裝置的製造方法，其中，形成介電常數低於第三絕緣層之層以用於第二絕緣層。
  45. 如申請專利範圍第38項之半導體裝置的製造方法，其中，在形成該閘極電極之後，執行熱處理。
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