JP4389359B2 - 薄膜トランジスタ及びその製造方法 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、メモリ、ＣＰＵ等の半導体デバイス、若しくはディスプレイ、センサ、プリンティングデバイス等の機能機器の構成素子として用いられる絶縁体上に形成された薄膜トランジスタ及びその製造方法に関する。
【０００２】
【従来の技術】
従来、例えばガラス、石英等の絶縁性基板上に形成される薄膜トランジスタ（ＴＦＴ）の代表例としては水素化アモルファスシリコンＴＦＴ及び多結晶シリコンＴＦＴがある。
【０００３】
この内、水素化アモルファスシリコンＴＦＴは、その製造プロセスにおける最高温度が約３００℃程度であるので、絶縁性基板として安価な低軟化点ガラス基板を用いることができる。また、移動度としては１ｃｍ２ ／Ｖ・ｓｅｃ程度のキャリア移動度を実現している。
【０００４】
この水素化アモルファスシリコンＴＦＴは、アクティブマトリクス型液晶ディスプレイ（以下、「アクティブマトリクス型ＬＣＤ」という）における各画素のスイッチングトランジスタとして用いられ、画面周辺に配設されたドライバ集積回路（ＩＣ、単結晶シリコン基板上に形成されたＬＳＩ等）によって駆動される。この場合、水素化アモルファスシリコンＴＦＴは各画素毎に配設されている。これにより、このアクティブマトリクス型ＬＣＤは、周辺ドライバ集積回路から液晶駆動用の電気信号を送るパッシブマトリクス型ＬＣＤに比べて、クロストーク等が低減され良好な画像品質を得ることができるという特徴を有している。
【０００５】
次に、多結晶シリコンＴＦＴは、絶縁性基板として例えば石英基板を用い、且つ、ＬＳＩの製造プロセスと同等の約１０００℃程度の高温プロセスを用いることによって、キャリア移動度３０〜１００ｃｍ２ ／Ｖ・ｓｅｃの性能を得ることができる。
【０００６】
ここで、この多結晶シリコンＴＦＴを液晶ディスプレイに適用した場合について示す。この多結晶シリコンＴＦＴは、上述したようにＬＳＩの製造プロセスと同等の約１０００℃程度の高温プロセスにて形成されると共に高いキャリア移動度を実現することができる。これにより、各画素を駆動する多結晶シリコンＴＦＴ並びに周辺駆動回路部（例えばＬＳＩ）を同一の絶縁性基板上に且つ同時に形成することができ、上述したアクティブマトリクス型ＬＣＤに比べて液晶ディスプレイの小型化を図ることが容易になる。
【０００７】
具体的には、アクティブマトリクス型ＬＣＤにおいては、基板と周辺ドライバ集積回路との接続にタブ接続若しくはワイヤボンディング法が用いられている。この為、アクティブマトリクス型ＬＣＤは、その小型化若しくは高解像度化を図るにつれて基板と周辺ドライバ集積回路との接続ピッチが狭小化し、これらの接続を図り難くなってしまう。これに対して多結晶シリコンＴＦＴを用いた液晶ディスプレイでは、上述したように多結晶シリコンＴＦＴ並びに周辺駆動回路部を同一の絶縁性基板上に且つ同時に形成することができるので、その小型化が容易となる。
【０００８】
即ち、この多結晶シリコンＴＦＴは、液晶ディスプレイの製造プロセスにおける製造原価の低減，並びに小型化に寄与することができる。例えば、このような多結晶シリコンＴＦＴを用いた液晶ディスプレイとしては、液晶プロジェクタに用いられる液晶ライトバルブがある。この液晶ライトバルブでは、解像度１０００ｄｐｉ（dot per inch）相当の駆動回路一体型表示素子が実現されている。
【０００９】
しかしながら、この多結晶シリコンＴＦＴは上述したように約１０００℃程度の高温プロセスにて製造されているので、アクティブマトリクス型ＬＣＤにて用いることのできた安価な低軟化点ガラス基板を使用することができず、高価な石英基板を使用せざるを得ない。即ち、安価な低軟化点ガラス基板と多結晶シリコンＴＦＴとを用いた液晶ディスプレイを形成し難いという問題があった。そこで、低軟化点ガラス基板を使用する為に多結晶シリコンＴＦＴの製造プロセスにおける温度の低減が必要となり、その温度低減手段としてエキシマレーザ結晶化技術を応用した多結晶シリコン膜の低温形成技術が研究開発されている。
【００１０】
また、ゲート電極を形成する際には、例えばこのゲート電極にスパッタＡｌ膜を用いることによってプロセス温度の低温化を図っている。このようにして低軟化点ガラス基板の使用を可能にしているが、ここで新たな問題が生じている。具体的には、製造プロセス全体のプロセス温度の低温化が進展するに伴なってゲート絶縁膜に対する熱処理温度も低下せざるを得ず、ゲート絶縁膜の品質が低下してしまう。これにより、ゲート絶縁膜とゲート電極（Ａｌ）とが反応し易くなるので、更にＴＦＴ素子サイズの微細化，低電圧駆動化に伴なってゲート絶縁膜の薄膜化が図られているので、ゲート絶縁膜の信頼性が大幅に低下してしまうという問題があった。
【００１１】
ここで、この問題の解決を図ることのできる特開平１１−３０７７７７号公報にて開示されている薄膜トランジスタがある。この薄膜トランジスタは、絶縁性基板上に形成されたソース・ドレイン領域を有する結晶化シリコン薄膜と、この結晶化シリコン薄膜のチャネル領域の上部にゲート絶縁膜を介して形成された微結晶シリコン薄膜と、この微結晶シリコン薄膜上にスパッタ法を用いて形成されたゲート金属とを備えている。この場合、ソース・ドレイン領域は、ゲート電極をマスクとし、イオン注入法若しくはイオンドーピング法を用いて自己整合的に形成される。また、微結晶シリコン薄膜は、プラズマＣＶＤ法を用いて形成されている。このように、３００℃程度の低い成膜温度で抵抗の低いリンドープ層を得ることができるプラズマＣＶＤ法にて形成された微結晶シリコン薄膜を用いることによって上記問題を解決することができる。
【００１２】
【発明が解決しようとする課題】
しかしながら、ゲート電極の下層には微結晶シリコン薄膜、即ち結晶性材料が用いられている為、ソース・ドレイン領域の形成の際に注入若しくは導入されるイオンがチャネリングを起こし、このイオンがより深層まで到達してしまう恐れがある。具体的には、イオンがゲート電極を突き抜けてゲート絶縁膜中や結晶化シリコン薄膜中に到達しトランジスタ特性を劣化させてしまう恐れがあるという問題があった。
【００１３】
【発明の目的】
本発明は、かかる従来例の有する問題を改善し、イオンのチャネリングに起因するトランジスタ特性の劣化を抑制することのできる薄膜トランジスタを提供することを、その目的とする。
【００１４】
【課題を解決するための手段】
本発明に係る薄膜トランジスタは、基板上に形成されたソース・ドレイン領域及びチャネル領域を有する結晶化シリコン膜と、この結晶化シリコン膜上に形成されたゲート絶縁膜と、このゲート絶縁膜上に形成されたゲート電極とを備える、という構造から成る。ここで、ゲート電極に非晶質層及び結晶質層を設けている。
【００１５】
また、本発明に係る薄膜トランジスタの製造方法は、基板上にソース・ドレイン領域用の結晶化シリコン膜を形成する工程と、この結晶化シリコン膜上に、ゲート絶縁膜を形成する工程と、このゲート絶縁膜上に、ゲート電極を形成する工程とを有している薄膜トランジスタの製造方法について示すものである。この場合、ゲート電極の形成工程にて、ゲート電極の構成要素としての非晶質層及び結晶質層を形成する工程を備えている。
【００１６】
このように薄膜トランジスタを形成することによって、イオン注入法，若しくはイオンドーピング法を用い且つゲート電極をマスクとして自己整合的にソース・ドレイン領域を形成する場合に、従来例にて懸念された注入される，若しくは導入されるイオンのチャネリングによる弊害を抑制することができる。
【００１７】
また、非晶質層はゲート絶縁膜の表面上に設け、この非晶質層上に結晶質層を設けてもよい。ここで、ゲート電極について詳述すると、非晶質層を非晶質材料で形成すると共に、結晶質層を結晶性材料で形成してもよい。その製造方法として、例えばゲート絶縁膜上に非晶質層を形成する場合にあっては、前述した非晶質層の形成工程にてゲート絶縁膜上に非晶質材料を積層する。そして、前述した結晶質層の形成工程にて、この非晶質材料上に結晶性材料を積層する。この場合、非晶質材料及び結晶性材料としては、リン，砒素又はボロン等の不純物がドープされたシリコン薄膜を用いることができる。これにより、上述したようにイオンのチャネリングによる弊害を抑制することができる。
【００１８】
更に、非晶質層として非晶質材料を形成し、しかる後、この非晶質材料にレーザー光を照射することによって、非晶質材料の表面が結晶質層となるゲート電極を形成してもよい。このようにゲート電極を形成することによってもイオンのチャネリングによる弊害を抑制することができる。
【００１９】
また、ゲート電極の構成要素としてシリコン薄膜を形成し、このシリコン薄膜が非晶質層及び結晶質層を備えてもよい。その製造方法として、シリコン薄膜の形成工程にて、このシリコン薄膜の成膜時間を制御する。例えばゲート絶縁膜上にシリコン薄膜を形成する場合にあっては、ゲート絶縁膜との界面近傍が非晶質層となり且つこのシリコン薄膜の堆積の進行に伴なって結晶性が変化して非晶質層上が結晶質層となるよう成膜時間を制御する。この際、結晶質層中の結晶成分がゲート絶縁膜から離れるに従って増加する。このようにシリコン薄膜を形成することによってもイオンのチャネリングによる弊害を抑制することができる。
【００２０】
更に、シリコン薄膜を形成した後３００℃以上のアニールを行い、しかる後水素導入処理を行うことによって、シリコン薄膜の表面を保護することができる。
【００２１】
次に、上述したが如く形成されたシリコン薄膜をパターニングした後、このシリコン薄膜をマスクとして結晶化シリコン薄膜にソース・ドレイン領域を形成する。そして、所定の照射強度のレーザー光を照射する。これにより、シリコン薄膜及び結晶化シリコン薄膜を低抵抗化すると同時に、ソース・ドレイン領域を活性化することができる。
【００２２】
【発明の実施の形態】
本発明の第一実施形態を図１に基づいて説明する。この図１に示す符号１０は薄膜トランジスタを示す符号である。
【００２３】
この薄膜トランジスタ１０は、図１に示すように絶縁性基板１上に形成されたソース・ドレイン領域２ａ及びチャネル領域２ｂを有する結晶化シリコン薄膜２と、この結晶化シリコン薄膜２上に形成された例えばシリコン酸化膜から成るゲート絶縁膜３と、このゲート絶縁膜３上に形成されたゲート電極４とを備えている。
【００２４】
ここで、絶縁性基板１としてはガラス基板が用いられる。更に、結晶化シリコン薄膜２はノンドープ（不純物無添加）膜で形成され、ソース・ドレイン領域２ａはイオン注入法，若しくはイオンドーピング法を用い、価電子制御を目的としてリン，ボロン，砒素等の高濃度不純物を注入，若しくは導入して形成される。
【００２５】
また、ゲート電極４は、チャネル領域２ｂの上方に形成された下層ゲートシリコン５（非晶質層）と、この下層ゲートシリコン５上に形成された上層ゲートシリコン（結晶質層）６と、この上層ゲートシリコン６上に形成されたゲート金属７とを備えている。この内、下層ゲートシリコン５としては予めリンがドープされた非晶質シリコン（非晶質材料）が、上層ゲートシリコン６としては同様にリンがドープされた結晶性シリコン（結晶性材料）が用いられている。
【００２６】
このように、非晶質材料であるゲート絶縁膜３上に非晶質材料である下層ゲートシリコン５が形成されているので、ソース・ドレイン領域２ａを形成する際に従来例の如きチャネリングを防止することができ、トランジスタ特性の劣化を抑制することができる。
【００２７】
本実施形態においては、絶縁性基板１としてガラス基板を用いているが、ガラス基板上に後述する基板カバー膜を積層したものを，若しくはシリコン基板上に熱酸化膜が形成されたものを用いることもできる。また、結晶化シリコン薄膜２は、しきい値制御を目的とした低濃度不純物としてのリン，若しくはボロン等が導入されたものを用いることもできる。
【００２８】
次に、本発明の第二実施形態を図２（ａ），（ｂ）に基づいて説明する。この図２（ａ），（ｂ）に示す符号２０は薄膜トランジスタを示す符号である。
【００２９】
この薄膜トランジスタ２０は、図２（ａ）に示すように絶縁性基板１１上に形成されたソース・ドレイン領域１２ａ及びチャネル領域１２ｂを有する結晶化シリコン薄膜１２と、この結晶化シリコン薄膜１２上に形成された例えばシリコン酸化膜から成るゲート絶縁膜１３と、このゲート絶縁膜１３上であり且つチャネル領域１２ｂの上方に形成されたゲート電極１４とを備えている。
【００３０】
更に、このゲート電極１４は、その凹凸部分に形成された層間分離絶縁膜１８と、この層間分離絶縁膜１８及びゲート絶縁膜１３に形成されたコンタクトホール１７に埋設されたアルミニウムから成る図２（ａ），（ｂ）に示す金属配線１９とを備えている。これにより、配線抵抗の低減を図ることができる。
【００３１】
ここで、ゲート電極１４は、チャネル領域１２ｂの上方に形成された下層ゲートシリコン（非晶質層）１５と、この下層ゲートシリコン１５上に形成された上層ゲートシリコン（結晶質層）１６とを備えている。この内、下層ゲートシリコン１５としては予めリンがドープされた非晶質シリコン（非晶質材料）が、上層ゲートシリコン１６としては同様にリンがドープされた結晶性シリコン（結晶性材料）が用いられる。
【００３２】
また、絶縁性基板１１は第一実施形態と同様のものが用いられ、結晶化シリコン薄膜１２及びソース・ドレイン領域１２ａは、第一実施形態と同様に形成されている。
【００３３】
このように、非晶質材料であるゲート絶縁膜１３上に非晶質材料である下層ゲートシリコン１５が形成されているので、第一実施形態と同様にソース・ドレイン領域１２ａを形成する際に従来例の如きチャネリングを防止することができ、トランジスタ特性の劣化を抑制することができる。
【００３４】
本実施形態においては、金属配線１９としてアルミニウムを用いているが、これに代えて銅，タングステン，モリブデン，チタン等の金属、これらをベースとした合金、若しくは複数種の金属の積層体を用いることもできる。
【００３５】
ここで、上述した第一及び第二実施形態にて、上層ゲートシリコン６，１６としての結晶性シリコンを形成せずとも各実施形態と同様の効果を得ることができる。例えば、下層ゲートシリコン５，１５としての非晶質シリコンにレーザー光を照射することによって非晶質シリコンの表面を結晶質層にすればよい。
【００３６】
以上のように、各実施形態にて例示した薄膜トランジスタ１０，２０を構成することによって従来例の課題を解決することができるが、以下に示すような構成を採ることによっても同様に課題の解決を図ることができる。
【００３７】
先ず、非晶質材料から成るゲート絶縁膜上に形成されたシリコン薄膜の膜厚とその抵抗率との関係について示す。この為の試料としては、シリコン薄膜を平行平板型のＲＦプラズマＣＶＤ装置を用いてガラス基板（非晶質基板）上に形成したものを用いる。これにより、ゲート絶縁膜上にシリコン薄膜形成した場合と同等の結果を得ることができる。
【００３８】
リンをガスドープしたシリコン薄膜の形成条件は、
基板温度 ３２０℃
シラン流量 ２０ｓｃｃｍ
水素流量 １０００ｓｃｃｍ
ホスフィン（水素希釈０．５％）流量 ４０ｓｃｃｍ
ガス圧力 ５０Ｐａ
ＲＦ電力密度 １２８ｍＷ／ｃｍ2（連続放電）
典型的な成膜速度 ３７Ａ／ｍｉｎ
である。
【００３９】
この形成条件に基づきシリコン薄膜の成膜時間を制御して膜厚の異なる三種類（４０．７ｎｍ，６８．５ｎｍ，１０４．６ｎｍ）の試料を作製する。そして、各膜厚に対するシート抵抗を測定し、このシート抵抗を抵抗率に換算する。その結果（各膜厚とシート抵抗又は抵抗率との関係）を図３に示す。この図３により膜厚が厚くなるに従って抵抗率が低下していることが判る。このことから、膜厚方向に抵抗率の分布が生じていることが示唆される。
【００４０】
以上の結果を踏まえて分光エリプソメトリ測定を行い、Bruggemanの有効媒質近似(Effective Medium Approximation)を用いて膜厚方向に対する構造変化を解析した。
【００４１】
この解析には上述した三種類の試料を用いる。ここで、膜厚４０．７ｎｍ，６８．５ｎｍ，１０４．６ｎｍのシリコン薄膜の表面には各々膜厚３．４ｎｍ，９．２ｎｍ，１２．７ｎｍの表面酸化膜を形成する。そして、膜厚４０．７ｎｍの試料の解析結果を図４（ａ）に、膜厚６８．５ｎｍ試料の解析結果を図４（ｂ）に、膜厚１０４．６ｎｍの試料の解析結果を図４（ｃ）に示す。これらの測定，解析上の誤差は、ボイド成分を導入することで調整されている。
【００４２】
膜厚４０．７ｎｍのシリコン薄膜において、図４（ａ）に示すように下層（ガラス基板側）１３．１ｎｍのゲートシリコン層ではアモルファスシリコン成分が１００％であり、上層２７．６ｎｍのゲートシリコン層では結晶性シリコン成分が１４％に上昇していることが判る。
【００４３】
次に、膜厚６８．５ｎｍのシリコン薄膜において、図４（ｂ）に示すように下層２７．１ｎｍのゲートシリコン層では結晶性シリコン成分が観測されずアモルファスシリコン成分が７９％に減少している。また、上層４１．４ｎｍのゲートシリコン層では結晶性シリコン成分が４９％に増加していることが判る。
【００４４】
同様に、膜厚１０４．６ｎｍのシリコン薄膜において、図４（ｃ）に示すように下層４２．１ｎｍのゲートシリコン層では結晶性シリコン成分が観測されずアモルファスシリコン成分が７０％に減少している。また、上層６２．５ｎｍのゲートシリコン層では結晶性シリコン成分が６０％に増加していることが判る。
【００４５】
ここで、膜厚４０．７ｎｍのシリコン薄膜の解析結果にて、下層１３．１ｎｍのゲートシリコン層は１００％のアモルファスシリコン成分で構成されている為、他の二種類のシリコン薄膜においても１００％のアモルファスシリコン成分で構成される層は１３ｎｍ程度であると推察される。例えば、膜厚１０４．６ｎｍのシリコン薄膜について説明すると、その下層４２．１ｎｍにおけるガラス基板から約１３ｎｍの層は１００%のアモルファスシリコン成分で構成され、その上部約２９ｎｍの層は徐々に結晶成分が増加していると考えられる。
【００４６】
このことから、シリコン薄膜の成膜時間を制御することによってその下層を非晶質層に、上層を結晶質層に形成することができる。この結果に基づいて本発明の薄膜トランジスタにおける他の実施形態（第三及び第四実施形態）を後述する。
【００４７】
また、プラズマＣＶＤ法を用いて形成されたシリコン薄膜から成るゲート電極層は、第一及び第二実施形態に示すようにゲート金属（金属配線）を用いることによってＬＣＤのような大型デバイスにおいてもその配線抵抗を低減できる。しかしながら、より高い駆動能力が求められゲート絶縁膜の薄膜化やチャネル長の微細化が図られる場合にあっては、ゲート電極層にもより低い抵抗が要求される。この場合、６００℃から１０００℃程度の熱処理を施すことで結晶の結晶化が促進され、これによりゲート電極の低抵抗化を実現することができるが、これでは基板に安価な低軟化点ガラス（例えば８００℃以上で軟化するガラス）を用いることができなくなってしまう。
【００４８】
この為、以下のような解析結果に基づいて、より高い駆動能力が求められゲート絶縁膜の薄膜化やチャネル長の微細化が図られる場合にあっても基板に安価な低軟化点ガラス等を用いることのできる本発明の実施形態（第三及び第四実施形態）を示す。
【００４９】
ここで、三種類の膜厚（４５ｎｍ，７２ｎｍ，１０２ｎｍ）のシリコン薄膜から成る試料を用いて、エキシマレーザ光の照射強度とシリコン薄膜のシート抵抗値との関係を図５に示す。これら各シリコン薄膜はプラズマＣＶＤ法を用いて形成され、基板温度を室温に保ったままエキシマレーザ光の照射による再結晶化を図りシリコン薄膜のシート抵抗値を測定した。その結果、図５に示すようにエキシマレーザ光の照射強度の増大に伴なってシリコン薄膜のシート抵抗値が低下することが判る。この場合、エキシマレーザ光の照射強度を大きくしていくと、過大なエネルギーの投入により膜がアブレーションする。しかしながら、膜厚１０２ｎｍのシリコン薄膜では、照射強度を２３０ｍＪ／ｃｍ２ とするとシート抵抗値が３００オーム/□まで低下することが判る。
【００５０】
次に、エキシマレーザ光の照射強度とシリコン薄膜又はソース・ドレイン領域のシート抵抗値との関係を図６及び図７に示す。図６はシリコン薄膜及びソース・ドレイン領域の膜厚を各々５０ｎｍに、図７はこれらの膜厚を各々７５ｎｍに形成したものである。
【００５１】
各試料は、ＬＰＣＶＤ法を用いて形成されたソース・ドレイン領域を有するアモルファスシリコン層と、このアモルファスシリコン層上にプラズマＣＶＤ法を用いて形成されたシリコン薄膜（ゲートシリコン層）とを備えている。ここで、ソース・ドレイン領域は、ホスフィンガスを原料としたリンイオンがイオンドーピング法により導入されて形成される。この場合、ドーピング時の注入レンジは膜厚の略中央に設定されているが、質量分離されていない為、複数原子から成るリンイオン，リン及び水素の結合イオン，或いは水素イオン等も含まれている。
【００５２】
図６及び図７に示すように、エキシマレーザ光の照射強度が１３０〜２００ｍＪ／ｃｍ２ ではゲートシリコン層及びソース・ドレイン領域は各々同等の抵抗値を示している。これにより、例えばエキシマレーザ光の照射強度を１３０〜２００ｍＪ／ｃｍ２ に設定することによって各シリコン層の低抵抗化，並びにソース・ドレイン領域の活性化を同時に行うことができることが判明した。
【００５３】
ここで、本発明の薄膜トランジスタの第三実施形態を図８に基づいて説明する。この図８に示す符号３０は本実施形態の薄膜トランジスタを示す符号である。
【００５４】
この薄膜トランジスタ３０は、図８に示すように絶縁性基板２１上に形成されたソース・ドレイン領域２２ａ及びチャネル領域２２ｂを有する結晶化シリコン薄膜２２と、この結晶化シリコン薄膜２２上に形成された第一ゲート絶縁膜２３Ａと、この基板の凹凸部分を被覆するように形成された第二ゲート絶縁膜２３Ｂと、この第二ゲート絶縁膜２３Ｂ上に形成されたゲート電極２４とを備えている。更に、この薄膜トランジスタ３０は、その凹凸部分に形成された層間分離絶縁膜２８と、この層間分離絶縁膜２８及び第二ゲート絶縁膜２３Ｂに形成されたコンタクトホール２７に埋設された金属配線２９とを備えている。
【００５５】
この内、絶縁性基板２１としてはガラス基板２１ａ上にＣＶＤ酸化膜から成る基板カバー膜２１ｂを積層したものが用いられる。また、第一及び第二ゲート絶縁膜２３Ａ，２３Ｂはシリコン酸化膜若しくは窒化膜で形成される。
【００５６】
ここで、ゲート電極２４は、第二ゲート絶縁膜２３Ｂの表面上であり且つチャネル領域２２ｂの上方に形成されたｎ＋ シリコン膜（シリコン薄膜）２５Ａから成るゲートシリコン層２５と、このゲートシリコン層２５上に形成されたゲート金属２７とを備えている。このゲートシリコン層２５は８０ｎｍの膜厚に形成されており、その下層部分（第二ゲート絶縁膜２３Ｂ上から約１３ｎｍの部分）は非晶質層に、上層部分（ゲートシリコン層２５の下層部分を除いた部分）は結晶質層になっている。
【００５７】
このように、非晶質材料である第一及び第二ゲート絶縁膜２３Ａ，２３Ｂ上に非晶質層を有するゲートシリコン層２５が形成されているので、ソース・ドレイン領域２２ａを形成する際に従来例の如きチャネリングを防止することができ、トランジスタ特性の劣化を抑制することができる。
【００５８】
ここで、本実施形態における薄膜トランジスタ３０の製造方法について図９及び図１０に基づいて説明する。この図９及び図１０は、図９（ａ）から図９（ｅ），図１０（ｆ）から図１０（ｈ）の順に進行するその製造工程を示す図である。
【００５９】
先ず、有機物，金属，並びに微粒子等を洗浄することによって除去されたガラス基板２１ａ上に、ＣＶＤ酸化膜から成る基板カバー膜２１ｂを積層することによって図９（ａ）に示す絶縁性基板２１が形成される。そして、この絶縁性基板２１上にシリコン薄膜２２Ａが形成され、その後、有機物，金属，微粒子，並びに表面酸化膜等を除去する為の洗浄工程を経て薄膜形成装置（図示略）に導入される。
【００６０】
ここで、基板カバー膜２１ｂとしては、基板材料（アルカリ金属濃度を極力低減したガラス，表面を研磨加工した石英・ガラス等）に含まれる半導体デバイスに有害な不純物の拡散を防止することができるものが有効である。具体的に本実施形態の基板カバー膜２１ｂとしては酸化シリコン膜が用いられる。この酸化シリコン膜は、シランと酸素を原料ガスとし、ＬＰＣＶＤ（減圧化学的気相成長）法を用いて基板温度４５０℃でガラス基板２１ａ上に１μｍの膜厚に形成される。このように、ＬＰＣＶＤ法を用いることによってガラス基板２１ａの保持領域（例えば図９（ａ）に示すガラス基板２１ａの下面部分）を除いた表面全体をカバーすることもできる（図示略）。
【００６１】
この場合、基板カバー膜２１ｂ（酸化シリコン膜）は、ＴＥＯＳ（テトラエトキシシラン）と酸素ガスを原料としたプラズマＣＶＤ，若しくはＴＥＯＳとオゾンを原料とした常圧ＣＶＤ等を用いて形成することもできる。
【００６２】
続いて、シリコン薄膜２２Ａは、ジシランガスを原料とし、ＬＰＣＶＤ法を用いて基板温度５００℃で７５ｎｍの膜厚に形成される。これにより、シリコン薄膜２２Ａ中に含まれる水素原子濃度が１原子％以下となる為、後述するレーザ光Ｌ１の照射工程での水素放出によるシリコン薄膜２２Ａの荒れ等を防止することができる。
【００６３】
この場合、シリコン薄膜２２Ａを形成する際にプラズマＣＶＤ法を用いることもできる。このようにプラズマＣＶＤ法を用いても、絶縁性基板２１の温度，水素／シラン流量比，並びに水素／四フッ化シラン流量比等を調整することによって水素原子濃度の低いシリコン薄膜２２Ａを形成することができ、ＬＰＣＶＤ法を用いた場合と同様の効果を得ることができる。
【００６４】
次に、図９（ｂ）に示すようにレーザ光Ｌ１が照射され、シリコン薄膜２２Ａが結晶化シリコン薄膜２２に改質される。この場合、レーザ結晶化は９９．９９９９％以上の高純度窒素７００Ｔｏｒｒ（１Ｔｏｒｒ＝１．３３３×１０２ Ｐａ）以上の雰囲気で行われ、レーザ光Ｌ１の照射が完了した後、酸素ガスが導入される。
【００６５】
ここで、酸素ガスの導入前に水素プラズマ処理を行うことによって、結晶化シリコン薄膜２２中に存在するダングリングボンドのパッシベーションを行うことができる。この水素プラズマ処理は、第一及び第二ゲート絶縁膜２３Ａ，２３Ｂ，ゲート電極２４，若しくは金属配線２９等を形成した後の段階でも行うことができる。但し、３５０℃以上の製造工程を経るような場合はその工程よりも後に行い、水素パッシベーション後は製造プロセスの温度を３５０℃以下に保つことが望ましい。
【００６６】
続いて、ガスが排気された後、基板搬送室（図示略）を介してプラズマＣＶＤ室（図示略）に搬送される。そして、結晶化シリコン薄膜２２上に酸化シリコン膜から成る図９（ｃ）に示す第一ゲート絶縁膜２３Ａが形成される。この酸化シリコン膜は、シラン，ヘリウム，並びに酸素を原料ガスとし、プラズマＣＶＤ法を用いて基板温度３５０℃で１０ｎｍの膜厚に形成される。その後、必要に応じて水素プラズマ処理や加熱アニールが行われる。
【００６７】
次に、フォトリソグラフィ並びにエッチング技術を用いて図９（ｄ）に示すように結晶化シリコン薄膜２２と第一ゲート絶縁膜２３Ａとから成る積層膜のアイランドが形成される。この場合、結晶化シリコン薄膜２２に比べて第一ゲート絶縁膜２３Ａのエッチングレートが高いエッチング条件を選択することが望ましい。即ち、図９（ｄ）に示すように結晶化シリコン薄膜２２と第一ゲート絶縁膜２３Ａとが階段状（若しくはテーパ状）になるようエッチングを施すことが望ましい。これにより、ゲートリークを防止することができ、信頼性の高い薄膜トランジスタ３０を提供することが可能となる。
【００６８】
続いて、有機物，金属，並びに微粒子等を除去する為の洗浄工程を経て、上述したアイランドを被覆するように酸化シリコン膜から成る図９（ｅ）に示す第二ゲート絶縁膜２３Ｂが形成される。この酸化シリコン膜は、シランと酸素を原料ガスとし、ＬＰＣＶＤ法を用いて基板温度４５０℃で３０ｎｍの膜厚に形成される。この場合、酸化シリコン膜は、ＴＥＯＳと酸素ガスを原料としたプラズマＣＶＤ法，若しくはＴＥＯＳとオゾンを原料とした常圧ＣＶＤ法を用いて形成することもできる。
【００６９】
そして、第二ゲート絶縁膜２３Ｂ上にプラズマＣＶＤ法を用いて図９（ｅ）に示す８０ｎｍの膜厚から成るｎ＋ シリコン膜２５Ａが形成される。その後、このｎ＋ シリコン膜２５Ａは、後にチャネル領域２２ｂとなる部分の上方のｎ＋ シリコン膜２５Ａを残すようにパターニングが施される。これにより、図１０（ｆ）に示すゲートシリコン層２５が形成される。
【００７０】
続いて、ゲートシリコン層２５をマスクとして不純物イオンが注入されソース・ドレイン領域２２ａが形成される。この場合、注入される不純物イオンの質量分離を行わないイオンドーピング法，イオン注入法，プラズマドーピング法，若しくはレーザドーピング法等を用いて形成される。
【００７１】
ここで、ＣＭＯＳ型回路を形成する場合は、フォトリソグラフィを併用してｎ＋ 領域が必要なｎ型チャネル保護膜ＴＦＴ，若しくはｐ＋領域を要するｐ型チャネル保護膜ＴＦＴを作り分ける。
【００７２】
次に、エキシマレーザ光Ｌ２を再度照射する。これにより、ゲートシリコン層２５及び結晶化シリコン薄膜２２が低抵抗化されると同時に、ソース・ドレイン領域２２ａが活性化される。この場合、第一及び第二ゲート絶縁膜２３Ａ，２３Ｂの膜厚によってその表面でのエキシマレーザ光Ｌ２の反射率が変化する為、ゲートシリコン層２５及び結晶化シリコン薄膜２２が所望の抵抗値を得られるようにエキシマレーザ光Ｌ２の照射強度を調整することが望ましい。例えば、この照射強度は、所望の抵抗値，照射強度特性から決定すればよい。
【００７３】
また、ＬＰＣＶＤ法を用いてｎ＋ シリコン膜２５Ａを形成することによって、より高い照射強度のエキシマレーザ光Ｌ２を照射することができ、これにより、ゲート電極２４の更なる低抵抗化を図ることができる。ここで、プラズマＣＶＤ法を用いて形成されたｎ＋ シリコン膜２５Ａはアブレーションしきい強度が小さい為、ＬＰＣＶＤ法を用いて形成されたｎ＋ シリコン膜２５Ａに比べて低抵抗化を図り難い。この為、本実施形態においてはｎ＋ シリコン膜２５ＡがプラズマＣＶＤ法を用いて形成されているが、更なるゲート電極２４の低抵抗化が求められるような場合は、よりアブレーション開始強度の高いシリコン材料、例えばＬＰＣＶＤ法を用いて形成されたｎ＋ シリコン膜２５Ａを用いればよい。
【００７４】
次に、第二ゲート絶縁膜２３Ｂ及びゲートシリコン層２５を被覆するようにタングステンシリサイド膜が１１０ｎｍの膜厚に堆積された後、ゲートシリコン層２５の上部のタングステンシリサイド膜を残すようにパターニングが施され図１０（ｇ）に示すようにゲート金属２６が形成される。
【００７５】
ここで、前工程においてエキシマレーザ光Ｌ２の照射を行わない場合は、ゲート金属２６が形成された後に５５０℃の熱処理を施してソース・ドレイン領域２２ａの活性化を行う。この場合、熱処理温度は４００℃〜６００℃程度の範囲で適宜選択すればよい。
【００７６】
次に、この凹凸部分に層間分離絶縁膜２８が堆積された後、フォトリソグラフィ並びにエッチング技術によって図１０（ｈ）に示すコンタクトホール２７が形成される。そして、その凹凸部分に金属（アルミニウム）が堆積された後、フォトリソグラフィ並びにエッチング技術によって金属配線２９が形成される。
【００７７】
ここで、層間分離絶縁膜２８としては膜の平坦化を図ることのできるＴＥＯＳ系酸化膜が用いられる。この場合、ＴＥＯＳ系酸化膜に代えてシリカ系塗布膜，若しくは有機塗布膜を用いることもできる。また、金属配線２９としてはアルミニウムに代えて銅，アルミニウム又は銅をベースとした合金，若しくはタングステン又はモリブデン等の高融点金属を用いることもできる。
【００７８】
以上のような製造工程を経ることによって、性能，信頼性の高い薄膜トランジスタ３０を形成することができる。
【００７９】
次に、本発明の薄膜トランジスタの第四実施形態を図１１に基づいて説明する。この図１１に示す符号４０は本実施形態の薄膜トランジスタを示す符号である。
【００８０】
この薄膜トランジスタ４０は、図１１に示すように絶縁性基板３１上に形成されたソース・ドレイン領域３２ａ及びチャネル領域３２ｂを有する結晶化シリコン薄膜３２と、この結晶化シリコン薄膜３２上であり且つチャネル領域３２ｂの上部に形成された第一ゲート絶縁膜３３Ａと、この第一ゲート絶縁膜３３Ａ上に形成された第二ゲート絶縁膜３３Ｂと、この第二ゲート絶縁膜３３Ｂ上に形成されたｎ＋ シリコン膜（シリコン薄膜）３５Ａから成るゲート電極３４とを備えている。更に、この薄膜トランジスタ４０は、その凹凸部分に形成された層間分離絶縁膜３８と、この層間分離絶縁膜３８に形成されたコンタクトホール３７に埋設された金属配線３９とを備えている。
【００８１】
この内、絶縁性基板３１としてはガラス基板３１ａ上にＣＶＤ酸化膜から成る基板カバー膜３１ｂを積層したものが用いられる。また、第一及び第二ゲート絶縁膜３３Ａ，３３Ｂはシリコン酸化膜若しくは窒化膜で形成される。
【００８２】
ここで、ｎ＋ シリコン膜３５Ａは８０ｎｍの膜厚に形成されており、第三実施形態と同様にその下層部分（第二ゲート絶縁膜３３Ｂ上から約１３ｎｍの部分）は非晶質層に、上層部分（ｎ＋ シリコン膜３５Ａの下層部分を除いた部分）は結晶質層になっている。
【００８３】
このように、非晶質材料である第一及び第二ゲート絶縁膜３３Ａ，３３Ｂ上に非晶質層を有するゲート電極３４が形成されているので、ソース・ドレイン領域３２ａを形成する際に従来例の如きチャネリングを防止することができ、トランジスタ特性の劣化を抑制することができる。
【００８４】
ここで、本実施形態における薄膜トランジスタ４０の製造方法について図９及び図１２に基づいて説明する。この図９及び図１２は、図９（ａ）から図９（ｅ），図１２（ｆ），図１２（ｇ）の順に進行するその製造工程を示す図である。
【００８５】
この薄膜トランジスタ４０は、途中まで第三実施形態の薄膜トランジスタ３０の製造工程と同様の工程（図９（ａ）から図９（ｅ）までの工程）を経て形成される。この為、ここではそれ以降の製造工程（図１２（ｆ）及び図１２（ｇ）の工程）について以下に説明する。尚、この場合、図９（ａ）から図９（ｅ）おける符号２１を３１に、符号２１ａを３１ａに、符号２１ｂを３１ｂに、符号２２Ａを３２Ａに、符号２２を３２に、符号２３Ａを３３Ａに、符号２３Ｂを３３Ｂに、符号２５Ａを３５Ａに置き換える。
【００８６】
図９（ｅ）に示すｎ＋ シリコン膜３５Ａが形成された後、図１２（ｆ）に示すように、後にチャネル領域３２ｂとなる部分の上方の第一及び第二ゲート絶縁膜３３Ａ，３３Ｂ，並びにｎ＋ シリコン膜３５Ａを残すようにパターニングが施される。これにより、図１２（ｆ）に示すゲート電極３４が形成される。
【００８７】
その後、ゲート電極３４をマスクとし不純物イオンが注入されソース・ドレイン領域３２ａが形成される。この場合、注入される不純物イオンの質量分離を行わないイオンドーピング法，イオン注入法，プラズマドーピング法，若しくはレーザドーピング法等を用いて形成される。
【００８８】
ここで、第三実施形態と同様にＣＭＯＳ型回路を形成する場合は、フォトリソグラフィを併用してｎ＋ 領域が必要なｎ型チャネル保護膜ＴＦＴ，若しくはｐ＋領域を要するｐ型チャネル保護膜ＴＦＴを作り分ける。
【００８９】
次に、エキシマレーザ光Ｌ２を再度照射する。これにより、ゲート電極３４及び結晶化シリコン薄膜２２が低抵抗化されると同時に、ソース・ドレイン領域３２ａが活性化される。
【００９０】
続いて、この凹凸部分に層間分離絶縁膜３８が堆積された後、フォトリソグラフィ並びにエッチング技術によって図１２（ｇ）に示すコンタクトホール３７が形成される。そして、その凹凸部分に金属（アルミニウム）が堆積された後、フォトリソグラフィ並びにエッチング技術によって金属配線３９が形成される。
【００９１】
ここで、層間分離絶縁膜３８としては膜の平坦化を図ることのできるＴＥＯＳ系酸化膜が用いられる。この場合、ＴＥＯＳ系酸化膜に代えてシリカ系塗布膜，若しくは有機塗布膜を用いることもできる。また、金属配線３９としてはアルミニウムに代えて銅，アルミニウム又は銅をベースとした合金，若しくはタングステン又はモリブデン等の高融点金属を用いることもできる。
【００９２】
以上のような製造工程を経ることによって、性能，信頼性の高い薄膜トランジスタ４０を形成することができる。
【００９３】
次に、前述した各実施形態の薄膜トランジスタを用いた２ｎ ×２ｍ ビットのストレージセルＭＥＭ２から成るメモリアレイを図１３に例示する。このメモリは、行デコーダＭＥＭ５が２ｎ 語の中から２ｍ ビットの一語を指定し、列デコーダＭＥＭ４がアクセスされている行の２ｍ ビットの内から２ｋ ビットを指定する。そして、外部インターフェース（図示略）との間をワード線ＭＥＭ１、ビット線ＭＥＭ３、増幅器／ドライバＭＥＭ６、列アドレスＭＥＭ７、行アドレスＭＥＭ８によってデータＭＥＭ９が転送されるものである。
【００９４】
続いて、前述した各実施形態の薄膜トランジスタを用いた液晶ライトバルブ（液晶ディスプレイＬＣＶ５）を図１４に、この液晶ライトバルブを応用したプロジェクタを図１５に例示する。
【００９５】
液晶（画素ＬＣＶ４）は、図１４に示すように周辺駆動回路データドライバＬＣＶ１、ゲートドライバＬＣＶ２によってアクティブマトリクスアレイＬＣＶ３に接続されて駆動される。そして、映像信号データＬＣＶ６が外部から入力され、各画素ＬＣＶ４に表示される。
【００９６】
図１５に示すプロジェクタＬＣＶ７は、ハロゲンランプＬＣＶ８にて生成された光がダイクロイックミラーＬＣＶ９を介してライトバルブＬＣＶ１０に入射し、その映像が投影レンズＬＣＶ１４を介してスクリーンＬＣＶ１５に投影されるものである。ここで、ライトバルブＬＣＶ１０としては、光の赤成分ＬＣＶ１１、緑成分ＬＣＶ１２、青成分ＬＣＶ１３に対応したものが各々用いられる。
【００９７】
尚、本発明の薄膜トランジスタは、他にアモルファスシリコンフォトダイオードの駆動に用いることも可能である。この場合、イメージセンサはアモルファスシリコンフォトダイオードと、主走査方向を制御する薄膜トランジスタで構成されるシフトレジスタと、読み出しスイッチとで構成される。光源、イメージセンサ、ファイバーアレイプレートを積層し、イメージセンサ背面から証明された原稿表面画像を、ファイバーアレイプレートを用いて画像読み取りする。ローラー及びエンコーダーによって副走査方向への移動位置読み取りがなされ、読み出した画像信号はプリント基板上に形成された外部回路を介してコンピュータ、記録装置に接続され携帯型スキャナが形成される。ここでは携帯型スキャナを例示したが、フラットベッド型スキャナ、ファクシミリ、若しくはデジタル複写機等のイメージセンサ、或いは２次元センサにも本発明の薄膜トランジスタを適用可能である。
【００９８】
【発明の効果】
本発明に係る薄膜トランジスタは、ゲート電極に非晶質層を設けている。この為、イオン注入法，若しくはイオンドーピング法を用い且つゲート電極をマスクとして自己整合的にソース・ドレイン領域を形成する場合に、注入される，若しくは導入されるイオンのチャネリングによる弊害を抑制することができる。これにより、イオンがより深くに到達し、即ちゲート電極を突き抜けてゲート絶縁膜中や結晶化シリコン薄膜中に到達し欠陥を生成することを防止することができ、製造プロセスにおけるチャネリングの弊害を考慮した素子設計が可能になる。
【００９９】
更に、非晶質材料であるゲート絶縁膜上へゲート電極を形成する際に、ゲート絶縁膜上に非晶質材料を，若しくはゲート絶縁膜との界面に非晶質層を備えたシリコン薄膜を設けているので、ゲート電極を安定して形成することができる。
【０１００】
また、ゲート電極としてのシリコン薄膜をパターニングした後、このシリコン薄膜をマスクとして結晶化シリコン薄膜にソース・ドレイン領域を形成する。そして、所定の照射強度のレーザー光を照射することによって、シリコン薄膜及び結晶化シリコン薄膜を低抵抗化すると同時に、ソース・ドレイン領域を活性化することができるという、従来にない優れた薄膜トランジスタを得ることが可能となる。
【図面の簡単な説明】
【図１】本発明に係る薄膜トランジスタの第一実施形態を示す図である。
【図２】図２（ａ）は本発明に係る薄膜トランジスタの第二実施形態を示す図であって、図２（ｂ）は図２（ａ）における矢印Ａ−Ａ線の断面図である。
【図３】膜厚の異なる各シリコン薄膜におけるシート抵抗又は抵抗率を示す表である。
【図４】シリコン薄膜の上層並びに下層における成分を示す表であって、図４（ａ）は膜厚４０．７ｎｍ、図４（ｂ）は膜厚６８．５ｎｍ、図４（ｃ）は膜厚１０４．６ｎｍのシリコン薄膜について示す表である。
【図５】膜厚の異なる各シリコン薄膜におけるエキシマレーザ光の照射強度とシリコン薄膜のシート抵抗値との関係を示す表である。
【図６】５０ｎｍの膜厚から成るシリコン薄膜及びソース・ドレイン領域におけるエキシマレーザ光の照射強度とシリコン薄膜又はソース・ドレイン領域のシート抵抗値との関係を示す表である。
【図７】７５ｎｍの膜厚から成るシリコン薄膜及びソース・ドレイン領域におけるエキシマレーザ光の照射強度とシリコン薄膜又はソース・ドレイン領域のシート抵抗値との関係を示す表である。
【図８】本発明に係る薄膜トランジスタの第三実施形態を示す図である。
【図９】図９（ａ）から図９（ｅ）は本実施形態の薄膜トランジスタの製造工程を示す図であって、図９（ａ）から図９（ｅ）の順に進行するその製造工程を示す図である。
【図１０】図１０（ｆ）から図１０（ｈ）は本実施形態の薄膜トランジスタの製造工程を示す図であって、図９（ｅ）の続きの工程を示すと共に図１０（ｆ）から図１０（ｈ）の順に進行するその製造工程を示す図である。
【図１１】本発明に係る薄膜トランジスタの第四実施形態を示す図である。
【図１２】図１２（ｆ）及び図１２（ｇ）は本実施形態の薄膜トランジスタの製造工程を示す図であって、図９（ｅ）の続きの工程を示すと共に図１２（ｆ），図１２（ｇ）の順に進行するその製造工程を示す図である。
【図１３】本発明に係る薄膜トランジスタをメモリに適用した場合を例示する図である。
【図１４】本発明に係る薄膜トランジスタを液晶表示素子に適用した場合を例示する図である。
【図１５】本発明に係る薄膜トランジスタをプロジェクタに適用した場合を例示する図である。
【符号の説明】
１，１１，２１，３１ 絶縁性基板
２，１２，２２，３２ 結晶化シリコン薄膜
２ａ，１２ａ，２２ａ，３２ａ ソース・ドレイン領域
２ｂ，１２ｂ，２２ｂ，３２ｂ チャネル領域
３，１３ ゲート絶縁膜
４，１４，２４，３４ ゲート電極
５，１５ 下層ゲートシリコン（非晶質層）
６，１６ 上層ゲートシリコン（結晶質層）
１０，２０，３０，４０ 薄膜トランジスタ
２３Ａ，３３Ａ 第一ゲート絶縁膜
２３Ｂ，３３Ｂ 第二ゲート絶縁膜
２５Ａ，３５Ａ ｎ＋ シリコン膜（シリコン薄膜）
【発明の属する技術分野】
本発明は、メモリ、ＣＰＵ等の半導体デバイス、若しくはディスプレイ、センサ、プリンティングデバイス等の機能機器の構成素子として用いられる絶縁体上に形成された薄膜トランジスタ及びその製造方法に関する。
【０００２】
【従来の技術】
従来、例えばガラス、石英等の絶縁性基板上に形成される薄膜トランジスタ（ＴＦＴ）の代表例としては水素化アモルファスシリコンＴＦＴ及び多結晶シリコンＴＦＴがある。
【０００３】
この内、水素化アモルファスシリコンＴＦＴは、その製造プロセスにおける最高温度が約３００℃程度であるので、絶縁性基板として安価な低軟化点ガラス基板を用いることができる。また、移動度としては１ｃｍ２ ／Ｖ・ｓｅｃ程度のキャリア移動度を実現している。
【０００４】
この水素化アモルファスシリコンＴＦＴは、アクティブマトリクス型液晶ディスプレイ（以下、「アクティブマトリクス型ＬＣＤ」という）における各画素のスイッチングトランジスタとして用いられ、画面周辺に配設されたドライバ集積回路（ＩＣ、単結晶シリコン基板上に形成されたＬＳＩ等）によって駆動される。この場合、水素化アモルファスシリコンＴＦＴは各画素毎に配設されている。これにより、このアクティブマトリクス型ＬＣＤは、周辺ドライバ集積回路から液晶駆動用の電気信号を送るパッシブマトリクス型ＬＣＤに比べて、クロストーク等が低減され良好な画像品質を得ることができるという特徴を有している。
【０００５】
次に、多結晶シリコンＴＦＴは、絶縁性基板として例えば石英基板を用い、且つ、ＬＳＩの製造プロセスと同等の約１０００℃程度の高温プロセスを用いることによって、キャリア移動度３０〜１００ｃｍ２ ／Ｖ・ｓｅｃの性能を得ることができる。
【０００６】
ここで、この多結晶シリコンＴＦＴを液晶ディスプレイに適用した場合について示す。この多結晶シリコンＴＦＴは、上述したようにＬＳＩの製造プロセスと同等の約１０００℃程度の高温プロセスにて形成されると共に高いキャリア移動度を実現することができる。これにより、各画素を駆動する多結晶シリコンＴＦＴ並びに周辺駆動回路部（例えばＬＳＩ）を同一の絶縁性基板上に且つ同時に形成することができ、上述したアクティブマトリクス型ＬＣＤに比べて液晶ディスプレイの小型化を図ることが容易になる。
【０００７】
具体的には、アクティブマトリクス型ＬＣＤにおいては、基板と周辺ドライバ集積回路との接続にタブ接続若しくはワイヤボンディング法が用いられている。この為、アクティブマトリクス型ＬＣＤは、その小型化若しくは高解像度化を図るにつれて基板と周辺ドライバ集積回路との接続ピッチが狭小化し、これらの接続を図り難くなってしまう。これに対して多結晶シリコンＴＦＴを用いた液晶ディスプレイでは、上述したように多結晶シリコンＴＦＴ並びに周辺駆動回路部を同一の絶縁性基板上に且つ同時に形成することができるので、その小型化が容易となる。
【０００８】
即ち、この多結晶シリコンＴＦＴは、液晶ディスプレイの製造プロセスにおける製造原価の低減，並びに小型化に寄与することができる。例えば、このような多結晶シリコンＴＦＴを用いた液晶ディスプレイとしては、液晶プロジェクタに用いられる液晶ライトバルブがある。この液晶ライトバルブでは、解像度１０００ｄｐｉ（dot per inch）相当の駆動回路一体型表示素子が実現されている。
【０００９】
しかしながら、この多結晶シリコンＴＦＴは上述したように約１０００℃程度の高温プロセスにて製造されているので、アクティブマトリクス型ＬＣＤにて用いることのできた安価な低軟化点ガラス基板を使用することができず、高価な石英基板を使用せざるを得ない。即ち、安価な低軟化点ガラス基板と多結晶シリコンＴＦＴとを用いた液晶ディスプレイを形成し難いという問題があった。そこで、低軟化点ガラス基板を使用する為に多結晶シリコンＴＦＴの製造プロセスにおける温度の低減が必要となり、その温度低減手段としてエキシマレーザ結晶化技術を応用した多結晶シリコン膜の低温形成技術が研究開発されている。
【００１０】
また、ゲート電極を形成する際には、例えばこのゲート電極にスパッタＡｌ膜を用いることによってプロセス温度の低温化を図っている。このようにして低軟化点ガラス基板の使用を可能にしているが、ここで新たな問題が生じている。具体的には、製造プロセス全体のプロセス温度の低温化が進展するに伴なってゲート絶縁膜に対する熱処理温度も低下せざるを得ず、ゲート絶縁膜の品質が低下してしまう。これにより、ゲート絶縁膜とゲート電極（Ａｌ）とが反応し易くなるので、更にＴＦＴ素子サイズの微細化，低電圧駆動化に伴なってゲート絶縁膜の薄膜化が図られているので、ゲート絶縁膜の信頼性が大幅に低下してしまうという問題があった。
【００１１】
ここで、この問題の解決を図ることのできる特開平１１−３０７７７７号公報にて開示されている薄膜トランジスタがある。この薄膜トランジスタは、絶縁性基板上に形成されたソース・ドレイン領域を有する結晶化シリコン薄膜と、この結晶化シリコン薄膜のチャネル領域の上部にゲート絶縁膜を介して形成された微結晶シリコン薄膜と、この微結晶シリコン薄膜上にスパッタ法を用いて形成されたゲート金属とを備えている。この場合、ソース・ドレイン領域は、ゲート電極をマスクとし、イオン注入法若しくはイオンドーピング法を用いて自己整合的に形成される。また、微結晶シリコン薄膜は、プラズマＣＶＤ法を用いて形成されている。このように、３００℃程度の低い成膜温度で抵抗の低いリンドープ層を得ることができるプラズマＣＶＤ法にて形成された微結晶シリコン薄膜を用いることによって上記問題を解決することができる。
【００１２】
【発明が解決しようとする課題】
しかしながら、ゲート電極の下層には微結晶シリコン薄膜、即ち結晶性材料が用いられている為、ソース・ドレイン領域の形成の際に注入若しくは導入されるイオンがチャネリングを起こし、このイオンがより深層まで到達してしまう恐れがある。具体的には、イオンがゲート電極を突き抜けてゲート絶縁膜中や結晶化シリコン薄膜中に到達しトランジスタ特性を劣化させてしまう恐れがあるという問題があった。
【００１３】
【発明の目的】
本発明は、かかる従来例の有する問題を改善し、イオンのチャネリングに起因するトランジスタ特性の劣化を抑制することのできる薄膜トランジスタを提供することを、その目的とする。
【００１４】
【課題を解決するための手段】
本発明に係る薄膜トランジスタは、基板上に形成されたソース・ドレイン領域及びチャネル領域を有する結晶化シリコン膜と、この結晶化シリコン膜上に形成されたゲート絶縁膜と、このゲート絶縁膜上に形成されたゲート電極とを備える、という構造から成る。ここで、ゲート電極に非晶質層及び結晶質層を設けている。
【００１５】
また、本発明に係る薄膜トランジスタの製造方法は、基板上にソース・ドレイン領域用の結晶化シリコン膜を形成する工程と、この結晶化シリコン膜上に、ゲート絶縁膜を形成する工程と、このゲート絶縁膜上に、ゲート電極を形成する工程とを有している薄膜トランジスタの製造方法について示すものである。この場合、ゲート電極の形成工程にて、ゲート電極の構成要素としての非晶質層及び結晶質層を形成する工程を備えている。
【００１６】
このように薄膜トランジスタを形成することによって、イオン注入法，若しくはイオンドーピング法を用い且つゲート電極をマスクとして自己整合的にソース・ドレイン領域を形成する場合に、従来例にて懸念された注入される，若しくは導入されるイオンのチャネリングによる弊害を抑制することができる。
【００１７】
また、非晶質層はゲート絶縁膜の表面上に設け、この非晶質層上に結晶質層を設けてもよい。ここで、ゲート電極について詳述すると、非晶質層を非晶質材料で形成すると共に、結晶質層を結晶性材料で形成してもよい。その製造方法として、例えばゲート絶縁膜上に非晶質層を形成する場合にあっては、前述した非晶質層の形成工程にてゲート絶縁膜上に非晶質材料を積層する。そして、前述した結晶質層の形成工程にて、この非晶質材料上に結晶性材料を積層する。この場合、非晶質材料及び結晶性材料としては、リン，砒素又はボロン等の不純物がドープされたシリコン薄膜を用いることができる。これにより、上述したようにイオンのチャネリングによる弊害を抑制することができる。
【００１８】
更に、非晶質層として非晶質材料を形成し、しかる後、この非晶質材料にレーザー光を照射することによって、非晶質材料の表面が結晶質層となるゲート電極を形成してもよい。このようにゲート電極を形成することによってもイオンのチャネリングによる弊害を抑制することができる。
【００１９】
また、ゲート電極の構成要素としてシリコン薄膜を形成し、このシリコン薄膜が非晶質層及び結晶質層を備えてもよい。その製造方法として、シリコン薄膜の形成工程にて、このシリコン薄膜の成膜時間を制御する。例えばゲート絶縁膜上にシリコン薄膜を形成する場合にあっては、ゲート絶縁膜との界面近傍が非晶質層となり且つこのシリコン薄膜の堆積の進行に伴なって結晶性が変化して非晶質層上が結晶質層となるよう成膜時間を制御する。この際、結晶質層中の結晶成分がゲート絶縁膜から離れるに従って増加する。このようにシリコン薄膜を形成することによってもイオンのチャネリングによる弊害を抑制することができる。
【００２０】
更に、シリコン薄膜を形成した後３００℃以上のアニールを行い、しかる後水素導入処理を行うことによって、シリコン薄膜の表面を保護することができる。
【００２１】
次に、上述したが如く形成されたシリコン薄膜をパターニングした後、このシリコン薄膜をマスクとして結晶化シリコン薄膜にソース・ドレイン領域を形成する。そして、所定の照射強度のレーザー光を照射する。これにより、シリコン薄膜及び結晶化シリコン薄膜を低抵抗化すると同時に、ソース・ドレイン領域を活性化することができる。
【００２２】
【発明の実施の形態】
本発明の第一実施形態を図１に基づいて説明する。この図１に示す符号１０は薄膜トランジスタを示す符号である。
【００２３】
この薄膜トランジスタ１０は、図１に示すように絶縁性基板１上に形成されたソース・ドレイン領域２ａ及びチャネル領域２ｂを有する結晶化シリコン薄膜２と、この結晶化シリコン薄膜２上に形成された例えばシリコン酸化膜から成るゲート絶縁膜３と、このゲート絶縁膜３上に形成されたゲート電極４とを備えている。
【００２４】
ここで、絶縁性基板１としてはガラス基板が用いられる。更に、結晶化シリコン薄膜２はノンドープ（不純物無添加）膜で形成され、ソース・ドレイン領域２ａはイオン注入法，若しくはイオンドーピング法を用い、価電子制御を目的としてリン，ボロン，砒素等の高濃度不純物を注入，若しくは導入して形成される。
【００２５】
また、ゲート電極４は、チャネル領域２ｂの上方に形成された下層ゲートシリコン５（非晶質層）と、この下層ゲートシリコン５上に形成された上層ゲートシリコン（結晶質層）６と、この上層ゲートシリコン６上に形成されたゲート金属７とを備えている。この内、下層ゲートシリコン５としては予めリンがドープされた非晶質シリコン（非晶質材料）が、上層ゲートシリコン６としては同様にリンがドープされた結晶性シリコン（結晶性材料）が用いられている。
【００２６】
このように、非晶質材料であるゲート絶縁膜３上に非晶質材料である下層ゲートシリコン５が形成されているので、ソース・ドレイン領域２ａを形成する際に従来例の如きチャネリングを防止することができ、トランジスタ特性の劣化を抑制することができる。
【００２７】
本実施形態においては、絶縁性基板１としてガラス基板を用いているが、ガラス基板上に後述する基板カバー膜を積層したものを，若しくはシリコン基板上に熱酸化膜が形成されたものを用いることもできる。また、結晶化シリコン薄膜２は、しきい値制御を目的とした低濃度不純物としてのリン，若しくはボロン等が導入されたものを用いることもできる。
【００２８】
次に、本発明の第二実施形態を図２（ａ），（ｂ）に基づいて説明する。この図２（ａ），（ｂ）に示す符号２０は薄膜トランジスタを示す符号である。
【００２９】
この薄膜トランジスタ２０は、図２（ａ）に示すように絶縁性基板１１上に形成されたソース・ドレイン領域１２ａ及びチャネル領域１２ｂを有する結晶化シリコン薄膜１２と、この結晶化シリコン薄膜１２上に形成された例えばシリコン酸化膜から成るゲート絶縁膜１３と、このゲート絶縁膜１３上であり且つチャネル領域１２ｂの上方に形成されたゲート電極１４とを備えている。
【００３０】
更に、このゲート電極１４は、その凹凸部分に形成された層間分離絶縁膜１８と、この層間分離絶縁膜１８及びゲート絶縁膜１３に形成されたコンタクトホール１７に埋設されたアルミニウムから成る図２（ａ），（ｂ）に示す金属配線１９とを備えている。これにより、配線抵抗の低減を図ることができる。
【００３１】
ここで、ゲート電極１４は、チャネル領域１２ｂの上方に形成された下層ゲートシリコン（非晶質層）１５と、この下層ゲートシリコン１５上に形成された上層ゲートシリコン（結晶質層）１６とを備えている。この内、下層ゲートシリコン１５としては予めリンがドープされた非晶質シリコン（非晶質材料）が、上層ゲートシリコン１６としては同様にリンがドープされた結晶性シリコン（結晶性材料）が用いられる。
【００３２】
また、絶縁性基板１１は第一実施形態と同様のものが用いられ、結晶化シリコン薄膜１２及びソース・ドレイン領域１２ａは、第一実施形態と同様に形成されている。
【００３３】
このように、非晶質材料であるゲート絶縁膜１３上に非晶質材料である下層ゲートシリコン１５が形成されているので、第一実施形態と同様にソース・ドレイン領域１２ａを形成する際に従来例の如きチャネリングを防止することができ、トランジスタ特性の劣化を抑制することができる。
【００３４】
本実施形態においては、金属配線１９としてアルミニウムを用いているが、これに代えて銅，タングステン，モリブデン，チタン等の金属、これらをベースとした合金、若しくは複数種の金属の積層体を用いることもできる。
【００３５】
ここで、上述した第一及び第二実施形態にて、上層ゲートシリコン６，１６としての結晶性シリコンを形成せずとも各実施形態と同様の効果を得ることができる。例えば、下層ゲートシリコン５，１５としての非晶質シリコンにレーザー光を照射することによって非晶質シリコンの表面を結晶質層にすればよい。
【００３６】
以上のように、各実施形態にて例示した薄膜トランジスタ１０，２０を構成することによって従来例の課題を解決することができるが、以下に示すような構成を採ることによっても同様に課題の解決を図ることができる。
【００３７】
先ず、非晶質材料から成るゲート絶縁膜上に形成されたシリコン薄膜の膜厚とその抵抗率との関係について示す。この為の試料としては、シリコン薄膜を平行平板型のＲＦプラズマＣＶＤ装置を用いてガラス基板（非晶質基板）上に形成したものを用いる。これにより、ゲート絶縁膜上にシリコン薄膜形成した場合と同等の結果を得ることができる。
【００３８】
リンをガスドープしたシリコン薄膜の形成条件は、
基板温度 ３２０℃
シラン流量 ２０ｓｃｃｍ
水素流量 １０００ｓｃｃｍ
ホスフィン（水素希釈０．５％）流量 ４０ｓｃｃｍ
ガス圧力 ５０Ｐａ
ＲＦ電力密度 １２８ｍＷ／ｃｍ2（連続放電）
典型的な成膜速度 ３７Ａ／ｍｉｎ
である。
【００３９】
この形成条件に基づきシリコン薄膜の成膜時間を制御して膜厚の異なる三種類（４０．７ｎｍ，６８．５ｎｍ，１０４．６ｎｍ）の試料を作製する。そして、各膜厚に対するシート抵抗を測定し、このシート抵抗を抵抗率に換算する。その結果（各膜厚とシート抵抗又は抵抗率との関係）を図３に示す。この図３により膜厚が厚くなるに従って抵抗率が低下していることが判る。このことから、膜厚方向に抵抗率の分布が生じていることが示唆される。
【００４０】
以上の結果を踏まえて分光エリプソメトリ測定を行い、Bruggemanの有効媒質近似(Effective Medium Approximation)を用いて膜厚方向に対する構造変化を解析した。
【００４１】
この解析には上述した三種類の試料を用いる。ここで、膜厚４０．７ｎｍ，６８．５ｎｍ，１０４．６ｎｍのシリコン薄膜の表面には各々膜厚３．４ｎｍ，９．２ｎｍ，１２．７ｎｍの表面酸化膜を形成する。そして、膜厚４０．７ｎｍの試料の解析結果を図４（ａ）に、膜厚６８．５ｎｍ試料の解析結果を図４（ｂ）に、膜厚１０４．６ｎｍの試料の解析結果を図４（ｃ）に示す。これらの測定，解析上の誤差は、ボイド成分を導入することで調整されている。
【００４２】
膜厚４０．７ｎｍのシリコン薄膜において、図４（ａ）に示すように下層（ガラス基板側）１３．１ｎｍのゲートシリコン層ではアモルファスシリコン成分が１００％であり、上層２７．６ｎｍのゲートシリコン層では結晶性シリコン成分が１４％に上昇していることが判る。
【００４３】
次に、膜厚６８．５ｎｍのシリコン薄膜において、図４（ｂ）に示すように下層２７．１ｎｍのゲートシリコン層では結晶性シリコン成分が観測されずアモルファスシリコン成分が７９％に減少している。また、上層４１．４ｎｍのゲートシリコン層では結晶性シリコン成分が４９％に増加していることが判る。
【００４４】
同様に、膜厚１０４．６ｎｍのシリコン薄膜において、図４（ｃ）に示すように下層４２．１ｎｍのゲートシリコン層では結晶性シリコン成分が観測されずアモルファスシリコン成分が７０％に減少している。また、上層６２．５ｎｍのゲートシリコン層では結晶性シリコン成分が６０％に増加していることが判る。
【００４５】
ここで、膜厚４０．７ｎｍのシリコン薄膜の解析結果にて、下層１３．１ｎｍのゲートシリコン層は１００％のアモルファスシリコン成分で構成されている為、他の二種類のシリコン薄膜においても１００％のアモルファスシリコン成分で構成される層は１３ｎｍ程度であると推察される。例えば、膜厚１０４．６ｎｍのシリコン薄膜について説明すると、その下層４２．１ｎｍにおけるガラス基板から約１３ｎｍの層は１００%のアモルファスシリコン成分で構成され、その上部約２９ｎｍの層は徐々に結晶成分が増加していると考えられる。
【００４６】
このことから、シリコン薄膜の成膜時間を制御することによってその下層を非晶質層に、上層を結晶質層に形成することができる。この結果に基づいて本発明の薄膜トランジスタにおける他の実施形態（第三及び第四実施形態）を後述する。
【００４７】
また、プラズマＣＶＤ法を用いて形成されたシリコン薄膜から成るゲート電極層は、第一及び第二実施形態に示すようにゲート金属（金属配線）を用いることによってＬＣＤのような大型デバイスにおいてもその配線抵抗を低減できる。しかしながら、より高い駆動能力が求められゲート絶縁膜の薄膜化やチャネル長の微細化が図られる場合にあっては、ゲート電極層にもより低い抵抗が要求される。この場合、６００℃から１０００℃程度の熱処理を施すことで結晶の結晶化が促進され、これによりゲート電極の低抵抗化を実現することができるが、これでは基板に安価な低軟化点ガラス（例えば８００℃以上で軟化するガラス）を用いることができなくなってしまう。
【００４８】
この為、以下のような解析結果に基づいて、より高い駆動能力が求められゲート絶縁膜の薄膜化やチャネル長の微細化が図られる場合にあっても基板に安価な低軟化点ガラス等を用いることのできる本発明の実施形態（第三及び第四実施形態）を示す。
【００４９】
ここで、三種類の膜厚（４５ｎｍ，７２ｎｍ，１０２ｎｍ）のシリコン薄膜から成る試料を用いて、エキシマレーザ光の照射強度とシリコン薄膜のシート抵抗値との関係を図５に示す。これら各シリコン薄膜はプラズマＣＶＤ法を用いて形成され、基板温度を室温に保ったままエキシマレーザ光の照射による再結晶化を図りシリコン薄膜のシート抵抗値を測定した。その結果、図５に示すようにエキシマレーザ光の照射強度の増大に伴なってシリコン薄膜のシート抵抗値が低下することが判る。この場合、エキシマレーザ光の照射強度を大きくしていくと、過大なエネルギーの投入により膜がアブレーションする。しかしながら、膜厚１０２ｎｍのシリコン薄膜では、照射強度を２３０ｍＪ／ｃｍ２ とするとシート抵抗値が３００オーム/□まで低下することが判る。
【００５０】
次に、エキシマレーザ光の照射強度とシリコン薄膜又はソース・ドレイン領域のシート抵抗値との関係を図６及び図７に示す。図６はシリコン薄膜及びソース・ドレイン領域の膜厚を各々５０ｎｍに、図７はこれらの膜厚を各々７５ｎｍに形成したものである。
【００５１】
各試料は、ＬＰＣＶＤ法を用いて形成されたソース・ドレイン領域を有するアモルファスシリコン層と、このアモルファスシリコン層上にプラズマＣＶＤ法を用いて形成されたシリコン薄膜（ゲートシリコン層）とを備えている。ここで、ソース・ドレイン領域は、ホスフィンガスを原料としたリンイオンがイオンドーピング法により導入されて形成される。この場合、ドーピング時の注入レンジは膜厚の略中央に設定されているが、質量分離されていない為、複数原子から成るリンイオン，リン及び水素の結合イオン，或いは水素イオン等も含まれている。
【００５２】
図６及び図７に示すように、エキシマレーザ光の照射強度が１３０〜２００ｍＪ／ｃｍ２ ではゲートシリコン層及びソース・ドレイン領域は各々同等の抵抗値を示している。これにより、例えばエキシマレーザ光の照射強度を１３０〜２００ｍＪ／ｃｍ２ に設定することによって各シリコン層の低抵抗化，並びにソース・ドレイン領域の活性化を同時に行うことができることが判明した。
【００５３】
ここで、本発明の薄膜トランジスタの第三実施形態を図８に基づいて説明する。この図８に示す符号３０は本実施形態の薄膜トランジスタを示す符号である。
【００５４】
この薄膜トランジスタ３０は、図８に示すように絶縁性基板２１上に形成されたソース・ドレイン領域２２ａ及びチャネル領域２２ｂを有する結晶化シリコン薄膜２２と、この結晶化シリコン薄膜２２上に形成された第一ゲート絶縁膜２３Ａと、この基板の凹凸部分を被覆するように形成された第二ゲート絶縁膜２３Ｂと、この第二ゲート絶縁膜２３Ｂ上に形成されたゲート電極２４とを備えている。更に、この薄膜トランジスタ３０は、その凹凸部分に形成された層間分離絶縁膜２８と、この層間分離絶縁膜２８及び第二ゲート絶縁膜２３Ｂに形成されたコンタクトホール２７に埋設された金属配線２９とを備えている。
【００５５】
この内、絶縁性基板２１としてはガラス基板２１ａ上にＣＶＤ酸化膜から成る基板カバー膜２１ｂを積層したものが用いられる。また、第一及び第二ゲート絶縁膜２３Ａ，２３Ｂはシリコン酸化膜若しくは窒化膜で形成される。
【００５６】
ここで、ゲート電極２４は、第二ゲート絶縁膜２３Ｂの表面上であり且つチャネル領域２２ｂの上方に形成されたｎ＋ シリコン膜（シリコン薄膜）２５Ａから成るゲートシリコン層２５と、このゲートシリコン層２５上に形成されたゲート金属２７とを備えている。このゲートシリコン層２５は８０ｎｍの膜厚に形成されており、その下層部分（第二ゲート絶縁膜２３Ｂ上から約１３ｎｍの部分）は非晶質層に、上層部分（ゲートシリコン層２５の下層部分を除いた部分）は結晶質層になっている。
【００５７】
このように、非晶質材料である第一及び第二ゲート絶縁膜２３Ａ，２３Ｂ上に非晶質層を有するゲートシリコン層２５が形成されているので、ソース・ドレイン領域２２ａを形成する際に従来例の如きチャネリングを防止することができ、トランジスタ特性の劣化を抑制することができる。
【００５８】
ここで、本実施形態における薄膜トランジスタ３０の製造方法について図９及び図１０に基づいて説明する。この図９及び図１０は、図９（ａ）から図９（ｅ），図１０（ｆ）から図１０（ｈ）の順に進行するその製造工程を示す図である。
【００５９】
先ず、有機物，金属，並びに微粒子等を洗浄することによって除去されたガラス基板２１ａ上に、ＣＶＤ酸化膜から成る基板カバー膜２１ｂを積層することによって図９（ａ）に示す絶縁性基板２１が形成される。そして、この絶縁性基板２１上にシリコン薄膜２２Ａが形成され、その後、有機物，金属，微粒子，並びに表面酸化膜等を除去する為の洗浄工程を経て薄膜形成装置（図示略）に導入される。
【００６０】
ここで、基板カバー膜２１ｂとしては、基板材料（アルカリ金属濃度を極力低減したガラス，表面を研磨加工した石英・ガラス等）に含まれる半導体デバイスに有害な不純物の拡散を防止することができるものが有効である。具体的に本実施形態の基板カバー膜２１ｂとしては酸化シリコン膜が用いられる。この酸化シリコン膜は、シランと酸素を原料ガスとし、ＬＰＣＶＤ（減圧化学的気相成長）法を用いて基板温度４５０℃でガラス基板２１ａ上に１μｍの膜厚に形成される。このように、ＬＰＣＶＤ法を用いることによってガラス基板２１ａの保持領域（例えば図９（ａ）に示すガラス基板２１ａの下面部分）を除いた表面全体をカバーすることもできる（図示略）。
【００６１】
この場合、基板カバー膜２１ｂ（酸化シリコン膜）は、ＴＥＯＳ（テトラエトキシシラン）と酸素ガスを原料としたプラズマＣＶＤ，若しくはＴＥＯＳとオゾンを原料とした常圧ＣＶＤ等を用いて形成することもできる。
【００６２】
続いて、シリコン薄膜２２Ａは、ジシランガスを原料とし、ＬＰＣＶＤ法を用いて基板温度５００℃で７５ｎｍの膜厚に形成される。これにより、シリコン薄膜２２Ａ中に含まれる水素原子濃度が１原子％以下となる為、後述するレーザ光Ｌ１の照射工程での水素放出によるシリコン薄膜２２Ａの荒れ等を防止することができる。
【００６３】
この場合、シリコン薄膜２２Ａを形成する際にプラズマＣＶＤ法を用いることもできる。このようにプラズマＣＶＤ法を用いても、絶縁性基板２１の温度，水素／シラン流量比，並びに水素／四フッ化シラン流量比等を調整することによって水素原子濃度の低いシリコン薄膜２２Ａを形成することができ、ＬＰＣＶＤ法を用いた場合と同様の効果を得ることができる。
【００６４】
次に、図９（ｂ）に示すようにレーザ光Ｌ１が照射され、シリコン薄膜２２Ａが結晶化シリコン薄膜２２に改質される。この場合、レーザ結晶化は９９．９９９９％以上の高純度窒素７００Ｔｏｒｒ（１Ｔｏｒｒ＝１．３３３×１０２ Ｐａ）以上の雰囲気で行われ、レーザ光Ｌ１の照射が完了した後、酸素ガスが導入される。
【００６５】
ここで、酸素ガスの導入前に水素プラズマ処理を行うことによって、結晶化シリコン薄膜２２中に存在するダングリングボンドのパッシベーションを行うことができる。この水素プラズマ処理は、第一及び第二ゲート絶縁膜２３Ａ，２３Ｂ，ゲート電極２４，若しくは金属配線２９等を形成した後の段階でも行うことができる。但し、３５０℃以上の製造工程を経るような場合はその工程よりも後に行い、水素パッシベーション後は製造プロセスの温度を３５０℃以下に保つことが望ましい。
【００６６】
続いて、ガスが排気された後、基板搬送室（図示略）を介してプラズマＣＶＤ室（図示略）に搬送される。そして、結晶化シリコン薄膜２２上に酸化シリコン膜から成る図９（ｃ）に示す第一ゲート絶縁膜２３Ａが形成される。この酸化シリコン膜は、シラン，ヘリウム，並びに酸素を原料ガスとし、プラズマＣＶＤ法を用いて基板温度３５０℃で１０ｎｍの膜厚に形成される。その後、必要に応じて水素プラズマ処理や加熱アニールが行われる。
【００６７】
次に、フォトリソグラフィ並びにエッチング技術を用いて図９（ｄ）に示すように結晶化シリコン薄膜２２と第一ゲート絶縁膜２３Ａとから成る積層膜のアイランドが形成される。この場合、結晶化シリコン薄膜２２に比べて第一ゲート絶縁膜２３Ａのエッチングレートが高いエッチング条件を選択することが望ましい。即ち、図９（ｄ）に示すように結晶化シリコン薄膜２２と第一ゲート絶縁膜２３Ａとが階段状（若しくはテーパ状）になるようエッチングを施すことが望ましい。これにより、ゲートリークを防止することができ、信頼性の高い薄膜トランジスタ３０を提供することが可能となる。
【００６８】
続いて、有機物，金属，並びに微粒子等を除去する為の洗浄工程を経て、上述したアイランドを被覆するように酸化シリコン膜から成る図９（ｅ）に示す第二ゲート絶縁膜２３Ｂが形成される。この酸化シリコン膜は、シランと酸素を原料ガスとし、ＬＰＣＶＤ法を用いて基板温度４５０℃で３０ｎｍの膜厚に形成される。この場合、酸化シリコン膜は、ＴＥＯＳと酸素ガスを原料としたプラズマＣＶＤ法，若しくはＴＥＯＳとオゾンを原料とした常圧ＣＶＤ法を用いて形成することもできる。
【００６９】
そして、第二ゲート絶縁膜２３Ｂ上にプラズマＣＶＤ法を用いて図９（ｅ）に示す８０ｎｍの膜厚から成るｎ＋ シリコン膜２５Ａが形成される。その後、このｎ＋ シリコン膜２５Ａは、後にチャネル領域２２ｂとなる部分の上方のｎ＋ シリコン膜２５Ａを残すようにパターニングが施される。これにより、図１０（ｆ）に示すゲートシリコン層２５が形成される。
【００７０】
続いて、ゲートシリコン層２５をマスクとして不純物イオンが注入されソース・ドレイン領域２２ａが形成される。この場合、注入される不純物イオンの質量分離を行わないイオンドーピング法，イオン注入法，プラズマドーピング法，若しくはレーザドーピング法等を用いて形成される。
【００７１】
ここで、ＣＭＯＳ型回路を形成する場合は、フォトリソグラフィを併用してｎ＋ 領域が必要なｎ型チャネル保護膜ＴＦＴ，若しくはｐ＋領域を要するｐ型チャネル保護膜ＴＦＴを作り分ける。
【００７２】
次に、エキシマレーザ光Ｌ２を再度照射する。これにより、ゲートシリコン層２５及び結晶化シリコン薄膜２２が低抵抗化されると同時に、ソース・ドレイン領域２２ａが活性化される。この場合、第一及び第二ゲート絶縁膜２３Ａ，２３Ｂの膜厚によってその表面でのエキシマレーザ光Ｌ２の反射率が変化する為、ゲートシリコン層２５及び結晶化シリコン薄膜２２が所望の抵抗値を得られるようにエキシマレーザ光Ｌ２の照射強度を調整することが望ましい。例えば、この照射強度は、所望の抵抗値，照射強度特性から決定すればよい。
【００７３】
また、ＬＰＣＶＤ法を用いてｎ＋ シリコン膜２５Ａを形成することによって、より高い照射強度のエキシマレーザ光Ｌ２を照射することができ、これにより、ゲート電極２４の更なる低抵抗化を図ることができる。ここで、プラズマＣＶＤ法を用いて形成されたｎ＋ シリコン膜２５Ａはアブレーションしきい強度が小さい為、ＬＰＣＶＤ法を用いて形成されたｎ＋ シリコン膜２５Ａに比べて低抵抗化を図り難い。この為、本実施形態においてはｎ＋ シリコン膜２５ＡがプラズマＣＶＤ法を用いて形成されているが、更なるゲート電極２４の低抵抗化が求められるような場合は、よりアブレーション開始強度の高いシリコン材料、例えばＬＰＣＶＤ法を用いて形成されたｎ＋ シリコン膜２５Ａを用いればよい。
【００７４】
次に、第二ゲート絶縁膜２３Ｂ及びゲートシリコン層２５を被覆するようにタングステンシリサイド膜が１１０ｎｍの膜厚に堆積された後、ゲートシリコン層２５の上部のタングステンシリサイド膜を残すようにパターニングが施され図１０（ｇ）に示すようにゲート金属２６が形成される。
【００７５】
ここで、前工程においてエキシマレーザ光Ｌ２の照射を行わない場合は、ゲート金属２６が形成された後に５５０℃の熱処理を施してソース・ドレイン領域２２ａの活性化を行う。この場合、熱処理温度は４００℃〜６００℃程度の範囲で適宜選択すればよい。
【００７６】
次に、この凹凸部分に層間分離絶縁膜２８が堆積された後、フォトリソグラフィ並びにエッチング技術によって図１０（ｈ）に示すコンタクトホール２７が形成される。そして、その凹凸部分に金属（アルミニウム）が堆積された後、フォトリソグラフィ並びにエッチング技術によって金属配線２９が形成される。
【００７７】
ここで、層間分離絶縁膜２８としては膜の平坦化を図ることのできるＴＥＯＳ系酸化膜が用いられる。この場合、ＴＥＯＳ系酸化膜に代えてシリカ系塗布膜，若しくは有機塗布膜を用いることもできる。また、金属配線２９としてはアルミニウムに代えて銅，アルミニウム又は銅をベースとした合金，若しくはタングステン又はモリブデン等の高融点金属を用いることもできる。
【００７８】
以上のような製造工程を経ることによって、性能，信頼性の高い薄膜トランジスタ３０を形成することができる。
【００７９】
次に、本発明の薄膜トランジスタの第四実施形態を図１１に基づいて説明する。この図１１に示す符号４０は本実施形態の薄膜トランジスタを示す符号である。
【００８０】
この薄膜トランジスタ４０は、図１１に示すように絶縁性基板３１上に形成されたソース・ドレイン領域３２ａ及びチャネル領域３２ｂを有する結晶化シリコン薄膜３２と、この結晶化シリコン薄膜３２上であり且つチャネル領域３２ｂの上部に形成された第一ゲート絶縁膜３３Ａと、この第一ゲート絶縁膜３３Ａ上に形成された第二ゲート絶縁膜３３Ｂと、この第二ゲート絶縁膜３３Ｂ上に形成されたｎ＋ シリコン膜（シリコン薄膜）３５Ａから成るゲート電極３４とを備えている。更に、この薄膜トランジスタ４０は、その凹凸部分に形成された層間分離絶縁膜３８と、この層間分離絶縁膜３８に形成されたコンタクトホール３７に埋設された金属配線３９とを備えている。
【００８１】
この内、絶縁性基板３１としてはガラス基板３１ａ上にＣＶＤ酸化膜から成る基板カバー膜３１ｂを積層したものが用いられる。また、第一及び第二ゲート絶縁膜３３Ａ，３３Ｂはシリコン酸化膜若しくは窒化膜で形成される。
【００８２】
ここで、ｎ＋ シリコン膜３５Ａは８０ｎｍの膜厚に形成されており、第三実施形態と同様にその下層部分（第二ゲート絶縁膜３３Ｂ上から約１３ｎｍの部分）は非晶質層に、上層部分（ｎ＋ シリコン膜３５Ａの下層部分を除いた部分）は結晶質層になっている。
【００８３】
このように、非晶質材料である第一及び第二ゲート絶縁膜３３Ａ，３３Ｂ上に非晶質層を有するゲート電極３４が形成されているので、ソース・ドレイン領域３２ａを形成する際に従来例の如きチャネリングを防止することができ、トランジスタ特性の劣化を抑制することができる。
【００８４】
ここで、本実施形態における薄膜トランジスタ４０の製造方法について図９及び図１２に基づいて説明する。この図９及び図１２は、図９（ａ）から図９（ｅ），図１２（ｆ），図１２（ｇ）の順に進行するその製造工程を示す図である。
【００８５】
この薄膜トランジスタ４０は、途中まで第三実施形態の薄膜トランジスタ３０の製造工程と同様の工程（図９（ａ）から図９（ｅ）までの工程）を経て形成される。この為、ここではそれ以降の製造工程（図１２（ｆ）及び図１２（ｇ）の工程）について以下に説明する。尚、この場合、図９（ａ）から図９（ｅ）おける符号２１を３１に、符号２１ａを３１ａに、符号２１ｂを３１ｂに、符号２２Ａを３２Ａに、符号２２を３２に、符号２３Ａを３３Ａに、符号２３Ｂを３３Ｂに、符号２５Ａを３５Ａに置き換える。
【００８６】
図９（ｅ）に示すｎ＋ シリコン膜３５Ａが形成された後、図１２（ｆ）に示すように、後にチャネル領域３２ｂとなる部分の上方の第一及び第二ゲート絶縁膜３３Ａ，３３Ｂ，並びにｎ＋ シリコン膜３５Ａを残すようにパターニングが施される。これにより、図１２（ｆ）に示すゲート電極３４が形成される。
【００８７】
その後、ゲート電極３４をマスクとし不純物イオンが注入されソース・ドレイン領域３２ａが形成される。この場合、注入される不純物イオンの質量分離を行わないイオンドーピング法，イオン注入法，プラズマドーピング法，若しくはレーザドーピング法等を用いて形成される。
【００８８】
ここで、第三実施形態と同様にＣＭＯＳ型回路を形成する場合は、フォトリソグラフィを併用してｎ＋ 領域が必要なｎ型チャネル保護膜ＴＦＴ，若しくはｐ＋領域を要するｐ型チャネル保護膜ＴＦＴを作り分ける。
【００８９】
次に、エキシマレーザ光Ｌ２を再度照射する。これにより、ゲート電極３４及び結晶化シリコン薄膜２２が低抵抗化されると同時に、ソース・ドレイン領域３２ａが活性化される。
【００９０】
続いて、この凹凸部分に層間分離絶縁膜３８が堆積された後、フォトリソグラフィ並びにエッチング技術によって図１２（ｇ）に示すコンタクトホール３７が形成される。そして、その凹凸部分に金属（アルミニウム）が堆積された後、フォトリソグラフィ並びにエッチング技術によって金属配線３９が形成される。
【００９１】
ここで、層間分離絶縁膜３８としては膜の平坦化を図ることのできるＴＥＯＳ系酸化膜が用いられる。この場合、ＴＥＯＳ系酸化膜に代えてシリカ系塗布膜，若しくは有機塗布膜を用いることもできる。また、金属配線３９としてはアルミニウムに代えて銅，アルミニウム又は銅をベースとした合金，若しくはタングステン又はモリブデン等の高融点金属を用いることもできる。
【００９２】
以上のような製造工程を経ることによって、性能，信頼性の高い薄膜トランジスタ４０を形成することができる。
【００９３】
次に、前述した各実施形態の薄膜トランジスタを用いた２ｎ ×２ｍ ビットのストレージセルＭＥＭ２から成るメモリアレイを図１３に例示する。このメモリは、行デコーダＭＥＭ５が２ｎ 語の中から２ｍ ビットの一語を指定し、列デコーダＭＥＭ４がアクセスされている行の２ｍ ビットの内から２ｋ ビットを指定する。そして、外部インターフェース（図示略）との間をワード線ＭＥＭ１、ビット線ＭＥＭ３、増幅器／ドライバＭＥＭ６、列アドレスＭＥＭ７、行アドレスＭＥＭ８によってデータＭＥＭ９が転送されるものである。
【００９４】
続いて、前述した各実施形態の薄膜トランジスタを用いた液晶ライトバルブ（液晶ディスプレイＬＣＶ５）を図１４に、この液晶ライトバルブを応用したプロジェクタを図１５に例示する。
【００９５】
液晶（画素ＬＣＶ４）は、図１４に示すように周辺駆動回路データドライバＬＣＶ１、ゲートドライバＬＣＶ２によってアクティブマトリクスアレイＬＣＶ３に接続されて駆動される。そして、映像信号データＬＣＶ６が外部から入力され、各画素ＬＣＶ４に表示される。
【００９６】
図１５に示すプロジェクタＬＣＶ７は、ハロゲンランプＬＣＶ８にて生成された光がダイクロイックミラーＬＣＶ９を介してライトバルブＬＣＶ１０に入射し、その映像が投影レンズＬＣＶ１４を介してスクリーンＬＣＶ１５に投影されるものである。ここで、ライトバルブＬＣＶ１０としては、光の赤成分ＬＣＶ１１、緑成分ＬＣＶ１２、青成分ＬＣＶ１３に対応したものが各々用いられる。
【００９７】
尚、本発明の薄膜トランジスタは、他にアモルファスシリコンフォトダイオードの駆動に用いることも可能である。この場合、イメージセンサはアモルファスシリコンフォトダイオードと、主走査方向を制御する薄膜トランジスタで構成されるシフトレジスタと、読み出しスイッチとで構成される。光源、イメージセンサ、ファイバーアレイプレートを積層し、イメージセンサ背面から証明された原稿表面画像を、ファイバーアレイプレートを用いて画像読み取りする。ローラー及びエンコーダーによって副走査方向への移動位置読み取りがなされ、読み出した画像信号はプリント基板上に形成された外部回路を介してコンピュータ、記録装置に接続され携帯型スキャナが形成される。ここでは携帯型スキャナを例示したが、フラットベッド型スキャナ、ファクシミリ、若しくはデジタル複写機等のイメージセンサ、或いは２次元センサにも本発明の薄膜トランジスタを適用可能である。
【００９８】
【発明の効果】
本発明に係る薄膜トランジスタは、ゲート電極に非晶質層を設けている。この為、イオン注入法，若しくはイオンドーピング法を用い且つゲート電極をマスクとして自己整合的にソース・ドレイン領域を形成する場合に、注入される，若しくは導入されるイオンのチャネリングによる弊害を抑制することができる。これにより、イオンがより深くに到達し、即ちゲート電極を突き抜けてゲート絶縁膜中や結晶化シリコン薄膜中に到達し欠陥を生成することを防止することができ、製造プロセスにおけるチャネリングの弊害を考慮した素子設計が可能になる。
【００９９】
更に、非晶質材料であるゲート絶縁膜上へゲート電極を形成する際に、ゲート絶縁膜上に非晶質材料を，若しくはゲート絶縁膜との界面に非晶質層を備えたシリコン薄膜を設けているので、ゲート電極を安定して形成することができる。
【０１００】
また、ゲート電極としてのシリコン薄膜をパターニングした後、このシリコン薄膜をマスクとして結晶化シリコン薄膜にソース・ドレイン領域を形成する。そして、所定の照射強度のレーザー光を照射することによって、シリコン薄膜及び結晶化シリコン薄膜を低抵抗化すると同時に、ソース・ドレイン領域を活性化することができるという、従来にない優れた薄膜トランジスタを得ることが可能となる。
【図面の簡単な説明】
【図１】本発明に係る薄膜トランジスタの第一実施形態を示す図である。
【図２】図２（ａ）は本発明に係る薄膜トランジスタの第二実施形態を示す図であって、図２（ｂ）は図２（ａ）における矢印Ａ−Ａ線の断面図である。
【図３】膜厚の異なる各シリコン薄膜におけるシート抵抗又は抵抗率を示す表である。
【図４】シリコン薄膜の上層並びに下層における成分を示す表であって、図４（ａ）は膜厚４０．７ｎｍ、図４（ｂ）は膜厚６８．５ｎｍ、図４（ｃ）は膜厚１０４．６ｎｍのシリコン薄膜について示す表である。
【図５】膜厚の異なる各シリコン薄膜におけるエキシマレーザ光の照射強度とシリコン薄膜のシート抵抗値との関係を示す表である。
【図６】５０ｎｍの膜厚から成るシリコン薄膜及びソース・ドレイン領域におけるエキシマレーザ光の照射強度とシリコン薄膜又はソース・ドレイン領域のシート抵抗値との関係を示す表である。
【図７】７５ｎｍの膜厚から成るシリコン薄膜及びソース・ドレイン領域におけるエキシマレーザ光の照射強度とシリコン薄膜又はソース・ドレイン領域のシート抵抗値との関係を示す表である。
【図８】本発明に係る薄膜トランジスタの第三実施形態を示す図である。
【図９】図９（ａ）から図９（ｅ）は本実施形態の薄膜トランジスタの製造工程を示す図であって、図９（ａ）から図９（ｅ）の順に進行するその製造工程を示す図である。
【図１０】図１０（ｆ）から図１０（ｈ）は本実施形態の薄膜トランジスタの製造工程を示す図であって、図９（ｅ）の続きの工程を示すと共に図１０（ｆ）から図１０（ｈ）の順に進行するその製造工程を示す図である。
【図１１】本発明に係る薄膜トランジスタの第四実施形態を示す図である。
【図１２】図１２（ｆ）及び図１２（ｇ）は本実施形態の薄膜トランジスタの製造工程を示す図であって、図９（ｅ）の続きの工程を示すと共に図１２（ｆ），図１２（ｇ）の順に進行するその製造工程を示す図である。
【図１３】本発明に係る薄膜トランジスタをメモリに適用した場合を例示する図である。
【図１４】本発明に係る薄膜トランジスタを液晶表示素子に適用した場合を例示する図である。
【図１５】本発明に係る薄膜トランジスタをプロジェクタに適用した場合を例示する図である。
【符号の説明】
１，１１，２１，３１ 絶縁性基板
２，１２，２２，３２ 結晶化シリコン薄膜
２ａ，１２ａ，２２ａ，３２ａ ソース・ドレイン領域
２ｂ，１２ｂ，２２ｂ，３２ｂ チャネル領域
３，１３ ゲート絶縁膜
４，１４，２４，３４ ゲート電極
５，１５ 下層ゲートシリコン（非晶質層）
６，１６ 上層ゲートシリコン（結晶質層）
１０，２０，３０，４０ 薄膜トランジスタ
２３Ａ，３３Ａ 第一ゲート絶縁膜
２３Ｂ，３３Ｂ 第二ゲート絶縁膜
２５Ａ，３５Ａ ｎ＋ シリコン膜（シリコン薄膜）
Claims (6)
- 基板上に形成されたソース・ドレイン領域及びチャネル領域を有する結晶化シリコン膜と、当該結晶化シリコン膜上に形成されたゲート絶縁膜と、当該ゲート絶縁膜上に形成されたゲート電極とを備える薄膜トランジスタであって、
前記ゲート電極は、非晶質層及び結晶質層から成るシリコン薄膜を有し、
前記シリコン薄膜は、前記非晶質層と前記結晶質層とで同じ成膜条件で形成され、
前記非晶質層と前記結晶質層とは、前記シリコン薄膜の成膜時間によって、当該非晶質層が前記ゲート絶縁膜側になり且つ当該記結晶質層が当該非晶質層上になるように形成された、
ことを特徴とした薄膜トランジスタ。 - 前記結晶質層中の結晶成分が、前記ゲート絶縁膜から離れるに従って増加することを特徴とした請求項１記載の薄膜トランジスタ。
- 基板上に、ソース・ドレイン領域用の結晶化シリコン膜を形成する工程と、
この結晶化シリコン膜上に、ゲート絶縁膜を形成する工程と、
このゲート絶縁膜上に、ゲート電極を形成する工程とを有する薄膜トランジスタの製造方法であって、
前記ゲート電極の形成工程にて、当該ゲート電極の構成要素としての非晶質層及び結晶質層から成るシリコン薄膜を形成する工程を有し、
このシリコン薄膜の形成工程にて、当該シリコン薄膜の成膜条件を前記非晶質層と前記結晶質層とで同じにするとともに、当該シリコン薄膜の前記ゲート絶縁膜側が当該非晶質層となり且つ当該非晶質層上が当該結晶質層となるよう当該シリコン薄膜の成膜時間を制御する、
ことを特徴とした薄膜トランジスタの製造方法。 - 前記シリコン薄膜を形成した後３００℃以上のアニールを行い、しかる後水素導入処理を行うことを特徴とした請求項３記載の薄膜トランジスタの製造方法。
- 前記シリコン薄膜をパターニングした後、当該シリコン薄膜をマスクとして前記ソース・ドレイン領域を形成し、しかる後所定の照射強度のレーザー光を照射することを特徴とした請求項３又は４記載の薄膜トランジスタの製造方法。
- 前記シリコン薄膜を、前記ゲート絶縁膜上に形成することを特徴とした請求項３，４又は５記載の薄膜トランジスタの製造方法。
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