JP2002009295A - 薄膜トランジスタ及びその製造方法 - Google Patents
薄膜トランジスタ及びその製造方法Info
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Abstract
(57)【要約】
【課題】 イオンのチャネリングに起因するトランジス
タ特性の劣化を抑制することのできる薄膜トランジスタ
を提供すること。 【解決手段】 基板１上に形成されたソース・ドレイン
領域２ａ及びチャネル領域２ｂを有する結晶化シリコン
膜２と、この結晶化シリコン膜２上に形成されたゲート
絶縁膜３と、このゲート絶縁膜３上に形成されたゲート
電極４とを備える薄膜トランジスタ１０にて、ゲート電
極４に非晶質層５及び結晶質層６を設けること。
タ特性の劣化を抑制することのできる薄膜トランジスタ
を提供すること。 【解決手段】 基板１上に形成されたソース・ドレイン
領域２ａ及びチャネル領域２ｂを有する結晶化シリコン
膜２と、この結晶化シリコン膜２上に形成されたゲート
絶縁膜３と、このゲート絶縁膜３上に形成されたゲート
電極４とを備える薄膜トランジスタ１０にて、ゲート電
極４に非晶質層５及び結晶質層６を設けること。
Description
【０００１】
【発明の属する技術分野】本発明は、メモリ、ＣＰＵ等
の半導体デバイス、若しくはディスプレイ、センサ、プ
リンティングデバイス等の機能機器の構成素子として用
いられる絶縁体上に形成された薄膜トランジスタ及びそ
の製造方法に関する。
の半導体デバイス、若しくはディスプレイ、センサ、プ
リンティングデバイス等の機能機器の構成素子として用
いられる絶縁体上に形成された薄膜トランジスタ及びそ
の製造方法に関する。
【０００２】
【従来の技術】従来、例えばガラス、石英等の絶縁性基
板上に形成される薄膜トランジスタ（ＴＦＴ）の代表例
としては水素化アモルファスシリコンＴＦＴ及び多結晶
シリコンＴＦＴがある。
板上に形成される薄膜トランジスタ（ＴＦＴ）の代表例
としては水素化アモルファスシリコンＴＦＴ及び多結晶
シリコンＴＦＴがある。
【０００３】この内、水素化アモルファスシリコンＴＦ
Ｔは、その製造プロセスにおける最高温度が約３００℃
程度であるので、絶縁性基板として安価な低軟化点ガラ
ス基板を用いることができる。また、移動度としては１
ｃｍ２ ／Ｖ・ｓｅｃ程度のキャリア移動度を実現して
いる。
Ｔは、その製造プロセスにおける最高温度が約３００℃
程度であるので、絶縁性基板として安価な低軟化点ガラ
ス基板を用いることができる。また、移動度としては１
ｃｍ２ ／Ｖ・ｓｅｃ程度のキャリア移動度を実現して
いる。
【０００４】この水素化アモルファスシリコンＴＦＴ
は、アクティブマトリクス型液晶ディスプレイ（以下、
「アクティブマトリクス型ＬＣＤ」という）における各
画素のスイッチングトランジスタとして用いられ、画面
周辺に配設されたドライバ集積回路（ＩＣ、単結晶シリ
コン基板上に形成されたＬＳＩ等）によって駆動され
る。この場合、水素化アモルファスシリコンＴＦＴは各
画素毎に配設されている。これにより、このアクティブ
マトリクス型ＬＣＤは、周辺ドライバ集積回路から液晶
駆動用の電気信号を送るパッシブマトリクス型ＬＣＤに
比べて、クロストーク等が低減され良好な画像品質を得
ることができるという特徴を有している。
は、アクティブマトリクス型液晶ディスプレイ（以下、
「アクティブマトリクス型ＬＣＤ」という）における各
画素のスイッチングトランジスタとして用いられ、画面
周辺に配設されたドライバ集積回路（ＩＣ、単結晶シリ
コン基板上に形成されたＬＳＩ等）によって駆動され
る。この場合、水素化アモルファスシリコンＴＦＴは各
画素毎に配設されている。これにより、このアクティブ
マトリクス型ＬＣＤは、周辺ドライバ集積回路から液晶
駆動用の電気信号を送るパッシブマトリクス型ＬＣＤに
比べて、クロストーク等が低減され良好な画像品質を得
ることができるという特徴を有している。
【０００５】次に、多結晶シリコンＴＦＴは、絶縁性基
板として例えば石英基板を用い、且つ、ＬＳＩの製造プ
ロセスと同等の約１０００℃程度の高温プロセスを用い
ることによって、キャリア移動度３０〜１００ｃｍ２
／Ｖ・ｓｅｃの性能を得ることができる。
板として例えば石英基板を用い、且つ、ＬＳＩの製造プ
ロセスと同等の約１０００℃程度の高温プロセスを用い
ることによって、キャリア移動度３０〜１００ｃｍ２
／Ｖ・ｓｅｃの性能を得ることができる。
【０００６】ここで、この多結晶シリコンＴＦＴを液晶
ディスプレイに適用した場合について示す。この多結晶
シリコンＴＦＴは、上述したようにＬＳＩの製造プロセ
スと同等の約１０００℃程度の高温プロセスにて形成さ
れると共に高いキャリア移動度を実現することができ
る。これにより、各画素を駆動する多結晶シリコンＴＦ
Ｔ並びに周辺駆動回路部（例えばＬＳＩ）を同一の絶縁
性基板上に且つ同時に形成することができ、上述したア
クティブマトリクス型ＬＣＤに比べて液晶ディスプレイ
の小型化を図ることが容易になる。
ディスプレイに適用した場合について示す。この多結晶
シリコンＴＦＴは、上述したようにＬＳＩの製造プロセ
スと同等の約１０００℃程度の高温プロセスにて形成さ
れると共に高いキャリア移動度を実現することができ
る。これにより、各画素を駆動する多結晶シリコンＴＦ
Ｔ並びに周辺駆動回路部（例えばＬＳＩ）を同一の絶縁
性基板上に且つ同時に形成することができ、上述したア
クティブマトリクス型ＬＣＤに比べて液晶ディスプレイ
の小型化を図ることが容易になる。
【０００７】具体的には、アクティブマトリクス型ＬＣ
Ｄにおいては、基板と周辺ドライバ集積回路との接続に
タブ接続若しくはワイヤボンディング法が用いられてい
る。この為、アクティブマトリクス型ＬＣＤは、その小
型化若しくは高解像度化を図るにつれて基板と周辺ドラ
イバ集積回路との接続ピッチが狭小化し、これらの接続
を図り難くなってしまう。これに対して多結晶シリコン
ＴＦＴを用いた液晶ディスプレイでは、上述したように
多結晶シリコンＴＦＴ並びに周辺駆動回路部を同一の絶
縁性基板上に且つ同時に形成することができるので、そ
の小型化が容易となる。
Ｄにおいては、基板と周辺ドライバ集積回路との接続に
タブ接続若しくはワイヤボンディング法が用いられてい
る。この為、アクティブマトリクス型ＬＣＤは、その小
型化若しくは高解像度化を図るにつれて基板と周辺ドラ
イバ集積回路との接続ピッチが狭小化し、これらの接続
を図り難くなってしまう。これに対して多結晶シリコン
ＴＦＴを用いた液晶ディスプレイでは、上述したように
多結晶シリコンＴＦＴ並びに周辺駆動回路部を同一の絶
縁性基板上に且つ同時に形成することができるので、そ
の小型化が容易となる。
【０００８】即ち、この多結晶シリコンＴＦＴは、液晶
ディスプレイの製造プロセスにおける製造原価の低減，
並びに小型化に寄与することができる。例えば、このよ
うな多結晶シリコンＴＦＴを用いた液晶ディスプレイと
しては、液晶プロジェクタに用いられる液晶ライトバル
ブがある。この液晶ライトバルブでは、解像度１０００
ｄｐｉ（dot per inch）相当の駆動回路一体型表示素子
が実現されている。
ディスプレイの製造プロセスにおける製造原価の低減，
並びに小型化に寄与することができる。例えば、このよ
うな多結晶シリコンＴＦＴを用いた液晶ディスプレイと
しては、液晶プロジェクタに用いられる液晶ライトバル
ブがある。この液晶ライトバルブでは、解像度１０００
ｄｐｉ（dot per inch）相当の駆動回路一体型表示素子
が実現されている。
【０００９】しかしながら、この多結晶シリコンＴＦＴ
は上述したように約１０００℃程度の高温プロセスにて
製造されているので、アクティブマトリクス型ＬＣＤに
て用いることのできた安価な低軟化点ガラス基板を使用
することができず、高価な石英基板を使用せざるを得な
い。即ち、安価な低軟化点ガラス基板と多結晶シリコン
ＴＦＴとを用いた液晶ディスプレイを形成し難いという
問題があった。そこで、低軟化点ガラス基板を使用する
為に多結晶シリコンＴＦＴの製造プロセスにおける温度
の低減が必要となり、その温度低減手段としてエキシマ
レーザ結晶化技術を応用した多結晶シリコン膜の低温形
成技術が研究開発されている。
は上述したように約１０００℃程度の高温プロセスにて
製造されているので、アクティブマトリクス型ＬＣＤに
て用いることのできた安価な低軟化点ガラス基板を使用
することができず、高価な石英基板を使用せざるを得な
い。即ち、安価な低軟化点ガラス基板と多結晶シリコン
ＴＦＴとを用いた液晶ディスプレイを形成し難いという
問題があった。そこで、低軟化点ガラス基板を使用する
為に多結晶シリコンＴＦＴの製造プロセスにおける温度
の低減が必要となり、その温度低減手段としてエキシマ
レーザ結晶化技術を応用した多結晶シリコン膜の低温形
成技術が研究開発されている。
【００１０】また、ゲート電極を形成する際には、例え
ばこのゲート電極にスパッタＡｌ膜を用いることによっ
てプロセス温度の低温化を図っている。このようにして
低軟化点ガラス基板の使用を可能にしているが、ここで
新たな問題が生じている。具体的には、製造プロセス全
体のプロセス温度の低温化が進展するに伴なってゲート
絶縁膜に対する熱処理温度も低下せざるを得ず、ゲート
絶縁膜の品質が低下してしまう。これにより、ゲート絶
縁膜とゲート電極（Ａｌ）とが反応し易くなるので、更
にＴＦＴ素子サイズの微細化，低電圧駆動化に伴なって
ゲート絶縁膜の薄膜化が図られているので、ゲート絶縁
膜の信頼性が大幅に低下してしまうという問題があっ
た。
ばこのゲート電極にスパッタＡｌ膜を用いることによっ
てプロセス温度の低温化を図っている。このようにして
低軟化点ガラス基板の使用を可能にしているが、ここで
新たな問題が生じている。具体的には、製造プロセス全
体のプロセス温度の低温化が進展するに伴なってゲート
絶縁膜に対する熱処理温度も低下せざるを得ず、ゲート
絶縁膜の品質が低下してしまう。これにより、ゲート絶
縁膜とゲート電極（Ａｌ）とが反応し易くなるので、更
にＴＦＴ素子サイズの微細化，低電圧駆動化に伴なって
ゲート絶縁膜の薄膜化が図られているので、ゲート絶縁
膜の信頼性が大幅に低下してしまうという問題があっ
た。
【００１１】ここで、この問題の解決を図ることのでき
る特開平１１−３０７７７７号公報にて開示されている
薄膜トランジスタがある。この薄膜トランジスタは、絶
縁性基板上に形成されたソース・ドレイン領域を有する
結晶化シリコン薄膜と、この結晶化シリコン薄膜のチャ
ネル領域の上部にゲート絶縁膜を介して形成された微結
晶シリコン薄膜と、この微結晶シリコン薄膜上にスパッ
タ法を用いて形成されたゲート金属とを備えている。こ
の場合、ソース・ドレイン領域は、ゲート電極をマスク
とし、イオン注入法若しくはイオンドーピング法を用い
て自己整合的に形成される。また、微結晶シリコン薄膜
は、プラズマＣＶＤ法を用いて形成されている。このよ
うに、３００℃程度の低い成膜温度で抵抗の低いリンド
ープ層を得ることができるプラズマＣＶＤ法にて形成さ
れた微結晶シリコン薄膜を用いることによって上記問題
を解決することができる。
る特開平１１−３０７７７７号公報にて開示されている
薄膜トランジスタがある。この薄膜トランジスタは、絶
縁性基板上に形成されたソース・ドレイン領域を有する
結晶化シリコン薄膜と、この結晶化シリコン薄膜のチャ
ネル領域の上部にゲート絶縁膜を介して形成された微結
晶シリコン薄膜と、この微結晶シリコン薄膜上にスパッ
タ法を用いて形成されたゲート金属とを備えている。こ
の場合、ソース・ドレイン領域は、ゲート電極をマスク
とし、イオン注入法若しくはイオンドーピング法を用い
て自己整合的に形成される。また、微結晶シリコン薄膜
は、プラズマＣＶＤ法を用いて形成されている。このよ
うに、３００℃程度の低い成膜温度で抵抗の低いリンド
ープ層を得ることができるプラズマＣＶＤ法にて形成さ
れた微結晶シリコン薄膜を用いることによって上記問題
を解決することができる。
【００１２】
【発明が解決しようとする課題】しかしながら、ゲート
電極の下層には微結晶シリコン薄膜、即ち結晶性材料が
用いられている為、ソース・ドレイン領域の形成の際に
注入若しくは導入されるイオンがチャネリングを起こ
し、このイオンがより深層まで到達してしまう恐れがあ
る。具体的には、イオンがゲート電極を突き抜けてゲー
ト絶縁膜中や結晶化シリコン薄膜中に到達しトランジス
タ特性を劣化させてしまう恐れがあるという問題があっ
た。
電極の下層には微結晶シリコン薄膜、即ち結晶性材料が
用いられている為、ソース・ドレイン領域の形成の際に
注入若しくは導入されるイオンがチャネリングを起こ
し、このイオンがより深層まで到達してしまう恐れがあ
る。具体的には、イオンがゲート電極を突き抜けてゲー
ト絶縁膜中や結晶化シリコン薄膜中に到達しトランジス
タ特性を劣化させてしまう恐れがあるという問題があっ
た。
【００１３】
【発明の目的】本発明は、かかる従来例の有する問題を
改善し、イオンのチャネリングに起因するトランジスタ
特性の劣化を抑制することのできる薄膜トランジスタを
提供することを、その目的とする。
改善し、イオンのチャネリングに起因するトランジスタ
特性の劣化を抑制することのできる薄膜トランジスタを
提供することを、その目的とする。
【００１４】
【課題を解決するための手段】本発明に係る薄膜トラン
ジスタは、基板上に形成されたソース・ドレイン領域及
びチャネル領域を有する結晶化シリコン膜と、この結晶
化シリコン膜上に形成されたゲート絶縁膜と、このゲー
ト絶縁膜上に形成されたゲート電極とを備える、という
構造から成る。ここで、ゲート電極に非晶質層及び結晶
質層を設けている。
ジスタは、基板上に形成されたソース・ドレイン領域及
びチャネル領域を有する結晶化シリコン膜と、この結晶
化シリコン膜上に形成されたゲート絶縁膜と、このゲー
ト絶縁膜上に形成されたゲート電極とを備える、という
構造から成る。ここで、ゲート電極に非晶質層及び結晶
質層を設けている。
【００１５】また、本発明に係る薄膜トランジスタの製
造方法は、基板上にソース・ドレイン領域用の結晶化シ
リコン膜を形成する工程と、この結晶化シリコン膜上
に、ゲート絶縁膜を形成する工程と、このゲート絶縁膜
上に、ゲート電極を形成する工程とを有している薄膜ト
ランジスタの製造方法について示すものである。この場
合、ゲート電極の形成工程にて、ゲート電極の構成要素
としての非晶質層及び結晶質層を形成する工程を備えて
いる。
造方法は、基板上にソース・ドレイン領域用の結晶化シ
リコン膜を形成する工程と、この結晶化シリコン膜上
に、ゲート絶縁膜を形成する工程と、このゲート絶縁膜
上に、ゲート電極を形成する工程とを有している薄膜ト
ランジスタの製造方法について示すものである。この場
合、ゲート電極の形成工程にて、ゲート電極の構成要素
としての非晶質層及び結晶質層を形成する工程を備えて
いる。
【００１６】このように薄膜トランジスタを形成するこ
とによって、イオン注入法，若しくはイオンドーピング
法を用い且つゲート電極をマスクとして自己整合的にソ
ース・ドレイン領域を形成する場合に、従来例にて懸念
された注入される，若しくは導入されるイオンのチャネ
リングによる弊害を抑制することができる。
とによって、イオン注入法，若しくはイオンドーピング
法を用い且つゲート電極をマスクとして自己整合的にソ
ース・ドレイン領域を形成する場合に、従来例にて懸念
された注入される，若しくは導入されるイオンのチャネ
リングによる弊害を抑制することができる。
【００１７】また、非晶質層はゲート絶縁膜の表面上に
設け、この非晶質層上に結晶質層を設けてもよい。ここ
で、ゲート電極について詳述すると、非晶質層を非晶質
材料で形成すると共に、結晶質層を結晶性材料で形成し
てもよい。その製造方法として、例えばゲート絶縁膜上
に非晶質層を形成する場合にあっては、前述した非晶質
層の形成工程にてゲート絶縁膜上に非晶質材料を積層す
る。そして、前述した結晶質層の形成工程にて、この非
晶質材料上に結晶性材料を積層する。この場合、非晶質
材料及び結晶性材料としては、リン，砒素又はボロン等
の不純物がドープされたシリコン薄膜を用いることがで
きる。これにより、上述したようにイオンのチャネリン
グによる弊害を抑制することができる。
設け、この非晶質層上に結晶質層を設けてもよい。ここ
で、ゲート電極について詳述すると、非晶質層を非晶質
材料で形成すると共に、結晶質層を結晶性材料で形成し
てもよい。その製造方法として、例えばゲート絶縁膜上
に非晶質層を形成する場合にあっては、前述した非晶質
層の形成工程にてゲート絶縁膜上に非晶質材料を積層す
る。そして、前述した結晶質層の形成工程にて、この非
晶質材料上に結晶性材料を積層する。この場合、非晶質
材料及び結晶性材料としては、リン，砒素又はボロン等
の不純物がドープされたシリコン薄膜を用いることがで
きる。これにより、上述したようにイオンのチャネリン
グによる弊害を抑制することができる。
【００１８】更に、非晶質層として非晶質材料を形成
し、しかる後、この非晶質材料にレーザー光を照射する
ことによって、非晶質材料の表面が結晶質層となるゲー
ト電極を形成してもよい。このようにゲート電極を形成
することによってもイオンのチャネリングによる弊害を
抑制することができる。
し、しかる後、この非晶質材料にレーザー光を照射する
ことによって、非晶質材料の表面が結晶質層となるゲー
ト電極を形成してもよい。このようにゲート電極を形成
することによってもイオンのチャネリングによる弊害を
抑制することができる。
【００１９】また、ゲート電極の構成要素としてシリコ
ン薄膜を形成し、このシリコン薄膜が非晶質層及び結晶
質層を備えてもよい。その製造方法として、シリコン薄
膜の形成工程にて、このシリコン薄膜の成膜時間を制御
する。例えばゲート絶縁膜上にシリコン薄膜を形成する
場合にあっては、ゲート絶縁膜との界面近傍が非晶質層
となり且つこのシリコン薄膜の堆積の進行に伴なって結
晶性が変化して非晶質層上が結晶質層となるよう成膜時
間を制御する。この際、結晶質層中の結晶成分がゲート
絶縁膜から離れるに従って増加する。このようにシリコ
ン薄膜を形成することによってもイオンのチャネリング
による弊害を抑制することができる。
ン薄膜を形成し、このシリコン薄膜が非晶質層及び結晶
質層を備えてもよい。その製造方法として、シリコン薄
膜の形成工程にて、このシリコン薄膜の成膜時間を制御
する。例えばゲート絶縁膜上にシリコン薄膜を形成する
場合にあっては、ゲート絶縁膜との界面近傍が非晶質層
となり且つこのシリコン薄膜の堆積の進行に伴なって結
晶性が変化して非晶質層上が結晶質層となるよう成膜時
間を制御する。この際、結晶質層中の結晶成分がゲート
絶縁膜から離れるに従って増加する。このようにシリコ
ン薄膜を形成することによってもイオンのチャネリング
による弊害を抑制することができる。
【００２０】更に、シリコン薄膜を形成した後３００℃
以上のアニールを行い、しかる後水素導入処理を行うこ
とによって、シリコン薄膜の表面を保護することができ
る。
以上のアニールを行い、しかる後水素導入処理を行うこ
とによって、シリコン薄膜の表面を保護することができ
る。
【００２１】次に、上述したが如く形成されたシリコン
薄膜をパターニングした後、このシリコン薄膜をマスク
として結晶化シリコン薄膜にソース・ドレイン領域を形
成する。そして、所定の照射強度のレーザー光を照射す
る。これにより、シリコン薄膜及び結晶化シリコン薄膜
を低抵抗化すると同時に、ソース・ドレイン領域を活性
化することができる。
薄膜をパターニングした後、このシリコン薄膜をマスク
として結晶化シリコン薄膜にソース・ドレイン領域を形
成する。そして、所定の照射強度のレーザー光を照射す
る。これにより、シリコン薄膜及び結晶化シリコン薄膜
を低抵抗化すると同時に、ソース・ドレイン領域を活性
化することができる。
【００２２】
【発明の実施の形態】本発明の第一実施形態を図１に基
づいて説明する。この図１に示す符号１０は薄膜トラン
ジスタを示す符号である。
づいて説明する。この図１に示す符号１０は薄膜トラン
ジスタを示す符号である。
【００２３】この薄膜トランジスタ１０は、図１に示す
ように絶縁性基板１上に形成されたソース・ドレイン領
域２ａ及びチャネル領域２ｂを有する結晶化シリコン薄
膜２と、この結晶化シリコン薄膜２上に形成された例え
ばシリコン酸化膜から成るゲート絶縁膜３と、このゲー
ト絶縁膜３上に形成されたゲート電極４とを備えてい
る。
ように絶縁性基板１上に形成されたソース・ドレイン領
域２ａ及びチャネル領域２ｂを有する結晶化シリコン薄
膜２と、この結晶化シリコン薄膜２上に形成された例え
ばシリコン酸化膜から成るゲート絶縁膜３と、このゲー
ト絶縁膜３上に形成されたゲート電極４とを備えてい
る。
【００２４】ここで、絶縁性基板１としてはガラス基板
が用いられる。更に、結晶化シリコン薄膜２はノンドー
プ（不純物無添加）膜で形成され、ソース・ドレイン領
域２ａはイオン注入法，若しくはイオンドーピング法を
用い、価電子制御を目的としてリン，ボロン，砒素等の
高濃度不純物を注入，若しくは導入して形成される。
が用いられる。更に、結晶化シリコン薄膜２はノンドー
プ（不純物無添加）膜で形成され、ソース・ドレイン領
域２ａはイオン注入法，若しくはイオンドーピング法を
用い、価電子制御を目的としてリン，ボロン，砒素等の
高濃度不純物を注入，若しくは導入して形成される。
【００２５】また、ゲート電極４は、チャネル領域２ｂ
の上方に形成された下層ゲートシリコン５（非晶質層）
と、この下層ゲートシリコン５上に形成された上層ゲー
トシリコン（結晶質層）６と、この上層ゲートシリコン
６上に形成されたゲート金属７とを備えている。この
内、下層ゲートシリコン５としては予めリンがドープさ
れた非晶質シリコン（非晶質材料）が、上層ゲートシリ
コン６としては同様にリンがドープされた結晶性シリコ
ン（結晶性材料）が用いられている。
の上方に形成された下層ゲートシリコン５（非晶質層）
と、この下層ゲートシリコン５上に形成された上層ゲー
トシリコン（結晶質層）６と、この上層ゲートシリコン
６上に形成されたゲート金属７とを備えている。この
内、下層ゲートシリコン５としては予めリンがドープさ
れた非晶質シリコン（非晶質材料）が、上層ゲートシリ
コン６としては同様にリンがドープされた結晶性シリコ
ン（結晶性材料）が用いられている。
【００２６】このように、非晶質材料であるゲート絶縁
膜３上に非晶質材料である下層ゲートシリコン５が形成
されているので、ソース・ドレイン領域２ａを形成する
際に従来例の如きチャネリングを防止することができ、
トランジスタ特性の劣化を抑制することができる。
膜３上に非晶質材料である下層ゲートシリコン５が形成
されているので、ソース・ドレイン領域２ａを形成する
際に従来例の如きチャネリングを防止することができ、
トランジスタ特性の劣化を抑制することができる。
【００２７】本実施形態においては、絶縁性基板１とし
てガラス基板を用いているが、ガラス基板上に後述する
基板カバー膜を積層したものを，若しくはシリコン基板
上に熱酸化膜が形成されたものを用いることもできる。
また、結晶化シリコン薄膜２は、しきい値制御を目的と
した低濃度不純物としてのリン，若しくはボロン等が導
入されたものを用いることもできる。
てガラス基板を用いているが、ガラス基板上に後述する
基板カバー膜を積層したものを，若しくはシリコン基板
上に熱酸化膜が形成されたものを用いることもできる。
また、結晶化シリコン薄膜２は、しきい値制御を目的と
した低濃度不純物としてのリン，若しくはボロン等が導
入されたものを用いることもできる。
【００２８】次に、本発明の第二実施形態を図２
（ａ），（ｂ）に基づいて説明する。この図２（ａ），
（ｂ）に示す符号２０は薄膜トランジスタを示す符号で
ある。
（ａ），（ｂ）に基づいて説明する。この図２（ａ），
（ｂ）に示す符号２０は薄膜トランジスタを示す符号で
ある。
【００２９】この薄膜トランジスタ２０は、図２（ａ）
に示すように絶縁性基板１１上に形成されたソース・ド
レイン領域１２ａ及びチャネル領域１２ｂを有する結晶
化シリコン薄膜１２と、この結晶化シリコン薄膜１２上
に形成された例えばシリコン酸化膜から成るゲート絶縁
膜１３と、このゲート絶縁膜１３上であり且つチャネル
領域１２ｂの上方に形成されたゲート電極１４とを備え
ている。
に示すように絶縁性基板１１上に形成されたソース・ド
レイン領域１２ａ及びチャネル領域１２ｂを有する結晶
化シリコン薄膜１２と、この結晶化シリコン薄膜１２上
に形成された例えばシリコン酸化膜から成るゲート絶縁
膜１３と、このゲート絶縁膜１３上であり且つチャネル
領域１２ｂの上方に形成されたゲート電極１４とを備え
ている。
【００３０】更に、このゲート電極１４は、その凹凸部
分に形成された層間分離絶縁膜１８と、この層間分離絶
縁膜１８及びゲート絶縁膜１３に形成されたコンタクト
ホール１７に埋設されたアルミニウムから成る図２
（ａ），（ｂ）に示す金属配線１９とを備えている。こ
れにより、配線抵抗の低減を図ることができる。
分に形成された層間分離絶縁膜１８と、この層間分離絶
縁膜１８及びゲート絶縁膜１３に形成されたコンタクト
ホール１７に埋設されたアルミニウムから成る図２
（ａ），（ｂ）に示す金属配線１９とを備えている。こ
れにより、配線抵抗の低減を図ることができる。
【００３１】ここで、ゲート電極１４は、チャネル領域
１２ｂの上方に形成された下層ゲートシリコン（非晶質
層）１５と、この下層ゲートシリコン１５上に形成され
た上層ゲートシリコン（結晶質層）１６とを備えてい
る。この内、下層ゲートシリコン１５としては予めリン
がドープされた非晶質シリコン（非晶質材料）が、上層
ゲートシリコン１６としては同様にリンがドープされた
結晶性シリコン（結晶性材料）が用いられる。
１２ｂの上方に形成された下層ゲートシリコン（非晶質
層）１５と、この下層ゲートシリコン１５上に形成され
た上層ゲートシリコン（結晶質層）１６とを備えてい
る。この内、下層ゲートシリコン１５としては予めリン
がドープされた非晶質シリコン（非晶質材料）が、上層
ゲートシリコン１６としては同様にリンがドープされた
結晶性シリコン（結晶性材料）が用いられる。
【００３２】また、絶縁性基板１１は第一実施形態と同
様のものが用いられ、結晶化シリコン薄膜１２及びソー
ス・ドレイン領域１２ａは、第一実施形態と同様に形成
されている。
様のものが用いられ、結晶化シリコン薄膜１２及びソー
ス・ドレイン領域１２ａは、第一実施形態と同様に形成
されている。
【００３３】このように、非晶質材料であるゲート絶縁
膜１３上に非晶質材料である下層ゲートシリコン１５が
形成されているので、第一実施形態と同様にソース・ド
レイン領域１２ａを形成する際に従来例の如きチャネリ
ングを防止することができ、トランジスタ特性の劣化を
抑制することができる。
膜１３上に非晶質材料である下層ゲートシリコン１５が
形成されているので、第一実施形態と同様にソース・ド
レイン領域１２ａを形成する際に従来例の如きチャネリ
ングを防止することができ、トランジスタ特性の劣化を
抑制することができる。
【００３４】本実施形態においては、金属配線１９とし
てアルミニウムを用いているが、これに代えて銅，タン
グステン，モリブデン，チタン等の金属、これらをベー
スとした合金、若しくは複数種の金属の積層体を用いる
こともできる。
てアルミニウムを用いているが、これに代えて銅，タン
グステン，モリブデン，チタン等の金属、これらをベー
スとした合金、若しくは複数種の金属の積層体を用いる
こともできる。
【００３５】ここで、上述した第一及び第二実施形態に
て、上層ゲートシリコン６，１６としての結晶性シリコ
ンを形成せずとも各実施形態と同様の効果を得ることが
できる。例えば、下層ゲートシリコン５，１５としての
非晶質シリコンにレーザー光を照射することによって非
晶質シリコンの表面を結晶質層にすればよい。
て、上層ゲートシリコン６，１６としての結晶性シリコ
ンを形成せずとも各実施形態と同様の効果を得ることが
できる。例えば、下層ゲートシリコン５，１５としての
非晶質シリコンにレーザー光を照射することによって非
晶質シリコンの表面を結晶質層にすればよい。
【００３６】以上のように、各実施形態にて例示した薄
膜トランジスタ１０，２０を構成することによって従来
例の課題を解決することができるが、以下に示すような
構成を採ることによっても同様に課題の解決を図ること
ができる。
膜トランジスタ１０，２０を構成することによって従来
例の課題を解決することができるが、以下に示すような
構成を採ることによっても同様に課題の解決を図ること
ができる。
【００３７】先ず、非晶質材料から成るゲート絶縁膜上
に形成されたシリコン薄膜の膜厚とその抵抗率との関係
について示す。この為の試料としては、シリコン薄膜を
平行平板型のＲＦプラズマＣＶＤ装置を用いてガラス基
板（非晶質基板）上に形成したものを用いる。これによ
り、ゲート絶縁膜上にシリコン薄膜形成した場合と同等
の結果を得ることができる。
に形成されたシリコン薄膜の膜厚とその抵抗率との関係
について示す。この為の試料としては、シリコン薄膜を
平行平板型のＲＦプラズマＣＶＤ装置を用いてガラス基
板（非晶質基板）上に形成したものを用いる。これによ
り、ゲート絶縁膜上にシリコン薄膜形成した場合と同等
の結果を得ることができる。
【００３８】リンをガスドープしたシリコン薄膜の形成
条件は、 基板温度 ３２０℃ シラン流量 ２０ｓｃｃｍ 水素流量 １０００ｓｃｃｍ ホスフィン（水素希釈０．５％）流量 ４０ｓｃｃｍ ガス圧力 ５０Ｐａ ＲＦ電力密度 １２８ｍＷ／ｃｍ2（連続放電） 典型的な成膜速度 ３７Ａ／ｍｉｎ である。
条件は、 基板温度 ３２０℃ シラン流量 ２０ｓｃｃｍ 水素流量 １０００ｓｃｃｍ ホスフィン（水素希釈０．５％）流量 ４０ｓｃｃｍ ガス圧力 ５０Ｐａ ＲＦ電力密度 １２８ｍＷ／ｃｍ2（連続放電） 典型的な成膜速度 ３７Ａ／ｍｉｎ である。
【００３９】この形成条件に基づきシリコン薄膜の成膜
時間を制御して膜厚の異なる三種類（４０．７ｎｍ，６
８．５ｎｍ，１０４．６ｎｍ）の試料を作製する。そし
て、各膜厚に対するシート抵抗を測定し、このシート抵
抗を抵抗率に換算する。その結果（各膜厚とシート抵抗
又は抵抗率との関係）を図３に示す。この図３により膜
厚が厚くなるに従って抵抗率が低下していることが判
る。このことから、膜厚方向に抵抗率の分布が生じてい
ることが示唆される。
時間を制御して膜厚の異なる三種類（４０．７ｎｍ，６
８．５ｎｍ，１０４．６ｎｍ）の試料を作製する。そし
て、各膜厚に対するシート抵抗を測定し、このシート抵
抗を抵抗率に換算する。その結果（各膜厚とシート抵抗
又は抵抗率との関係）を図３に示す。この図３により膜
厚が厚くなるに従って抵抗率が低下していることが判
る。このことから、膜厚方向に抵抗率の分布が生じてい
ることが示唆される。
【００４０】以上の結果を踏まえて分光エリプソメトリ
測定を行い、Bruggemanの有効媒質近似(Effective Medi
um Approximation)を用いて膜厚方向に対する構造変化
を解析した。
測定を行い、Bruggemanの有効媒質近似(Effective Medi
um Approximation)を用いて膜厚方向に対する構造変化
を解析した。
【００４１】この解析には上述した三種類の試料を用い
る。ここで、膜厚４０．７ｎｍ，６８．５ｎｍ，１０
４．６ｎｍのシリコン薄膜の表面には各々膜厚３．４ｎ
ｍ，９．２ｎｍ，１２．７ｎｍの表面酸化膜を形成す
る。そして、膜厚４０．７ｎｍの試料の解析結果を図４
（ａ）に、膜厚６８．５ｎｍ試料の解析結果を図４
（ｂ）に、膜厚１０４．６ｎｍの試料の解析結果を図４
（ｃ）に示す。これらの測定，解析上の誤差は、ボイド
成分を導入することで調整されている。
る。ここで、膜厚４０．７ｎｍ，６８．５ｎｍ，１０
４．６ｎｍのシリコン薄膜の表面には各々膜厚３．４ｎ
ｍ，９．２ｎｍ，１２．７ｎｍの表面酸化膜を形成す
る。そして、膜厚４０．７ｎｍの試料の解析結果を図４
（ａ）に、膜厚６８．５ｎｍ試料の解析結果を図４
（ｂ）に、膜厚１０４．６ｎｍの試料の解析結果を図４
（ｃ）に示す。これらの測定，解析上の誤差は、ボイド
成分を導入することで調整されている。
【００４２】膜厚４０．７ｎｍのシリコン薄膜におい
て、図４（ａ）に示すように下層（ガラス基板側）１
３．１ｎｍのゲートシリコン層ではアモルファスシリコ
ン成分が１００％であり、上層２７．６ｎｍのゲートシ
リコン層では結晶性シリコン成分が１４％に上昇してい
ることが判る。
て、図４（ａ）に示すように下層（ガラス基板側）１
３．１ｎｍのゲートシリコン層ではアモルファスシリコ
ン成分が１００％であり、上層２７．６ｎｍのゲートシ
リコン層では結晶性シリコン成分が１４％に上昇してい
ることが判る。
【００４３】次に、膜厚６８．５ｎｍのシリコン薄膜に
おいて、図４（ｂ）に示すように下層２７．１ｎｍのゲ
ートシリコン層では結晶性シリコン成分が観測されずア
モルファスシリコン成分が７９％に減少している。ま
た、上層４１．４ｎｍのゲートシリコン層では結晶性シ
リコン成分が４９％に増加していることが判る。
おいて、図４（ｂ）に示すように下層２７．１ｎｍのゲ
ートシリコン層では結晶性シリコン成分が観測されずア
モルファスシリコン成分が７９％に減少している。ま
た、上層４１．４ｎｍのゲートシリコン層では結晶性シ
リコン成分が４９％に増加していることが判る。
【００４４】同様に、膜厚１０４．６ｎｍのシリコン薄
膜において、図４（ｃ）に示すように下層４２．１ｎｍ
のゲートシリコン層では結晶性シリコン成分が観測され
ずアモルファスシリコン成分が７０％に減少している。
また、上層６２．５ｎｍのゲートシリコン層では結晶性
シリコン成分が６０％に増加していることが判る。
膜において、図４（ｃ）に示すように下層４２．１ｎｍ
のゲートシリコン層では結晶性シリコン成分が観測され
ずアモルファスシリコン成分が７０％に減少している。
また、上層６２．５ｎｍのゲートシリコン層では結晶性
シリコン成分が６０％に増加していることが判る。
【００４５】ここで、膜厚４０．７ｎｍのシリコン薄膜
の解析結果にて、下層１３．１ｎｍのゲートシリコン層
は１００％のアモルファスシリコン成分で構成されてい
る為、他の二種類のシリコン薄膜においても１００％の
アモルファスシリコン成分で構成される層は１３ｎｍ程
度であると推察される。例えば、膜厚１０４．６ｎｍの
シリコン薄膜について説明すると、その下層４２．１ｎ
ｍにおけるガラス基板から約１３ｎｍの層は１００%の
アモルファスシリコン成分で構成され、その上部約２９
ｎｍの層は徐々に結晶成分が増加していると考えられ
る。
の解析結果にて、下層１３．１ｎｍのゲートシリコン層
は１００％のアモルファスシリコン成分で構成されてい
る為、他の二種類のシリコン薄膜においても１００％の
アモルファスシリコン成分で構成される層は１３ｎｍ程
度であると推察される。例えば、膜厚１０４．６ｎｍの
シリコン薄膜について説明すると、その下層４２．１ｎ
ｍにおけるガラス基板から約１３ｎｍの層は１００%の
アモルファスシリコン成分で構成され、その上部約２９
ｎｍの層は徐々に結晶成分が増加していると考えられ
る。
【００４６】このことから、シリコン薄膜の成膜時間を
制御することによってその下層を非晶質層に、上層を結
晶質層に形成することができる。この結果に基づいて本
発明の薄膜トランジスタにおける他の実施形態（第三及
び第四実施形態）を後述する。
制御することによってその下層を非晶質層に、上層を結
晶質層に形成することができる。この結果に基づいて本
発明の薄膜トランジスタにおける他の実施形態（第三及
び第四実施形態）を後述する。
【００４７】また、プラズマＣＶＤ法を用いて形成され
たシリコン薄膜から成るゲート電極層は、第一及び第二
実施形態に示すようにゲート金属（金属配線）を用いる
ことによってＬＣＤのような大型デバイスにおいてもそ
の配線抵抗を低減できる。しかしながら、より高い駆動
能力が求められゲート絶縁膜の薄膜化やチャネル長の微
細化が図られる場合にあっては、ゲート電極層にもより
低い抵抗が要求される。この場合、６００℃から１００
０℃程度の熱処理を施すことで結晶の結晶化が促進さ
れ、これによりゲート電極の低抵抗化を実現することが
できるが、これでは基板に安価な低軟化点ガラス（例え
ば８００℃以上で軟化するガラス）を用いることができ
なくなってしまう。
たシリコン薄膜から成るゲート電極層は、第一及び第二
実施形態に示すようにゲート金属（金属配線）を用いる
ことによってＬＣＤのような大型デバイスにおいてもそ
の配線抵抗を低減できる。しかしながら、より高い駆動
能力が求められゲート絶縁膜の薄膜化やチャネル長の微
細化が図られる場合にあっては、ゲート電極層にもより
低い抵抗が要求される。この場合、６００℃から１００
０℃程度の熱処理を施すことで結晶の結晶化が促進さ
れ、これによりゲート電極の低抵抗化を実現することが
できるが、これでは基板に安価な低軟化点ガラス（例え
ば８００℃以上で軟化するガラス）を用いることができ
なくなってしまう。
【００４８】この為、以下のような解析結果に基づい
て、より高い駆動能力が求められゲート絶縁膜の薄膜化
やチャネル長の微細化が図られる場合にあっても基板に
安価な低軟化点ガラス等を用いることのできる本発明の
実施形態（第三及び第四実施形態）を示す。
て、より高い駆動能力が求められゲート絶縁膜の薄膜化
やチャネル長の微細化が図られる場合にあっても基板に
安価な低軟化点ガラス等を用いることのできる本発明の
実施形態（第三及び第四実施形態）を示す。
【００４９】ここで、三種類の膜厚（４５ｎｍ，７２ｎ
ｍ，１０２ｎｍ）のシリコン薄膜から成る試料を用い
て、エキシマレーザ光の照射強度とシリコン薄膜のシー
ト抵抗値との関係を図５に示す。これら各シリコン薄膜
はプラズマＣＶＤ法を用いて形成され、基板温度を室温
に保ったままエキシマレーザ光の照射による再結晶化を
図りシリコン薄膜のシート抵抗値を測定した。その結
果、図５に示すようにエキシマレーザ光の照射強度の増
大に伴なってシリコン薄膜のシート抵抗値が低下するこ
とが判る。この場合、エキシマレーザ光の照射強度を大
きくしていくと、過大なエネルギーの投入により膜がア
ブレーションする。しかしながら、膜厚１０２ｎｍのシ
リコン薄膜では、照射強度を２３０ｍＪ／ｃｍ２ とす
るとシート抵抗値が３００オーム/□まで低下すること
が判る。
ｍ，１０２ｎｍ）のシリコン薄膜から成る試料を用い
て、エキシマレーザ光の照射強度とシリコン薄膜のシー
ト抵抗値との関係を図５に示す。これら各シリコン薄膜
はプラズマＣＶＤ法を用いて形成され、基板温度を室温
に保ったままエキシマレーザ光の照射による再結晶化を
図りシリコン薄膜のシート抵抗値を測定した。その結
果、図５に示すようにエキシマレーザ光の照射強度の増
大に伴なってシリコン薄膜のシート抵抗値が低下するこ
とが判る。この場合、エキシマレーザ光の照射強度を大
きくしていくと、過大なエネルギーの投入により膜がア
ブレーションする。しかしながら、膜厚１０２ｎｍのシ
リコン薄膜では、照射強度を２３０ｍＪ／ｃｍ２ とす
るとシート抵抗値が３００オーム/□まで低下すること
が判る。
【００５０】次に、エキシマレーザ光の照射強度とシリ
コン薄膜又はソース・ドレイン領域のシート抵抗値との
関係を図６及び図７に示す。図６はシリコン薄膜及びソ
ース・ドレイン領域の膜厚を各々５０ｎｍに、図７はこ
れらの膜厚を各々７５ｎｍに形成したものである。
コン薄膜又はソース・ドレイン領域のシート抵抗値との
関係を図６及び図７に示す。図６はシリコン薄膜及びソ
ース・ドレイン領域の膜厚を各々５０ｎｍに、図７はこ
れらの膜厚を各々７５ｎｍに形成したものである。
【００５１】各試料は、ＬＰＣＶＤ法を用いて形成され
たソース・ドレイン領域を有するアモルファスシリコン
層と、このアモルファスシリコン層上にプラズマＣＶＤ
法を用いて形成されたシリコン薄膜（ゲートシリコン
層）とを備えている。ここで、ソース・ドレイン領域
は、ホスフィンガスを原料としたリンイオンがイオンド
ーピング法により導入されて形成される。この場合、ド
ーピング時の注入レンジは膜厚の略中央に設定されてい
るが、質量分離されていない為、複数原子から成るリン
イオン，リン及び水素の結合イオン，或いは水素イオン
等も含まれている。
たソース・ドレイン領域を有するアモルファスシリコン
層と、このアモルファスシリコン層上にプラズマＣＶＤ
法を用いて形成されたシリコン薄膜（ゲートシリコン
層）とを備えている。ここで、ソース・ドレイン領域
は、ホスフィンガスを原料としたリンイオンがイオンド
ーピング法により導入されて形成される。この場合、ド
ーピング時の注入レンジは膜厚の略中央に設定されてい
るが、質量分離されていない為、複数原子から成るリン
イオン，リン及び水素の結合イオン，或いは水素イオン
等も含まれている。
【００５２】図６及び図７に示すように、エキシマレー
ザ光の照射強度が１３０〜２００ｍＪ／ｃｍ２ ではゲ
ートシリコン層及びソース・ドレイン領域は各々同等の
抵抗値を示している。これにより、例えばエキシマレー
ザ光の照射強度を１３０〜２００ｍＪ／ｃｍ２ に設定
することによって各シリコン層の低抵抗化，並びにソー
ス・ドレイン領域の活性化を同時に行うことができるこ
とが判明した。
ザ光の照射強度が１３０〜２００ｍＪ／ｃｍ２ ではゲ
ートシリコン層及びソース・ドレイン領域は各々同等の
抵抗値を示している。これにより、例えばエキシマレー
ザ光の照射強度を１３０〜２００ｍＪ／ｃｍ２ に設定
することによって各シリコン層の低抵抗化，並びにソー
ス・ドレイン領域の活性化を同時に行うことができるこ
とが判明した。
【００５３】ここで、本発明の薄膜トランジスタの第三
実施形態を図８に基づいて説明する。この図８に示す符
号３０は本実施形態の薄膜トランジスタを示す符号であ
る。
実施形態を図８に基づいて説明する。この図８に示す符
号３０は本実施形態の薄膜トランジスタを示す符号であ
る。
【００５４】この薄膜トランジスタ３０は、図８に示す
ように絶縁性基板２１上に形成されたソース・ドレイン
領域２２ａ及びチャネル領域２２ｂを有する結晶化シリ
コン薄膜２２と、この結晶化シリコン薄膜２２上に形成
された第一ゲート絶縁膜２３Ａと、この基板の凹凸部分
を被覆するように形成された第二ゲート絶縁膜２３Ｂ
と、この第二ゲート絶縁膜２３Ｂ上に形成されたゲート
電極２４とを備えている。更に、この薄膜トランジスタ
３０は、その凹凸部分に形成された層間分離絶縁膜２８
と、この層間分離絶縁膜２８及び第二ゲート絶縁膜２３
Ｂに形成されたコンタクトホール２７に埋設された金属
配線２９とを備えている。
ように絶縁性基板２１上に形成されたソース・ドレイン
領域２２ａ及びチャネル領域２２ｂを有する結晶化シリ
コン薄膜２２と、この結晶化シリコン薄膜２２上に形成
された第一ゲート絶縁膜２３Ａと、この基板の凹凸部分
を被覆するように形成された第二ゲート絶縁膜２３Ｂ
と、この第二ゲート絶縁膜２３Ｂ上に形成されたゲート
電極２４とを備えている。更に、この薄膜トランジスタ
３０は、その凹凸部分に形成された層間分離絶縁膜２８
と、この層間分離絶縁膜２８及び第二ゲート絶縁膜２３
Ｂに形成されたコンタクトホール２７に埋設された金属
配線２９とを備えている。
【００５５】この内、絶縁性基板２１としてはガラス基
板２１ａ上にＣＶＤ酸化膜から成る基板カバー膜２１ｂ
を積層したものが用いられる。また、第一及び第二ゲー
ト絶縁膜２３Ａ，２３Ｂはシリコン酸化膜若しくは窒化
膜で形成される。
板２１ａ上にＣＶＤ酸化膜から成る基板カバー膜２１ｂ
を積層したものが用いられる。また、第一及び第二ゲー
ト絶縁膜２３Ａ，２３Ｂはシリコン酸化膜若しくは窒化
膜で形成される。
【００５６】ここで、ゲート電極２４は、第二ゲート絶
縁膜２３Ｂの表面上であり且つチャネル領域２２ｂの上
方に形成されたｎ＋ シリコン膜（シリコン薄膜）２５
Ａから成るゲートシリコン層２５と、このゲートシリコ
ン層２５上に形成されたゲート金属２７とを備えてい
る。このゲートシリコン層２５は８０ｎｍの膜厚に形成
されており、その下層部分（第二ゲート絶縁膜２３Ｂ上
から約１３ｎｍの部分）は非晶質層に、上層部分（ゲー
トシリコン層２５の下層部分を除いた部分）は結晶質層
になっている。
縁膜２３Ｂの表面上であり且つチャネル領域２２ｂの上
方に形成されたｎ＋ シリコン膜（シリコン薄膜）２５
Ａから成るゲートシリコン層２５と、このゲートシリコ
ン層２５上に形成されたゲート金属２７とを備えてい
る。このゲートシリコン層２５は８０ｎｍの膜厚に形成
されており、その下層部分（第二ゲート絶縁膜２３Ｂ上
から約１３ｎｍの部分）は非晶質層に、上層部分（ゲー
トシリコン層２５の下層部分を除いた部分）は結晶質層
になっている。
【００５７】このように、非晶質材料である第一及び第
二ゲート絶縁膜２３Ａ，２３Ｂ上に非晶質層を有するゲ
ートシリコン層２５が形成されているので、ソース・ド
レイン領域２２ａを形成する際に従来例の如きチャネリ
ングを防止することができ、トランジスタ特性の劣化を
抑制することができる。
二ゲート絶縁膜２３Ａ，２３Ｂ上に非晶質層を有するゲ
ートシリコン層２５が形成されているので、ソース・ド
レイン領域２２ａを形成する際に従来例の如きチャネリ
ングを防止することができ、トランジスタ特性の劣化を
抑制することができる。
【００５８】ここで、本実施形態における薄膜トランジ
スタ３０の製造方法について図９及び図１０に基づいて
説明する。この図９及び図１０は、図９（ａ）から図９
（ｅ），図１０（ｆ）から図１０（ｈ）の順に進行する
その製造工程を示す図である。
スタ３０の製造方法について図９及び図１０に基づいて
説明する。この図９及び図１０は、図９（ａ）から図９
（ｅ），図１０（ｆ）から図１０（ｈ）の順に進行する
その製造工程を示す図である。
【００５９】先ず、有機物，金属，並びに微粒子等を洗
浄することによって除去されたガラス基板２１ａ上に、
ＣＶＤ酸化膜から成る基板カバー膜２１ｂを積層するこ
とによって図９（ａ）に示す絶縁性基板２１が形成され
る。そして、この絶縁性基板２１上にシリコン薄膜２２
Ａが形成され、その後、有機物，金属，微粒子，並びに
表面酸化膜等を除去する為の洗浄工程を経て薄膜形成装
置（図示略）に導入される。
浄することによって除去されたガラス基板２１ａ上に、
ＣＶＤ酸化膜から成る基板カバー膜２１ｂを積層するこ
とによって図９（ａ）に示す絶縁性基板２１が形成され
る。そして、この絶縁性基板２１上にシリコン薄膜２２
Ａが形成され、その後、有機物，金属，微粒子，並びに
表面酸化膜等を除去する為の洗浄工程を経て薄膜形成装
置（図示略）に導入される。
【００６０】ここで、基板カバー膜２１ｂとしては、基
板材料（アルカリ金属濃度を極力低減したガラス，表面
を研磨加工した石英・ガラス等）に含まれる半導体デバ
イスに有害な不純物の拡散を防止することができるもの
が有効である。具体的に本実施形態の基板カバー膜２１
ｂとしては酸化シリコン膜が用いられる。この酸化シリ
コン膜は、シランと酸素を原料ガスとし、ＬＰＣＶＤ
（減圧化学的気相成長）法を用いて基板温度４５０℃で
ガラス基板２１ａ上に１μｍの膜厚に形成される。この
ように、ＬＰＣＶＤ法を用いることによってガラス基板
２１ａの保持領域（例えば図９（ａ）に示すガラス基板
２１ａの下面部分）を除いた表面全体をカバーすること
もできる（図示略）。
板材料（アルカリ金属濃度を極力低減したガラス，表面
を研磨加工した石英・ガラス等）に含まれる半導体デバ
イスに有害な不純物の拡散を防止することができるもの
が有効である。具体的に本実施形態の基板カバー膜２１
ｂとしては酸化シリコン膜が用いられる。この酸化シリ
コン膜は、シランと酸素を原料ガスとし、ＬＰＣＶＤ
（減圧化学的気相成長）法を用いて基板温度４５０℃で
ガラス基板２１ａ上に１μｍの膜厚に形成される。この
ように、ＬＰＣＶＤ法を用いることによってガラス基板
２１ａの保持領域（例えば図９（ａ）に示すガラス基板
２１ａの下面部分）を除いた表面全体をカバーすること
もできる（図示略）。
【００６１】この場合、基板カバー膜２１ｂ（酸化シリ
コン膜）は、ＴＥＯＳ（テトラエトキシシラン）と酸素
ガスを原料としたプラズマＣＶＤ，若しくはＴＥＯＳと
オゾンを原料とした常圧ＣＶＤ等を用いて形成すること
もできる。
コン膜）は、ＴＥＯＳ（テトラエトキシシラン）と酸素
ガスを原料としたプラズマＣＶＤ，若しくはＴＥＯＳと
オゾンを原料とした常圧ＣＶＤ等を用いて形成すること
もできる。
【００６２】続いて、シリコン薄膜２２Ａは、ジシラン
ガスを原料とし、ＬＰＣＶＤ法を用いて基板温度５００
℃で７５ｎｍの膜厚に形成される。これにより、シリコ
ン薄膜２２Ａ中に含まれる水素原子濃度が１原子％以下
となる為、後述するレーザ光Ｌ１の照射工程での水素放
出によるシリコン薄膜２２Ａの荒れ等を防止することが
できる。
ガスを原料とし、ＬＰＣＶＤ法を用いて基板温度５００
℃で７５ｎｍの膜厚に形成される。これにより、シリコ
ン薄膜２２Ａ中に含まれる水素原子濃度が１原子％以下
となる為、後述するレーザ光Ｌ１の照射工程での水素放
出によるシリコン薄膜２２Ａの荒れ等を防止することが
できる。
【００６３】この場合、シリコン薄膜２２Ａを形成する
際にプラズマＣＶＤ法を用いることもできる。このよう
にプラズマＣＶＤ法を用いても、絶縁性基板２１の温
度，水素／シラン流量比，並びに水素／四フッ化シラン
流量比等を調整することによって水素原子濃度の低いシ
リコン薄膜２２Ａを形成することができ、ＬＰＣＶＤ法
を用いた場合と同様の効果を得ることができる。
際にプラズマＣＶＤ法を用いることもできる。このよう
にプラズマＣＶＤ法を用いても、絶縁性基板２１の温
度，水素／シラン流量比，並びに水素／四フッ化シラン
流量比等を調整することによって水素原子濃度の低いシ
リコン薄膜２２Ａを形成することができ、ＬＰＣＶＤ法
を用いた場合と同様の効果を得ることができる。
【００６４】次に、図９（ｂ）に示すようにレーザ光Ｌ
１が照射され、シリコン薄膜２２Ａが結晶化シリコン薄
膜２２に改質される。この場合、レーザ結晶化は９９．
９９９９％以上の高純度窒素７００Ｔｏｒｒ（１Ｔｏｒ
ｒ＝１．３３３×１０２ Ｐａ）以上の雰囲気で行わ
れ、レーザ光Ｌ１の照射が完了した後、酸素ガスが導入
される。
１が照射され、シリコン薄膜２２Ａが結晶化シリコン薄
膜２２に改質される。この場合、レーザ結晶化は９９．
９９９９％以上の高純度窒素７００Ｔｏｒｒ（１Ｔｏｒ
ｒ＝１．３３３×１０２ Ｐａ）以上の雰囲気で行わ
れ、レーザ光Ｌ１の照射が完了した後、酸素ガスが導入
される。
【００６５】ここで、酸素ガスの導入前に水素プラズマ
処理を行うことによって、結晶化シリコン薄膜２２中に
存在するダングリングボンドのパッシベーションを行う
ことができる。この水素プラズマ処理は、第一及び第二
ゲート絶縁膜２３Ａ，２３Ｂ，ゲート電極２４，若しく
は金属配線２９等を形成した後の段階でも行うことがで
きる。但し、３５０℃以上の製造工程を経るような場合
はその工程よりも後に行い、水素パッシベーション後は
製造プロセスの温度を３５０℃以下に保つことが望まし
い。
処理を行うことによって、結晶化シリコン薄膜２２中に
存在するダングリングボンドのパッシベーションを行う
ことができる。この水素プラズマ処理は、第一及び第二
ゲート絶縁膜２３Ａ，２３Ｂ，ゲート電極２４，若しく
は金属配線２９等を形成した後の段階でも行うことがで
きる。但し、３５０℃以上の製造工程を経るような場合
はその工程よりも後に行い、水素パッシベーション後は
製造プロセスの温度を３５０℃以下に保つことが望まし
い。
【００６６】続いて、ガスが排気された後、基板搬送室
（図示略）を介してプラズマＣＶＤ室（図示略）に搬送
される。そして、結晶化シリコン薄膜２２上に酸化シリ
コン膜から成る図９（ｃ）に示す第一ゲート絶縁膜２３
Ａが形成される。この酸化シリコン膜は、シラン，ヘリ
ウム，並びに酸素を原料ガスとし、プラズマＣＶＤ法を
用いて基板温度３５０℃で１０ｎｍの膜厚に形成され
る。その後、必要に応じて水素プラズマ処理や加熱アニ
ールが行われる。
（図示略）を介してプラズマＣＶＤ室（図示略）に搬送
される。そして、結晶化シリコン薄膜２２上に酸化シリ
コン膜から成る図９（ｃ）に示す第一ゲート絶縁膜２３
Ａが形成される。この酸化シリコン膜は、シラン，ヘリ
ウム，並びに酸素を原料ガスとし、プラズマＣＶＤ法を
用いて基板温度３５０℃で１０ｎｍの膜厚に形成され
る。その後、必要に応じて水素プラズマ処理や加熱アニ
ールが行われる。
【００６７】次に、フォトリソグラフィ並びにエッチン
グ技術を用いて図９（ｄ）に示すように結晶化シリコン
薄膜２２と第一ゲート絶縁膜２３Ａとから成る積層膜の
アイランドが形成される。この場合、結晶化シリコン薄
膜２２に比べて第一ゲート絶縁膜２３Ａのエッチングレ
ートが高いエッチング条件を選択することが望ましい。
即ち、図９（ｄ）に示すように結晶化シリコン薄膜２２
と第一ゲート絶縁膜２３Ａとが階段状（若しくはテーパ
状）になるようエッチングを施すことが望ましい。これ
により、ゲートリークを防止することができ、信頼性の
高い薄膜トランジスタ３０を提供することが可能とな
る。
グ技術を用いて図９（ｄ）に示すように結晶化シリコン
薄膜２２と第一ゲート絶縁膜２３Ａとから成る積層膜の
アイランドが形成される。この場合、結晶化シリコン薄
膜２２に比べて第一ゲート絶縁膜２３Ａのエッチングレ
ートが高いエッチング条件を選択することが望ましい。
即ち、図９（ｄ）に示すように結晶化シリコン薄膜２２
と第一ゲート絶縁膜２３Ａとが階段状（若しくはテーパ
状）になるようエッチングを施すことが望ましい。これ
により、ゲートリークを防止することができ、信頼性の
高い薄膜トランジスタ３０を提供することが可能とな
る。
【００６８】続いて、有機物，金属，並びに微粒子等を
除去する為の洗浄工程を経て、上述したアイランドを被
覆するように酸化シリコン膜から成る図９（ｅ）に示す
第二ゲート絶縁膜２３Ｂが形成される。この酸化シリコ
ン膜は、シランと酸素を原料ガスとし、ＬＰＣＶＤ法を
用いて基板温度４５０℃で３０ｎｍの膜厚に形成され
る。この場合、酸化シリコン膜は、ＴＥＯＳと酸素ガス
を原料としたプラズマＣＶＤ法，若しくはＴＥＯＳとオ
ゾンを原料とした常圧ＣＶＤ法を用いて形成することも
できる。
除去する為の洗浄工程を経て、上述したアイランドを被
覆するように酸化シリコン膜から成る図９（ｅ）に示す
第二ゲート絶縁膜２３Ｂが形成される。この酸化シリコ
ン膜は、シランと酸素を原料ガスとし、ＬＰＣＶＤ法を
用いて基板温度４５０℃で３０ｎｍの膜厚に形成され
る。この場合、酸化シリコン膜は、ＴＥＯＳと酸素ガス
を原料としたプラズマＣＶＤ法，若しくはＴＥＯＳとオ
ゾンを原料とした常圧ＣＶＤ法を用いて形成することも
できる。
【００６９】そして、第二ゲート絶縁膜２３Ｂ上にプラ
ズマＣＶＤ法を用いて図９（ｅ）に示す８０ｎｍの膜厚
から成るｎ＋ シリコン膜２５Ａが形成される。その
後、このｎ＋ シリコン膜２５Ａは、後にチャネル領域
２２ｂとなる部分の上方のｎ＋シリコン膜２５Ａを残す
ようにパターニングが施される。これにより、図１０
（ｆ）に示すゲートシリコン層２５が形成される。
ズマＣＶＤ法を用いて図９（ｅ）に示す８０ｎｍの膜厚
から成るｎ＋ シリコン膜２５Ａが形成される。その
後、このｎ＋ シリコン膜２５Ａは、後にチャネル領域
２２ｂとなる部分の上方のｎ＋シリコン膜２５Ａを残す
ようにパターニングが施される。これにより、図１０
（ｆ）に示すゲートシリコン層２５が形成される。
【００７０】続いて、ゲートシリコン層２５をマスクと
して不純物イオンが注入されソース・ドレイン領域２２
ａが形成される。この場合、注入される不純物イオンの
質量分離を行わないイオンドーピング法，イオン注入
法，プラズマドーピング法，若しくはレーザドーピング
法等を用いて形成される。
して不純物イオンが注入されソース・ドレイン領域２２
ａが形成される。この場合、注入される不純物イオンの
質量分離を行わないイオンドーピング法，イオン注入
法，プラズマドーピング法，若しくはレーザドーピング
法等を用いて形成される。
【００７１】ここで、ＣＭＯＳ型回路を形成する場合
は、フォトリソグラフィを併用してｎ ＋ 領域が必要な
ｎ型チャネル保護膜ＴＦＴ，若しくはｐ＋領域を要する
ｐ型チャネル保護膜ＴＦＴを作り分ける。
は、フォトリソグラフィを併用してｎ ＋ 領域が必要な
ｎ型チャネル保護膜ＴＦＴ，若しくはｐ＋領域を要する
ｐ型チャネル保護膜ＴＦＴを作り分ける。
【００７２】次に、エキシマレーザ光Ｌ２を再度照射す
る。これにより、ゲートシリコン層２５及び結晶化シリ
コン薄膜２２が低抵抗化されると同時に、ソース・ドレ
イン領域２２ａが活性化される。この場合、第一及び第
二ゲート絶縁膜２３Ａ，２３Ｂの膜厚によってその表面
でのエキシマレーザ光Ｌ２の反射率が変化する為、ゲー
トシリコン層２５及び結晶化シリコン薄膜２２が所望の
抵抗値を得られるようにエキシマレーザ光Ｌ２の照射強
度を調整することが望ましい。例えば、この照射強度
は、所望の抵抗値，照射強度特性から決定すればよい。
る。これにより、ゲートシリコン層２５及び結晶化シリ
コン薄膜２２が低抵抗化されると同時に、ソース・ドレ
イン領域２２ａが活性化される。この場合、第一及び第
二ゲート絶縁膜２３Ａ，２３Ｂの膜厚によってその表面
でのエキシマレーザ光Ｌ２の反射率が変化する為、ゲー
トシリコン層２５及び結晶化シリコン薄膜２２が所望の
抵抗値を得られるようにエキシマレーザ光Ｌ２の照射強
度を調整することが望ましい。例えば、この照射強度
は、所望の抵抗値，照射強度特性から決定すればよい。
【００７３】また、ＬＰＣＶＤ法を用いてｎ＋ シリコ
ン膜２５Ａを形成することによって、より高い照射強度
のエキシマレーザ光Ｌ２を照射することができ、これに
より、ゲート電極２４の更なる低抵抗化を図ることがで
きる。ここで、プラズマＣＶＤ法を用いて形成されたｎ
＋ シリコン膜２５Ａはアブレーションしきい強度が小
さい為、ＬＰＣＶＤ法を用いて形成されたｎ＋ シリコ
ン膜２５Ａに比べて低抵抗化を図り難い。この為、本実
施形態においてはｎ＋ シリコン膜２５ＡがプラズマＣ
ＶＤ法を用いて形成されているが、更なるゲート電極２
４の低抵抗化が求められるような場合は、よりアブレー
ション開始強度の高いシリコン材料、例えばＬＰＣＶＤ
法を用いて形成されたｎ＋ シリコン膜２５Ａを用いれ
ばよい。
ン膜２５Ａを形成することによって、より高い照射強度
のエキシマレーザ光Ｌ２を照射することができ、これに
より、ゲート電極２４の更なる低抵抗化を図ることがで
きる。ここで、プラズマＣＶＤ法を用いて形成されたｎ
＋ シリコン膜２５Ａはアブレーションしきい強度が小
さい為、ＬＰＣＶＤ法を用いて形成されたｎ＋ シリコ
ン膜２５Ａに比べて低抵抗化を図り難い。この為、本実
施形態においてはｎ＋ シリコン膜２５ＡがプラズマＣ
ＶＤ法を用いて形成されているが、更なるゲート電極２
４の低抵抗化が求められるような場合は、よりアブレー
ション開始強度の高いシリコン材料、例えばＬＰＣＶＤ
法を用いて形成されたｎ＋ シリコン膜２５Ａを用いれ
ばよい。
【００７４】次に、第二ゲート絶縁膜２３Ｂ及びゲート
シリコン層２５を被覆するようにタングステンシリサイ
ド膜が１１０ｎｍの膜厚に堆積された後、ゲートシリコ
ン層２５の上部のタングステンシリサイド膜を残すよう
にパターニングが施され図１０（ｇ）に示すようにゲー
ト金属２６が形成される。
シリコン層２５を被覆するようにタングステンシリサイ
ド膜が１１０ｎｍの膜厚に堆積された後、ゲートシリコ
ン層２５の上部のタングステンシリサイド膜を残すよう
にパターニングが施され図１０（ｇ）に示すようにゲー
ト金属２６が形成される。
【００７５】ここで、前工程においてエキシマレーザ光
Ｌ２の照射を行わない場合は、ゲート金属２６が形成さ
れた後に５５０℃の熱処理を施してソース・ドレイン領
域２２ａの活性化を行う。この場合、熱処理温度は４０
０℃〜６００℃程度の範囲で適宜選択すればよい。
Ｌ２の照射を行わない場合は、ゲート金属２６が形成さ
れた後に５５０℃の熱処理を施してソース・ドレイン領
域２２ａの活性化を行う。この場合、熱処理温度は４０
０℃〜６００℃程度の範囲で適宜選択すればよい。
【００７６】次に、この凹凸部分に層間分離絶縁膜２８
が堆積された後、フォトリソグラフィ並びにエッチング
技術によって図１０（ｈ）に示すコンタクトホール２７
が形成される。そして、その凹凸部分に金属（アルミニ
ウム）が堆積された後、フォトリソグラフィ並びにエッ
チング技術によって金属配線２９が形成される。
が堆積された後、フォトリソグラフィ並びにエッチング
技術によって図１０（ｈ）に示すコンタクトホール２７
が形成される。そして、その凹凸部分に金属（アルミニ
ウム）が堆積された後、フォトリソグラフィ並びにエッ
チング技術によって金属配線２９が形成される。
【００７７】ここで、層間分離絶縁膜２８としては膜の
平坦化を図ることのできるＴＥＯＳ系酸化膜が用いられ
る。この場合、ＴＥＯＳ系酸化膜に代えてシリカ系塗布
膜，若しくは有機塗布膜を用いることもできる。また、
金属配線２９としてはアルミニウムに代えて銅，アルミ
ニウム又は銅をベースとした合金，若しくはタングステ
ン又はモリブデン等の高融点金属を用いることもでき
る。
平坦化を図ることのできるＴＥＯＳ系酸化膜が用いられ
る。この場合、ＴＥＯＳ系酸化膜に代えてシリカ系塗布
膜，若しくは有機塗布膜を用いることもできる。また、
金属配線２９としてはアルミニウムに代えて銅，アルミ
ニウム又は銅をベースとした合金，若しくはタングステ
ン又はモリブデン等の高融点金属を用いることもでき
る。
【００７８】以上のような製造工程を経ることによっ
て、性能，信頼性の高い薄膜トランジスタ３０を形成す
ることができる。
て、性能，信頼性の高い薄膜トランジスタ３０を形成す
ることができる。
【００７９】次に、本発明の薄膜トランジスタの第四実
施形態を図１１に基づいて説明する。この図１１に示す
符号４０は本実施形態の薄膜トランジスタを示す符号で
ある。
施形態を図１１に基づいて説明する。この図１１に示す
符号４０は本実施形態の薄膜トランジスタを示す符号で
ある。
【００８０】この薄膜トランジスタ４０は、図１１に示
すように絶縁性基板３１上に形成されたソース・ドレイ
ン領域３２ａ及びチャネル領域３２ｂを有する結晶化シ
リコン薄膜３２と、この結晶化シリコン薄膜３２上であ
り且つチャネル領域３２ｂの上部に形成された第一ゲー
ト絶縁膜３３Ａと、この第一ゲート絶縁膜３３Ａ上に形
成された第二ゲート絶縁膜３３Ｂと、この第二ゲート絶
縁膜３３Ｂ上に形成されたｎ＋ シリコン膜（シリコン
薄膜）３５Ａから成るゲート電極３４とを備えている。
更に、この薄膜トランジスタ４０は、その凹凸部分に形
成された層間分離絶縁膜３８と、この層間分離絶縁膜３
８に形成されたコンタクトホール３７に埋設された金属
配線３９とを備えている。
すように絶縁性基板３１上に形成されたソース・ドレイ
ン領域３２ａ及びチャネル領域３２ｂを有する結晶化シ
リコン薄膜３２と、この結晶化シリコン薄膜３２上であ
り且つチャネル領域３２ｂの上部に形成された第一ゲー
ト絶縁膜３３Ａと、この第一ゲート絶縁膜３３Ａ上に形
成された第二ゲート絶縁膜３３Ｂと、この第二ゲート絶
縁膜３３Ｂ上に形成されたｎ＋ シリコン膜（シリコン
薄膜）３５Ａから成るゲート電極３４とを備えている。
更に、この薄膜トランジスタ４０は、その凹凸部分に形
成された層間分離絶縁膜３８と、この層間分離絶縁膜３
８に形成されたコンタクトホール３７に埋設された金属
配線３９とを備えている。
【００８１】この内、絶縁性基板３１としてはガラス基
板３１ａ上にＣＶＤ酸化膜から成る基板カバー膜３１ｂ
を積層したものが用いられる。また、第一及び第二ゲー
ト絶縁膜３３Ａ，３３Ｂはシリコン酸化膜若しくは窒化
膜で形成される。
板３１ａ上にＣＶＤ酸化膜から成る基板カバー膜３１ｂ
を積層したものが用いられる。また、第一及び第二ゲー
ト絶縁膜３３Ａ，３３Ｂはシリコン酸化膜若しくは窒化
膜で形成される。
【００８２】ここで、ｎ＋ シリコン膜３５Ａは８０ｎ
ｍの膜厚に形成されており、第三実施形態と同様にその
下層部分（第二ゲート絶縁膜３３Ｂ上から約１３ｎｍの
部分）は非晶質層に、上層部分（ｎ＋ シリコン膜３５
Ａの下層部分を除いた部分）は結晶質層になっている。
ｍの膜厚に形成されており、第三実施形態と同様にその
下層部分（第二ゲート絶縁膜３３Ｂ上から約１３ｎｍの
部分）は非晶質層に、上層部分（ｎ＋ シリコン膜３５
Ａの下層部分を除いた部分）は結晶質層になっている。
【００８３】このように、非晶質材料である第一及び第
二ゲート絶縁膜３３Ａ，３３Ｂ上に非晶質層を有するゲ
ート電極３４が形成されているので、ソース・ドレイン
領域３２ａを形成する際に従来例の如きチャネリングを
防止することができ、トランジスタ特性の劣化を抑制す
ることができる。
二ゲート絶縁膜３３Ａ，３３Ｂ上に非晶質層を有するゲ
ート電極３４が形成されているので、ソース・ドレイン
領域３２ａを形成する際に従来例の如きチャネリングを
防止することができ、トランジスタ特性の劣化を抑制す
ることができる。
【００８４】ここで、本実施形態における薄膜トランジ
スタ４０の製造方法について図９及び図１２に基づいて
説明する。この図９及び図１２は、図９（ａ）から図９
（ｅ），図１２（ｆ），図１２（ｇ）の順に進行するそ
の製造工程を示す図である。
スタ４０の製造方法について図９及び図１２に基づいて
説明する。この図９及び図１２は、図９（ａ）から図９
（ｅ），図１２（ｆ），図１２（ｇ）の順に進行するそ
の製造工程を示す図である。
【００８５】この薄膜トランジスタ４０は、途中まで第
三実施形態の薄膜トランジスタ３０の製造工程と同様の
工程（図９（ａ）から図９（ｅ）までの工程）を経て形
成される。この為、ここではそれ以降の製造工程（図１
２（ｆ）及び図１２（ｇ）の工程）について以下に説明
する。尚、この場合、図９（ａ）から図９（ｅ）おける
符号２１を３１に、符号２１ａを３１ａに、符号２１ｂ
を３１ｂに、符号２２Ａを３２Ａに、符号２２を３２
に、符号２３Ａを３３Ａに、符号２３Ｂを３３Ｂに、符
号２５Ａを３５Ａに置き換える。
三実施形態の薄膜トランジスタ３０の製造工程と同様の
工程（図９（ａ）から図９（ｅ）までの工程）を経て形
成される。この為、ここではそれ以降の製造工程（図１
２（ｆ）及び図１２（ｇ）の工程）について以下に説明
する。尚、この場合、図９（ａ）から図９（ｅ）おける
符号２１を３１に、符号２１ａを３１ａに、符号２１ｂ
を３１ｂに、符号２２Ａを３２Ａに、符号２２を３２
に、符号２３Ａを３３Ａに、符号２３Ｂを３３Ｂに、符
号２５Ａを３５Ａに置き換える。
【００８６】図９（ｅ）に示すｎ＋ シリコン膜３５Ａ
が形成された後、図１２（ｆ）に示すように、後にチャ
ネル領域３２ｂとなる部分の上方の第一及び第二ゲート
絶縁膜３３Ａ，３３Ｂ，並びにｎ＋ シリコン膜３５Ａ
を残すようにパターニングが施される。これにより、図
１２（ｆ）に示すゲート電極３４が形成される。
が形成された後、図１２（ｆ）に示すように、後にチャ
ネル領域３２ｂとなる部分の上方の第一及び第二ゲート
絶縁膜３３Ａ，３３Ｂ，並びにｎ＋ シリコン膜３５Ａ
を残すようにパターニングが施される。これにより、図
１２（ｆ）に示すゲート電極３４が形成される。
【００８７】その後、ゲート電極３４をマスクとし不純
物イオンが注入されソース・ドレイン領域３２ａが形成
される。この場合、注入される不純物イオンの質量分離
を行わないイオンドーピング法，イオン注入法，プラズ
マドーピング法，若しくはレーザドーピング法等を用い
て形成される。
物イオンが注入されソース・ドレイン領域３２ａが形成
される。この場合、注入される不純物イオンの質量分離
を行わないイオンドーピング法，イオン注入法，プラズ
マドーピング法，若しくはレーザドーピング法等を用い
て形成される。
【００８８】ここで、第三実施形態と同様にＣＭＯＳ型
回路を形成する場合は、フォトリソグラフィを併用して
ｎ＋ 領域が必要なｎ型チャネル保護膜ＴＦＴ，若しく
はｐ ＋領域を要するｐ型チャネル保護膜ＴＦＴを作り分
ける。
回路を形成する場合は、フォトリソグラフィを併用して
ｎ＋ 領域が必要なｎ型チャネル保護膜ＴＦＴ，若しく
はｐ ＋領域を要するｐ型チャネル保護膜ＴＦＴを作り分
ける。
【００８９】次に、エキシマレーザ光Ｌ２を再度照射す
る。これにより、ゲート電極３４及び結晶化シリコン薄
膜２２が低抵抗化されると同時に、ソース・ドレイン領
域３２ａが活性化される。
る。これにより、ゲート電極３４及び結晶化シリコン薄
膜２２が低抵抗化されると同時に、ソース・ドレイン領
域３２ａが活性化される。
【００９０】続いて、この凹凸部分に層間分離絶縁膜３
８が堆積された後、フォトリソグラフィ並びにエッチン
グ技術によって図１２（ｇ）に示すコンタクトホール３
７が形成される。そして、その凹凸部分に金属（アルミ
ニウム）が堆積された後、フォトリソグラフィ並びにエ
ッチング技術によって金属配線３９が形成される。
８が堆積された後、フォトリソグラフィ並びにエッチン
グ技術によって図１２（ｇ）に示すコンタクトホール３
７が形成される。そして、その凹凸部分に金属（アルミ
ニウム）が堆積された後、フォトリソグラフィ並びにエ
ッチング技術によって金属配線３９が形成される。
【００９１】ここで、層間分離絶縁膜３８としては膜の
平坦化を図ることのできるＴＥＯＳ系酸化膜が用いられ
る。この場合、ＴＥＯＳ系酸化膜に代えてシリカ系塗布
膜，若しくは有機塗布膜を用いることもできる。また、
金属配線３９としてはアルミニウムに代えて銅，アルミ
ニウム又は銅をベースとした合金，若しくはタングステ
ン又はモリブデン等の高融点金属を用いることもでき
る。
平坦化を図ることのできるＴＥＯＳ系酸化膜が用いられ
る。この場合、ＴＥＯＳ系酸化膜に代えてシリカ系塗布
膜，若しくは有機塗布膜を用いることもできる。また、
金属配線３９としてはアルミニウムに代えて銅，アルミ
ニウム又は銅をベースとした合金，若しくはタングステ
ン又はモリブデン等の高融点金属を用いることもでき
る。
【００９２】以上のような製造工程を経ることによっ
て、性能，信頼性の高い薄膜トランジスタ４０を形成す
ることができる。
て、性能，信頼性の高い薄膜トランジスタ４０を形成す
ることができる。
【００９３】次に、前述した各実施形態の薄膜トランジ
スタを用いた２ｎ ×２ｍ ビットのストレージセルＭＥ
Ｍ２から成るメモリアレイを図１３に例示する。このメ
モリは、行デコーダＭＥＭ５が２ｎ 語の中から２ｍ ビ
ットの一語を指定し、列デコーダＭＥＭ４がアクセスさ
れている行の２ｍ ビットの内から２ｋ ビットを指定す
る。そして、外部インターフェース（図示略）との間を
ワード線ＭＥＭ１、ビット線ＭＥＭ３、増幅器／ドライ
バＭＥＭ６、列アドレスＭＥＭ７、行アドレスＭＥＭ８
によってデータＭＥＭ９が転送されるものである。
スタを用いた２ｎ ×２ｍ ビットのストレージセルＭＥ
Ｍ２から成るメモリアレイを図１３に例示する。このメ
モリは、行デコーダＭＥＭ５が２ｎ 語の中から２ｍ ビ
ットの一語を指定し、列デコーダＭＥＭ４がアクセスさ
れている行の２ｍ ビットの内から２ｋ ビットを指定す
る。そして、外部インターフェース（図示略）との間を
ワード線ＭＥＭ１、ビット線ＭＥＭ３、増幅器／ドライ
バＭＥＭ６、列アドレスＭＥＭ７、行アドレスＭＥＭ８
によってデータＭＥＭ９が転送されるものである。
【００９４】続いて、前述した各実施形態の薄膜トラン
ジスタを用いた液晶ライトバルブ（液晶ディスプレイＬ
ＣＶ５）を図１４に、この液晶ライトバルブを応用した
プロジェクタを図１５に例示する。
ジスタを用いた液晶ライトバルブ（液晶ディスプレイＬ
ＣＶ５）を図１４に、この液晶ライトバルブを応用した
プロジェクタを図１５に例示する。
【００９５】液晶（画素ＬＣＶ４）は、図１４に示すよ
うに周辺駆動回路データドライバＬＣＶ１、ゲートドラ
イバＬＣＶ２によってアクティブマトリクスアレイＬＣ
Ｖ３に接続されて駆動される。そして、映像信号データ
ＬＣＶ６が外部から入力され、各画素ＬＣＶ４に表示さ
れる。
うに周辺駆動回路データドライバＬＣＶ１、ゲートドラ
イバＬＣＶ２によってアクティブマトリクスアレイＬＣ
Ｖ３に接続されて駆動される。そして、映像信号データ
ＬＣＶ６が外部から入力され、各画素ＬＣＶ４に表示さ
れる。
【００９６】図１５に示すプロジェクタＬＣＶ７は、ハ
ロゲンランプＬＣＶ８にて生成された光がダイクロイッ
クミラーＬＣＶ９を介してライトバルブＬＣＶ１０に入
射し、その映像が投影レンズＬＣＶ１４を介してスクリ
ーンＬＣＶ１５に投影されるものである。ここで、ライ
トバルブＬＣＶ１０としては、光の赤成分ＬＣＶ１１、
緑成分ＬＣＶ１２、青成分ＬＣＶ１３に対応したものが
各々用いられる。
ロゲンランプＬＣＶ８にて生成された光がダイクロイッ
クミラーＬＣＶ９を介してライトバルブＬＣＶ１０に入
射し、その映像が投影レンズＬＣＶ１４を介してスクリ
ーンＬＣＶ１５に投影されるものである。ここで、ライ
トバルブＬＣＶ１０としては、光の赤成分ＬＣＶ１１、
緑成分ＬＣＶ１２、青成分ＬＣＶ１３に対応したものが
各々用いられる。
【００９７】尚、本発明の薄膜トランジスタは、他にア
モルファスシリコンフォトダイオードの駆動に用いるこ
とも可能である。この場合、イメージセンサはアモルフ
ァスシリコンフォトダイオードと、主走査方向を制御す
る薄膜トランジスタで構成されるシフトレジスタと、読
み出しスイッチとで構成される。光源、イメージセン
サ、ファイバーアレイプレートを積層し、イメージセン
サ背面から証明された原稿表面画像を、ファイバーアレ
イプレートを用いて画像読み取りする。ローラー及びエ
ンコーダーによって副走査方向への移動位置読み取りが
なされ、読み出した画像信号はプリント基板上に形成さ
れた外部回路を介してコンピュータ、記録装置に接続さ
れ携帯型スキャナが形成される。ここでは携帯型スキャ
ナを例示したが、フラットベッド型スキャナ、ファクシ
ミリ、若しくはデジタル複写機等のイメージセンサ、或
いは２次元センサにも本発明の薄膜トランジスタを適用
可能である。
モルファスシリコンフォトダイオードの駆動に用いるこ
とも可能である。この場合、イメージセンサはアモルフ
ァスシリコンフォトダイオードと、主走査方向を制御す
る薄膜トランジスタで構成されるシフトレジスタと、読
み出しスイッチとで構成される。光源、イメージセン
サ、ファイバーアレイプレートを積層し、イメージセン
サ背面から証明された原稿表面画像を、ファイバーアレ
イプレートを用いて画像読み取りする。ローラー及びエ
ンコーダーによって副走査方向への移動位置読み取りが
なされ、読み出した画像信号はプリント基板上に形成さ
れた外部回路を介してコンピュータ、記録装置に接続さ
れ携帯型スキャナが形成される。ここでは携帯型スキャ
ナを例示したが、フラットベッド型スキャナ、ファクシ
ミリ、若しくはデジタル複写機等のイメージセンサ、或
いは２次元センサにも本発明の薄膜トランジスタを適用
可能である。
【００９８】
【発明の効果】本発明に係る薄膜トランジスタは、ゲー
ト電極に非晶質層を設けている。この為、イオン注入
法，若しくはイオンドーピング法を用い且つゲート電極
をマスクとして自己整合的にソース・ドレイン領域を形
成する場合に、注入される，若しくは導入されるイオン
のチャネリングによる弊害を抑制することができる。こ
れにより、イオンがより深くに到達し、即ちゲート電極
を突き抜けてゲート絶縁膜中や結晶化シリコン薄膜中に
到達し欠陥を生成することを防止することができ、製造
プロセスにおけるチャネリングの弊害を考慮した素子設
計が可能になる。
ト電極に非晶質層を設けている。この為、イオン注入
法，若しくはイオンドーピング法を用い且つゲート電極
をマスクとして自己整合的にソース・ドレイン領域を形
成する場合に、注入される，若しくは導入されるイオン
のチャネリングによる弊害を抑制することができる。こ
れにより、イオンがより深くに到達し、即ちゲート電極
を突き抜けてゲート絶縁膜中や結晶化シリコン薄膜中に
到達し欠陥を生成することを防止することができ、製造
プロセスにおけるチャネリングの弊害を考慮した素子設
計が可能になる。
【００９９】更に、非晶質材料であるゲート絶縁膜上へ
ゲート電極を形成する際に、ゲート絶縁膜上に非晶質材
料を，若しくはゲート絶縁膜との界面に非晶質層を備え
たシリコン薄膜を設けているので、ゲート電極を安定し
て形成することができる。
ゲート電極を形成する際に、ゲート絶縁膜上に非晶質材
料を，若しくはゲート絶縁膜との界面に非晶質層を備え
たシリコン薄膜を設けているので、ゲート電極を安定し
て形成することができる。
【０１００】また、ゲート電極としてのシリコン薄膜を
パターニングした後、このシリコン薄膜をマスクとして
結晶化シリコン薄膜にソース・ドレイン領域を形成す
る。そして、所定の照射強度のレーザー光を照射するこ
とによって、シリコン薄膜及び結晶化シリコン薄膜を低
抵抗化すると同時に、ソース・ドレイン領域を活性化す
ることができるという、従来にない優れた薄膜トランジ
スタを得ることが可能となる。
パターニングした後、このシリコン薄膜をマスクとして
結晶化シリコン薄膜にソース・ドレイン領域を形成す
る。そして、所定の照射強度のレーザー光を照射するこ
とによって、シリコン薄膜及び結晶化シリコン薄膜を低
抵抗化すると同時に、ソース・ドレイン領域を活性化す
ることができるという、従来にない優れた薄膜トランジ
スタを得ることが可能となる。
【図１】本発明に係る薄膜トランジスタの第一実施形態
を示す図である。
を示す図である。
【図２】図２（ａ）は本発明に係る薄膜トランジスタの
第二実施形態を示す図であって、図２（ｂ）は図２
（ａ）における矢印Ａ−Ａ線の断面図である。
第二実施形態を示す図であって、図２（ｂ）は図２
（ａ）における矢印Ａ−Ａ線の断面図である。
【図３】膜厚の異なる各シリコン薄膜におけるシート抵
抗又は抵抗率を示す表である。
抗又は抵抗率を示す表である。
【図４】シリコン薄膜の上層並びに下層における成分を
示す表であって、図４（ａ）は膜厚４０．７ｎｍ、図４
（ｂ）は膜厚６８．５ｎｍ、図４（ｃ）は膜厚１０４．
６ｎｍのシリコン薄膜について示す表である。
示す表であって、図４（ａ）は膜厚４０．７ｎｍ、図４
（ｂ）は膜厚６８．５ｎｍ、図４（ｃ）は膜厚１０４．
６ｎｍのシリコン薄膜について示す表である。
【図５】膜厚の異なる各シリコン薄膜におけるエキシマ
レーザ光の照射強度とシリコン薄膜のシート抵抗値との
関係を示す表である。
レーザ光の照射強度とシリコン薄膜のシート抵抗値との
関係を示す表である。
【図６】５０ｎｍの膜厚から成るシリコン薄膜及びソー
ス・ドレイン領域におけるエキシマレーザ光の照射強度
とシリコン薄膜又はソース・ドレイン領域のシート抵抗
値との関係を示す表である。
ス・ドレイン領域におけるエキシマレーザ光の照射強度
とシリコン薄膜又はソース・ドレイン領域のシート抵抗
値との関係を示す表である。
【図７】７５ｎｍの膜厚から成るシリコン薄膜及びソー
ス・ドレイン領域におけるエキシマレーザ光の照射強度
とシリコン薄膜又はソース・ドレイン領域のシート抵抗
値との関係を示す表である。
ス・ドレイン領域におけるエキシマレーザ光の照射強度
とシリコン薄膜又はソース・ドレイン領域のシート抵抗
値との関係を示す表である。
【図８】本発明に係る薄膜トランジスタの第三実施形態
を示す図である。
を示す図である。
【図９】図９（ａ）から図９（ｅ）は本実施形態の薄膜
トランジスタの製造工程を示す図であって、図９（ａ）
から図９（ｅ）の順に進行するその製造工程を示す図で
ある。
トランジスタの製造工程を示す図であって、図９（ａ）
から図９（ｅ）の順に進行するその製造工程を示す図で
ある。
【図１０】図１０（ｆ）から図１０（ｈ）は本実施形態
の薄膜トランジスタの製造工程を示す図であって、図９
（ｅ）の続きの工程を示すと共に図１０（ｆ）から図１
０（ｈ）の順に進行するその製造工程を示す図である。
の薄膜トランジスタの製造工程を示す図であって、図９
（ｅ）の続きの工程を示すと共に図１０（ｆ）から図１
０（ｈ）の順に進行するその製造工程を示す図である。
【図１１】本発明に係る薄膜トランジスタの第四実施形
態を示す図である。
態を示す図である。
【図１２】図１２（ｆ）及び図１２（ｇ）は本実施形態
の薄膜トランジスタの製造工程を示す図であって、図９
（ｅ）の続きの工程を示すと共に図１２（ｆ），図１２
（ｇ）の順に進行するその製造工程を示す図である。
の薄膜トランジスタの製造工程を示す図であって、図９
（ｅ）の続きの工程を示すと共に図１２（ｆ），図１２
（ｇ）の順に進行するその製造工程を示す図である。
【図１３】本発明に係る薄膜トランジスタをメモリに適
用した場合を例示する図である。
用した場合を例示する図である。
【図１４】本発明に係る薄膜トランジスタを液晶表示素
子に適用した場合を例示する図である。
子に適用した場合を例示する図である。
【図１５】本発明に係る薄膜トランジスタをプロジェク
タに適用した場合を例示する図である。
タに適用した場合を例示する図である。
１，１１，２１，３１ 絶縁性基板 ２，１２，２２，３２ 結晶化シリコン薄膜 ２ａ，１２ａ，２２ａ，３２ａ ソース・ドレイン領域 ２ｂ，１２ｂ，２２ｂ，３２ｂ チャネル領域 ３，１３ ゲート絶縁膜 ４，１４，２４，３４ ゲート電極 ５，１５ 下層ゲートシリコン（非晶質層） ６，１６ 上層ゲートシリコン（結晶質層） １０，２０，３０，４０ 薄膜トランジスタ ２３Ａ，３３Ａ 第一ゲート絶縁膜 ２３Ｂ，３３Ｂ 第二ゲート絶縁膜 ２５Ａ，３５Ａ ｎ＋ シリコン膜（シリコン薄膜）
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 29/78 ６１７Ｍ Ｆターム(参考） 4M104 AA09 BB01 BB37 BB40 CC05 DD43 DD78 DD81 FF13 GG09 5F052 AA02 DA02 DB02 DB03 JA01 5F110 AA26 AA30 BB02 BB04 BB05 BB10 CC02 DD02 DD13 DD14 DD25 EE05 EE08 EE09 EE12 EE14 EE41 EE45 FF02 FF09 FF12 FF29 FF30 FF32 FF36 GG02 GG13 GG25 GG26 GG32 GG35 GG45 GG47 HJ01 HJ12 HJ13 HJ18 HJ23 HL02 HL03 HL04 NN23 NN27 NN36 PP27 PP35 QQ11 QQ25
Claims (14)
- 【請求項１】 基板上に形成されたソース・ドレイン領
域及びチャネル領域を有する結晶化シリコン膜と、当該
結晶化シリコン膜上に形成されたゲート絶縁膜と、当該
ゲート絶縁膜上に形成されたゲート電極とを備える薄膜
トランジスタであって、 前記ゲート電極に、非晶質層及び結晶質層を設けること
を特徴とした薄膜トランジスタ。 - 【請求項２】 前記非晶質層を前記ゲート絶縁膜の表面
上に設けると共に、当該非晶質層上に前記結晶質層を設
けることを特徴とした請求項１記載の薄膜トランジス
タ。 - 【請求項３】 前記非晶質層を非晶質材料で形成すると
共に、前記結晶質層を結晶性材料で形成することを特徴
とした請求項１又は２記載の薄膜トランジスタ。 - 【請求項４】 前記非晶質材料及び結晶性材料は、リ
ン，砒素又はボロン等の不純物がドープされたシリコン
薄膜であることを特徴とした請求項３記載の薄膜トラン
ジスタ。 - 【請求項５】 前記ゲート電極はシリコン薄膜を有し、
当該シリコン薄膜が前記非晶質層及び結晶質層を備える
ことを特徴とした請求項１又は２記載の薄膜トランジス
タ。 - 【請求項６】 前記結晶質層中の結晶成分が、前記ゲー
ト絶縁膜から離れるに従って増加することを特徴とした
請求項５記載の薄膜トランジスタ。 - 【請求項７】 基板上に、ソース・ドレイン領域用の結
晶化シリコン膜を形成する工程と、 この結晶化シリコン膜上に、ゲート絶縁膜を形成する工
程と、 このゲート絶縁膜上に、ゲート電極を形成する工程とを
有する薄膜トランジスタの製造方法であって、 前記ゲート電極の形成工程にて、当該ゲート電極の構成
要素としての非晶質層及び結晶質層を形成する工程を有
することを特徴とした薄膜トランジスタの製造方法。 - 【請求項８】 前記非晶質層の形成工程は、非晶質材料
を積層する工程であり、 前記結晶質層の形成工程は、前記非晶質材料上に結晶性
材料を積層する工程であることを特徴とした請求項７記
載の薄膜トランジスタの製造方法。 - 【請求項９】 前記非晶質層の形成工程は、非晶質材料
を積層する工程であり、 前記結晶質層の形成工程は、前記非晶質材料にレーザー
光を照射する工程であることを特徴とした請求項７記載
の薄膜トランジスタの製造方法。 - 【請求項１０】 前記非晶質層を、前記ゲート絶縁膜上
に形成することを特徴とした請求項７，８又は９記載の
薄膜トランジスタの製造方法。 - 【請求項１１】 基板上に、ソース・ドレイン領域用の
結晶化シリコン膜を形成する工程と、 この結晶化シリコン膜上に、ゲート絶縁膜を形成する工
程と、 このゲート絶縁膜上に、ゲート電極を形成する工程とを
有する薄膜トランジスタの製造方法であって、 前記ゲート電極の形成工程にて、当該ゲート電極の構成
要素としてのシリコン薄膜を形成する工程を有し、 このシリコン薄膜の形成工程にて、当該シリコン薄膜の
前記ゲート絶縁膜側が非晶質層となり且つ当該非晶質層
上が結晶質層となるよう当該シリコン薄膜の成膜時間を
制御することを特徴とした薄膜トランジスタの製造方
法。 - 【請求項１２】 前記シリコン薄膜を形成した後３００
℃以上のアニールを行い、しかる後水素導入処理を行う
ことを特徴とした請求項１１記載の薄膜トランジスタの
製造方法。 - 【請求項１３】 前記シリコン薄膜をパターニングした
後、当該シリコン薄膜をマスクとして前記ソース・ドレ
イン領域を形成し、しかる後所定の照射強度のレーザー
光を照射することを特徴とした請求項１１又は１２記載
の薄膜トランジスタの製造方法。 - 【請求項１４】 前記シリコン薄膜を、前記ゲート絶縁
膜上に形成することを特徴とした請求項１１，１２又は
１３記載の薄膜トランジスタの製造方法。
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Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007500952A (ja) * | 2003-06-12 | 2007-01-18 | アドバンスト・マイクロ・ディバイシズ・インコーポレイテッド | 化学機械研磨プレーナ化のためのデュアルシリコンゲート層を有するｆｉｎｆｅｔ |
| JP2020178067A (ja) * | 2019-04-19 | 2020-10-29 | 日新電機株式会社 | シリコン膜の成膜方法 |
Families Citing this family (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2003067666A1 (fr) * | 2002-02-07 | 2003-08-14 | Matsushita Electric Industrial Co., Ltd. | Dispositif a semi-conducteur et son procede de production |
| US7300829B2 (en) * | 2003-06-02 | 2007-11-27 | Applied Materials, Inc. | Low temperature process for TFT fabrication |
| JP4219838B2 (ja) * | 2004-03-24 | 2009-02-04 | シャープ株式会社 | 半導体基板の製造方法、並びに半導体装置の製造方法 |
| TWI247930B (en) * | 2004-08-10 | 2006-01-21 | Ind Tech Res Inst | Mask reduction of LTPS-TFT array by use of photo-sensitive low-k dielectrics |
| KR100719555B1 (ko) * | 2005-07-20 | 2007-05-17 | 삼성에스디아이 주식회사 | 박막 트랜지스터, 그 박막 트랜지스터를 포함한 유기 발광표시장치 및 그 박막 트랜지스터에 이용되는 다결정 반도체결정화 방법 |
| KR101299604B1 (ko) * | 2005-10-18 | 2013-08-26 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | 반도체 장치 및 그 제조 방법 |
| TWI418036B (zh) | 2006-12-05 | 2013-12-01 | Semiconductor Energy Lab | 半導體裝置及其製造方法 |
| US7968884B2 (en) * | 2006-12-05 | 2011-06-28 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and manufacturing method thereof |
| JP5337380B2 (ja) * | 2007-01-26 | 2013-11-06 | 株式会社半導体エネルギー研究所 | 半導体装置及びその作製方法 |
| US7972943B2 (en) * | 2007-03-02 | 2011-07-05 | Semiconductor Energy Laboratory Co., Ltd. | Manufacturing method of semiconductor device |
| JP5384088B2 (ja) * | 2008-11-28 | 2014-01-08 | 株式会社ジャパンディスプレイ | 表示装置 |
| TWI463658B (zh) * | 2009-03-20 | 2014-12-01 | Unimicron Technology Corp | 電晶體裝置 |
Family Cites Families (43)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4339285A (en) * | 1980-07-28 | 1982-07-13 | Rca Corporation | Method for fabricating adjacent conducting and insulating regions in a film by laser irradiation |
| US4467519A (en) * | 1982-04-01 | 1984-08-28 | International Business Machines Corporation | Process for fabricating polycrystalline silicon film resistors |
| US4579600A (en) * | 1983-06-17 | 1986-04-01 | Texas Instruments Incorporated | Method of making zero temperature coefficient of resistance resistors |
| JPS60109282A (ja) * | 1983-11-17 | 1985-06-14 | Seiko Epson Corp | 半導体装置 |
| JP2633541B2 (ja) * | 1987-01-07 | 1997-07-23 | 株式会社東芝 | 半導体メモリ装置の製造方法 |
| JPH0616556B2 (ja) * | 1987-04-14 | 1994-03-02 | 株式会社東芝 | 半導体装置 |
| JPH0225072A (ja) * | 1988-07-13 | 1990-01-26 | Mitsubishi Electric Corp | 半導体装置の製造方法 |
| JP2822394B2 (ja) | 1988-09-07 | 1998-11-11 | セイコーエプソン株式会社 | 半導体装置の製造方法 |
| JPH02130912A (ja) * | 1988-11-11 | 1990-05-18 | Seiko Epson Corp | 薄膜半導体装置 |
| JPH02277244A (ja) | 1989-04-19 | 1990-11-13 | Hitachi Ltd | 半導体装置の製造方法 |
| JPH0334434A (ja) * | 1989-06-30 | 1991-02-14 | Hitachi Ltd | 薄膜半導体装置及びその製造方法 |
| JPH0333434A (ja) | 1989-06-30 | 1991-02-13 | Mazda Motor Corp | エンジンの振動低減装置 |
| JPH0355850A (ja) * | 1989-07-25 | 1991-03-11 | Sony Corp | 半導体装置の製造方法 |
| US5254208A (en) * | 1990-07-24 | 1993-10-19 | Semiconductor Energy Laboratory Co., Ltd. | Method for manufacturing a semiconductor device |
| JPH0824104B2 (ja) * | 1991-03-18 | 1996-03-06 | 株式会社半導体エネルギー研究所 | 半導体材料およびその作製方法 |
| US5242530A (en) * | 1991-08-05 | 1993-09-07 | International Business Machines Corporation | Pulsed gas plasma-enhanced chemical vapor deposition of silicon |
| JPH06163401A (ja) | 1992-09-11 | 1994-06-10 | A G Technol Kk | 多結晶シリコン層の形成方法およびそれを用いた多結晶シリコン薄膜トランジスタ |
| JPH06177372A (ja) * | 1992-12-03 | 1994-06-24 | Fujitsu Ltd | 半導体装置の製造方法 |
| US5444302A (en) * | 1992-12-25 | 1995-08-22 | Hitachi, Ltd. | Semiconductor device including multi-layer conductive thin film of polycrystalline material |
| JP3318384B2 (ja) * | 1993-02-05 | 2002-08-26 | 株式会社半導体エネルギー研究所 | 薄膜トランジスタ及びその作製方法 |
| JP3369244B2 (ja) | 1993-03-12 | 2003-01-20 | 株式会社半導体エネルギー研究所 | 薄膜トランジスタ |
| JP3347803B2 (ja) | 1993-03-22 | 2002-11-20 | 株式会社半導体エネルギー研究所 | 半導体回路およびその作製方法 |
| DE69424759T2 (de) * | 1993-12-28 | 2001-02-08 | Applied Materials, Inc. | Gasphasenabscheidungsverfahren in einer einzigen Kammer für Dünnfilmtransistoren |
| JP3599290B2 (ja) * | 1994-09-19 | 2004-12-08 | 株式会社ルネサステクノロジ | 半導体装置 |
| US5773309A (en) * | 1994-10-14 | 1998-06-30 | The Regents Of The University Of California | Method for producing silicon thin-film transistors with enhanced forward current drive |
| JPH08248441A (ja) * | 1995-03-09 | 1996-09-27 | Toshiba Corp | 液晶表示装置 |
| US5652156A (en) * | 1995-04-10 | 1997-07-29 | Taiwan Semiconductor Manufacturing Company Ltd. | Layered polysilicon deposition method |
| US5691228A (en) * | 1996-01-18 | 1997-11-25 | Micron Technology, Inc. | Semiconductor processing method of making a hemispherical grain (HSG) polysilicon layer |
| US5869389A (en) * | 1996-01-18 | 1999-02-09 | Micron Technology, Inc. | Semiconductor processing method of providing a doped polysilicon layer |
| US6063654A (en) * | 1996-02-20 | 2000-05-16 | Semiconductor Energy Laboratory Co., Ltd. | Method of manufacturing a thin film transistor involving laser treatment |
| US5767004A (en) * | 1996-04-22 | 1998-06-16 | Chartered Semiconductor Manufacturing, Ltd. | Method for forming a low impurity diffusion polysilicon layer |
| KR19980016818A (ko) | 1996-08-29 | 1998-06-05 | 김광호 | 반도체 장치 제조방법 |
| JPH10172919A (ja) | 1996-12-11 | 1998-06-26 | Sony Corp | レーザーアニール方法及び装置 |
| JP3282582B2 (ja) | 1998-04-21 | 2002-05-13 | 日本電気株式会社 | トップゲート型薄膜トランジスタ及びその製造方法 |
| US5956603A (en) * | 1998-08-27 | 1999-09-21 | Ultratech Stepper, Inc. | Gas immersion laser annealing method suitable for use in the fabrication of reduced-dimension integrated circuits |
| US6096626A (en) * | 1998-09-03 | 2000-08-01 | Micron Technology, Inc. | Semiconductor structures and semiconductor processing methods of forming silicon layers |
| US6150251A (en) * | 1999-01-22 | 2000-11-21 | United Microelectronics Corp | Method of fabricating gate |
| US6162716A (en) * | 1999-03-26 | 2000-12-19 | Taiwan Semiconductor Manufacturing Company | Amorphous silicon gate with mismatched grain-boundary microstructure |
| US6743680B1 (en) * | 2000-06-22 | 2004-06-01 | Advanced Micro Devices, Inc. | Process for manufacturing transistors having silicon/germanium channel regions |
| US6392280B1 (en) * | 2000-10-19 | 2002-05-21 | Advanced Micro Devices, Inc. | Metal gate with PVD amorphous silicon layer for CMOS devices and method of making with a replacement gate process |
| US6573193B2 (en) * | 2001-08-13 | 2003-06-03 | Taiwan Semiconductor Manufacturing Co., Ltd | Ozone-enhanced oxidation for high-k dielectric semiconductor devices |
| US6790791B2 (en) * | 2002-08-15 | 2004-09-14 | Micron Technology, Inc. | Lanthanide doped TiOx dielectric films |
| US6689675B1 (en) * | 2002-10-31 | 2004-02-10 | Intel Corporation | Method for making a semiconductor device having a high-k gate dielectric |
-
2000
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Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007500952A (ja) * | 2003-06-12 | 2007-01-18 | アドバンスト・マイクロ・ディバイシズ・インコーポレイテッド | 化学機械研磨プレーナ化のためのデュアルシリコンゲート層を有するｆｉｎｆｅｔ |
| JP2020178067A (ja) * | 2019-04-19 | 2020-10-29 | 日新電機株式会社 | シリコン膜の成膜方法 |
| JP7233639B2 (ja) | 2019-04-19 | 2023-03-07 | 日新電機株式会社 | シリコン膜の成膜方法 |
Also Published As
| Publication number | Publication date |
|---|---|
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| JP2564725B2 (ja) | Ｍｏｓ型トランジスタの作製方法 | |
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