JP3347803B2 - 半導体回路およびその作製方法 - Google Patents
半導体回路およびその作製方法Info
- Publication number
- JP3347803B2 JP3347803B2 JP08674493A JP8674493A JP3347803B2 JP 3347803 B2 JP3347803 B2 JP 3347803B2 JP 08674493 A JP08674493 A JP 08674493A JP 8674493 A JP8674493 A JP 8674493A JP 3347803 B2 JP3347803 B2 JP 3347803B2
- Authority
- JP
- Japan
- Prior art keywords
- thin film
- region
- film
- diode
- semiconductor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Landscapes
- Solid State Image Pick-Up Elements (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Thin Film Transistor (AREA)
- Recrystallisation Techniques (AREA)
Description
FT)および薄膜ダイオード(TFD)を有する半導体
回路(例えば、イメージセンサー)およびその作製方法
に関するものである。本発明によって作製される半導体
回路は、ガラス等の絶縁基板上、単結晶シリコン等の半
導体基板上、いずれにも形成される。特に本発明は、熱
アニールによる結晶化、活性化を経て作製されるTF
T、TFDを有する半導体回路に関する。
薄膜半導体素子は、使用されるシリコンの種類によっ
て、アモルファス系素子と結晶系素子に分かれている。
アモルファスシリコンは作製温度が低く、量産性に優れ
ていたが、電界効果移動度や導電率等の物性で結晶性シ
リコンに劣るので、高速動作特性を得るには結晶系の半
導体素子が求められていた。一方、アモルファス半導体
は、一般に光導電率の変化が大きいので光センサー等に
使用できることが知られていた。そして、最近では、ア
モルファスシリコンダイオードを用いた光センサーを、
高速動作が可能な結晶系シリコンを用いた薄膜トランジ
スタによって駆動する回路(例えば、集積化イメージセ
ンサー回路)が提唱されている。
コンTFDと結晶シリコンTFTを組み合わせた回路の
作製手順の例を図4に示す。ガラス基板41上に下地絶
縁膜42を形成し、その上にアモルファスシリコン膜を
形成して、これを600℃以上の温度で長時間アニール
することにより結晶化させ、パターニングして島状シリ
コン領域43を得る。そして、ゲイト絶縁膜44を形成
し、さらに、ゲイト電極45N、45Pを形成する。
(図4(A))
てN型不純物領域46NとP型不純物領域46Pを形成
する。この不純物導入工程においてはゲイト電極に対し
て自己整合的に不純物が導入される。不純物注入後は、
レーザーアニール、熱アニール等の手段で不純物の活性
化がおこなわれる。(図4(B))
これにコンタクトホールを形成し、TFTのソース、ド
レインに電極・配線48a、48b、48cおよびアモ
ルファスシリコンダイオードの電極48dが形成され
る。(図4(C)) 次に、P型、I型(真性)、N型のアモルファスシリコ
ン膜49P、49I、49Nを順次積層して、これをパ
ターニングし、ダイオードの接合部を形成する。(図4
(D)) 最後に、第2の層間絶縁物50を形成し、これにコンタ
クトホールを形成して、アモルファスシリコンダイオー
ドの電極51を形成して、回路が完成する。(図4
(E))
長時間の成膜が要求されるシリコン膜および層間絶縁物
がそれぞれ2層、それに加えてN層、P層の成膜も必要
であるので、スループットが低下するという問題点を抱
えていた。しかも、これらの成膜において使用されるプ
ラズマCVD法、減圧CVD法では、メンテナンスのた
めの装置のデッドタイムが大きく、これらの工程が余分
に存在することは一層のスループット低下をもたらす。
ン膜の結晶化をおこなうにも600℃以上の温度が必要
であり、かつ、その結晶化に24時間以上の長い時間が
必要であったので、実際に量産する場合には、結晶化装
置の設備がいくつも必要とされ、巨額の設備投資がコス
トに跳ね返ってくるという問題を抱えていた。本発明
は、結晶シリコンTFTに用いるシリコン膜とアモルフ
ァスシリコンダイオードに用いるシリコン膜とを同時に
形成し、かつ、層間絶縁物も1層のみとすることによっ
て、上記の問題点を克服し、また、600℃以下の温度
で、かつ、実質的に問題にならない程度の短時間でシリ
コン膜の結晶化をおこなう技術を提供する。
と、アモルファスシリコンTFTの最大の問題点は、ソ
ース、ドレイン領域の導電率が著しく低いことに帰結す
ることが明らかになった。もし、TFTのソース、ドレ
インの導電率が結晶シリコン並のものであれば、アモル
ファスシリコンTFDを駆動するに十分な動作が得られ
ることが分かった。また、アモルファスシリコンTFD
の問題も、そのN型領域、P型領域の導電率の低いこと
に帰結することも明らかになった。
スシリコン、特にTFT、TFDの不純物領域(ソース
・ドレインもしくはN形・P形領域)の結晶化、活性化
を進めて導電率を下げればよい。本発明者の研究の結
果、実質的にアモルファス状態のシリコン被膜に微量の
触媒材料を添加することによって結晶化を促進させ、結
晶化温度を低下させ、結晶化時間を短縮できることが明
らかになった。触媒元素としては、ニッケル(Ni)、
鉄(Fe)、コバルト(Co)、白金(Pt)が適して
いる。具体的には、これらの触媒元素単体あるいは珪化
物等の化合物を有する膜、粒子、クラスター等をアモル
ファスシリコン膜の下、もしくは上に密着して形成し、
あるいはイオン注入法等の方法によってアモルファスシ
リコン膜中にこれらの触媒元素を導入し、その後、これ
を適当な温度、典型的には580℃以下の温度で熱アニ
ールすることによって結晶化させることができる。
ほど結晶化時間は短いという関係がある。また、触媒元
素の濃度が大きいほど結晶化温度が低く、結晶化時間が
短いという関係がある。本発明人の研究では、結晶化を
進行させるには、これらのうちの少なくとも1つの元素
の濃度が1×1017cm-3、好ましくは5×1018cm
-3以上存在することが必要であることがわかった。
とっては好ましくない材料であるので、できるだけその
濃度が低いことが望まれる。本発明人の研究では、特に
活性領域として利用する場合には、十分な信頼性および
特性を得るためにこれらの触媒材料の濃度は合計して1
×1020cm-3を越えないことが望まれる。一方、ソー
ス、ドレイン等には比較的多量に存在しても、さして問
題とならないことが明らかになった。特に、本発明では
TFTの活性領域(チャネル形成領域)に含まれる触媒
元素の濃度はソース、ドレインのものよりも1桁以上小
さいことが望ましいことが明らかになった。同様に、T
FDにおいても、真性領域(I層)に含まれる触媒元素
の濃度は不純物領域(N形・P形領域)のものよりも1
桁以上小さいことが望まれる。
媒材料の存在しない領域では、全く結晶化を進行させる
ことなく、アモルファス状態を維持できることである。
例えば、通常、このような触媒材料を有しないアモルフ
ァスシリコンの結晶化は600℃以上の温度で開始され
るが、580℃以下では全く進行しない。ただし、30
0℃以上の雰囲気ではアモルファスシリコン中のダング
リングボンドを中和するのに必要な水素が離脱するの
で、良好な光感度を得るにはアニールは水素雰囲気でお
こなわれることが望まれる。
し、これを利用することによってより低温、短時間のア
ニールによって不純物領域の導電率を低下させることが
可能となった。本発明では、上記の触媒材料による結晶
化の特徴を生かして、不純物領域のみを結晶化、活性化
させ、TFTの活性領域、TFDの真性領域はアモルフ
ァス状態のままとすることによって素子の機能を高め
る。さらに本発明人は考察を進め、上記の他の問題点で
あるプロセスの簡略化、すなわち、成膜工程の削減をも
可能とする方法を見出した。その概要を以下に示す。 アモルファスシリコン膜の成膜 絶縁被膜(ゲイト絶縁膜)の成膜 TFTのゲイト電極、TFDのマスク材の形成 ドーピング不純物の導入(イオン注入もしくはイオ
ンドーピング法による) ’触媒元素を有する物質のシリコン膜への成膜 ドーピング不純物の活性化(600℃以下、8時間
以内) 層間絶縁物の形成 TFTのソース、ドレイン電極の形成
ンドーピング法による) ’触媒元素の導入(イオン注入もしくはイオンドーピ
ング法による) ドーピング不純物の活性化(600℃以下、8時間
以内) 層間絶縁物の形成 TFTのソース、ドレイン電極の形成
の順序を逆転させることも可能である。触媒元素の濃度
を精密に制御するという意味からはイオン注入法等の手
段が望ましい。結晶化、活性化のためには、600℃以
下、典型的には550℃以下の温度で十分であり、ま
た、アニール時間も8時間以内、典型的には4時間以内
で十分である。特に、イオン注入法やイオンドーピング
法によって最初から均等に触媒元素が分布している場合
には、極めて結晶化が進行しやすかった。
電極が、あるいは真性領域の上にマスク材が存在するの
で、’の工程で活性領域にじかに触媒元素が密着した
り、注入されたりすることはない。そのため、活性領域
・真性領域の特性を損なうことがない。
単に述べると、従来のTFDが、層構造を有していたの
に対し、本発明のTFDは平面上(プレーナー)構造を
有することを特徴とする。本発明においては、TFTの
活性領域とTFDの真性領域は同じアモルファスシリコ
ン膜を出発点とする。これは、本発明におけるアニール
温度が従来のものより50℃以上も低下させることが可
能であるために実現したことである。このため、従来で
は、2層のシリコン膜の形成が必要とされていたのに対
し、本発明では1層のシリコン膜の成膜で足りてしま
う。そして、従来必要であった、N層、P層に関しては
TFTの不純物ドーピングの際に同時に平面的に形成す
ることによって得られる。すなわち、TFTにN型不純
物を注入するときにTFDのN型領域を形成し、TFT
にP型不純物を注入するときにTFDのP型領域を形成
する。この結果、層間絶縁物も1層となる。
色を有する。従来のTFD(図4に示されるような形状
を有する)を例えば光センサーとして使用する場合に
は、半導体内部に発生する電界のかかる方向と光照射面
が垂直となり、光照射強度が電界のかかる方向で一様で
なく、効率よく電子・ホールを発生させ、外部に取り出
すことができなかった。また、層間のピンホール等によ
りTFDがショートすることもあった。本発明において
は、TFDに生じる電界の方向が光照射面と平行である
ので、電界方向での光強度が一定となり、光電変換効率
が向上し、また、ショートも生じにくい。
用のために、通常の熱アニールによっては結晶化しない
1000Å以下の薄いアモルファスシリコン膜も結晶化
する。TFTの段差部におけるゲイト絶縁膜のピンホー
ルや絶縁不良、ゲイト電極の断線等を防止する観点から
は、結晶シリコン膜の厚さは、1000Å以下、好まし
くは500Å以下が要求されていた。従来はレーザー結
晶化以外の方法では実現できなかったが、本発明によっ
て低温においても熱アニールによって実現できた。この
ことが歩留りのさらなる向上に寄与することは言うまで
もない。加えて、TFDを光センサーとして使用するに
おいても、薄い半導体層を使用するとSN比および光電
変換効率が向上する。以下に実施例を用いて、より詳細
に本発明を説明する。
断面図を示す。まず、基板(コーニング7059)10
上にスパッタリング法によって厚さ2000Åの酸化珪
素の下地膜11を形成した。さらに、プラズマCVD法
によって、厚さ500〜1500Å、例えば1500Å
の真性(I型)のアモルファスシリコン膜を堆積した。
次に得られたアモルファスシリコン膜をフォトリソグラ
フィー法によってパターニングし、島状シリコン領域1
2a(TFT用)および12b(TFD用)を形成し
た。さらに、スパッタリング法によって厚さ1000Å
の酸化珪素膜13をゲイト絶縁膜として堆積した。スパ
ッタリングには、ターゲットとして酸化珪素を用い、ス
パッタリング時の基板温度は200〜400℃、例えば
250℃、スパッタリング雰囲気は酸素とアルゴンで、
アルゴン/酸素=0〜0.5、例えば0.1以下とし
た。引き続いて、減圧CVD法によって、厚さ6000
〜8000Å、例えば6000Åのシリコン膜(0.1
〜2%の燐を含む)を堆積した。なお、この酸化珪素と
シリコン膜の成膜工程は連続的におこなうことが望まし
い。そして、シリコン膜をパターニングして、TFTの
ゲイト電極14a、14bおよびTFDのマスク材14
cを形成した。(図1(A))
ジストのマスク15aを形成し、プラズマドーピング法
によって、シリコン領域にゲイト電極をマスクとして不
純物(燐)を注入した。ドーピングガスとして、フォス
フィン(PH3 )を用い、加速電圧を60〜90kV、
例えば80kVとした。ドーズ量は1×1015〜8×1
015cm-2、例えば、2×1015cm-2とした。この結
果、TFTのN型の不純物領域16a、TFDのN型の
不純物領域17nが形成された。(図1(B))
レジストのマスク15aを残したまま、イオン注入法に
よってニッケルイオンを注入した。ドーズ量は1×10
13〜5×1014cm-2、例えば5×1013cm-2とし
た。この結果、アモルファスシリコン膜中には、5×1
018cm-3程度の濃度でニッケルが注入された。(図1
(C))
ジストのマスク15bを形成し、プラズマドーピング法
によって、シリコン領域にゲイト電極をマスクとして不
純物(ホウ素)を注入した。ドーピングガスとして、ジ
ボラン(B2 H6 )を用い、加速電圧を40〜80k
V、例えば65kVとした。ドーズ量は1×1015〜8
×1015cm-2、例えば、5×1015とした。この結
果、TFTのP型の不純物領域16b、TFDのP型の
不純物領域17pが形成された。ボロンの注入後、図に
は示されていないが、図1(C)と同様に、フォトレジ
ストマスク15bを用いて、ニッケルをドープした。な
お、このドーピング不純物およびニッケルの導入の際に
は、TFDのマスク材14cによって、TFDのN型領
域とP型領域に挟まれた領域には不純物は注入ず、真性
領域17iとなる。(図1(D))
中、500℃で4時間アニールすることによって、不純
物を活性化させた。このとき、先にニッケルの注入され
た領域16a、16bおよび17p、17nにはニッケ
ルが拡散しているので、このアニールによって結晶化が
容易に進行し、ドーピング不純物が活性化した。一方、
TFTの活性領域およびTFDの真性領域16iのシリ
コン中にはニッケルが存在しないので結晶化しなかっ
た。結晶化終了後、TFDのマスク材14cを除去し
た。(図1(E))
を層間絶縁物としてプラズマCVD法によって形成し、
これにコンタクトホールを形成して、金属材料、例え
ば、窒化チタンとアルミニウムの多層膜によってTFT
の電極・配線19a、19b、19c、TFDの電極・
配線19d、19eを形成した。最後に、1気圧の水素
雰囲気で350℃、30分のアニールをおこなった。以
上の工程によって半導体回路が完成した。(図1
(F))
ン膜、層間絶縁物を共に1層とすることができた。その
結果、成膜プロセスは大きく削減された。また、TFT
の活性領域およびTFDの真性領域のニッケルの濃度を
2次イオン質量分析(SIMS)法によって測定したと
ころ、共に測定限界(1×1016cm-3)以下であっ
た。一方、TFTおよびTFDの不純物領域において
は、1×1018〜5×1018cm-3のニッケルが検出さ
れた。
分を図2(A)に示す。このTFDは光センサーとして
使用する場合には上方から光が入射される。このTFD
のA−A’に沿ったエネルギーバンド図は、図2(B)
のように示される。ここで、注目すべきことは、P型領
域17pおよびN型領域17nは結晶性シリコンである
のでバンドギャップ(Ep 、En )がアモルファスシリ
コンの領域17iのバンドギャップEi よりも小さく、
従って、伝導帯のi−n接合および価電子体のp−i接
合が急峻で、光照射によって生じた、電子−ホール対が
速やかに分離される。この結果、光電変換効率が高ま
る。
の断面図を示す。基板(コーニング7059)30上に
スパッタリング法によって厚さ2000Åの酸化珪素の
下地膜31、さらにプラズマCVD法によってアモルフ
ァスシリコン膜を形成した。そして、アモルファスシリ
コン膜をパターニングして、島状シリコン領域32a
(TFT用)および32b(TFD用)を形成した。さ
らに、テトラ・エトキシ・シラン(Si(OC2 H5 )
4 、TEOS)と酸素を原料として、プラズマCVD法
によってゲイト絶縁膜として、厚さ1000Åの酸化珪
素33を形成した。原料には、上記ガスに加えて、トリ
クロロエチレン(C2 HCl3 )を用いた。成膜前にチ
ャンバーに酸素を400SCCM流し、基板温度300
℃、全圧5Pa、RFパワー150Wでプラズマを発生
させ、この状態を10分保った。その後、チャンバーに
酸素300SCCM、TEOSを15SCCM、トリク
ロロエチレンを2SCCMを導入して、酸化珪素膜の成
膜をおこなった。基板温度、RFパワー、全圧は、それ
ぞれ300℃、75W、5Paであった。成膜完了後、
チャンバーに100Torrの水素を導入し、350℃
で35分の水素アニールをおこなった。
厚さ6000〜8000Å、例えば6000Åのタンタ
ル膜を堆積した。なお、この酸化珪素33とタンタル膜
の成膜工程は連続的におこなうことが望ましい。タンタ
ルの代わりに、クロム、モリブテン、タングステン、チ
タン等を用いてもよいが、いずれも後のアニール工程に
耐えられることが必要である。そして、タンタル膜をパ
ターニングして、TFTのゲイト電極34a、34b、
TFDのマスク材34cを形成した。さらに、このタン
タル配線の表面を陽極酸化して、表面に酸化物層を形成
した。陽極酸化は、酒石酸の1〜5%エチレングリコー
ル溶液中でおこなった。得られた酸化物層の厚さは20
00Åであった。(図3(A))
リコン領域に不純物(燐)を注入した。ドーピングガス
として、フォスフィン(PH3 )を用い、加速電圧を6
0〜90kV、例えば80kVとした。ドーズ量は1×
1015〜8×1015cm-2、例えば、2×1015cm-2
とした。このようにしてN型の不純物領域35を形成し
た。(図3(B)) 引き続き、イオン注入法によって、ニッケルイオンを注
入した。ドーズ量は1×1013〜5×1014cm-2、例
えば5×1013cm-2とした。この結果、アモルファス
シリコン膜中には、5×1018cm-3程度の濃度でニッ
ケルが注入された。(図3(C))
T)およびTFDの右側の領域(N型領域)をフォトレ
ジスト36でマスクして、再び、プラズマドーピング法
で右側のTFT(PチャネルTFT)のシリコン領域お
よびTFDの左側の領域(P型領域)に不純物(ホウ
素)を注入した。ドーピングガスとして、ジボラン(B
2 H6 )を用い、加速電圧を50〜80kV、例えば6
5kVとした。ドーズ量は1×1015〜8×1015cm
-2、例えば、先に注入された燐より多い5×1015cm
-2とした。この結果、TFTのN型の不純物領域37
a、同P型領域37bおよびTFDのN型領域38n、
P型領域38pを形成した。(図3(D))
中、500℃で4時間アニールすることによって、不純
物を活性化させた。このとき、先にニッケルの注入され
た領域37a、37bおよび38p、38nにはニッケ
ルが拡散しているので、このアニールによって結晶化が
容易に進行し、ドーピング不純物が活性化した。一方、
TFTの活性領域およびTFDの真性領域38iのシリ
コン中にはニッケルが存在しないので結晶化しなかっ
た。(図3(E)) 続いて、厚さ2000Åの酸化珪素膜39を層間絶縁物
としてプラズマCVD法によって形成し、これにコンタ
クトホールを形成して、金属材料、例えば、窒化チタン
とアルミニウムの多層膜によってTFTの電極・配線4
0a、40b、40c、TFDの電極・配線40d、4
0eを形成した。最後に、1気圧の水素雰囲気で350
℃、30分のアニールをおこなった。以上の工程によっ
て半導体回路が完成した。(図3(F))
は、他のゲイト電極配線とは絶縁されており、浮遊電位
状態とした。しかし、この場合には何らかの電荷の蓄積
によってTFDの動作が妨げられることがある。もし、
安定な動作が要求されるのであれば、TFDのP型領域
もしくはN型領域と同電位とするとよい。また、本実施
例では、真性領域38i上にはマスク材34cが存在し
ているので、TFDを光センサーとして使用する場合に
は、基板側から光を入射させることが必要である。
のアニールによって結晶化する工程によって作製された
ものとは何ら劣るところはなかった。例えば、本実施例
によって作成したシフトレジスタは、ドレイン電圧15
Vで11MHz、17Vで16MHzの動作を確認でき
た。また、信頼性の試験においても従来のものとの差を
見出せなかった。
る半導体回路を作製するプロセスを削減し、量産性を高
めることができた。また、本発明は、例えば、500℃
というような低温、かつ、4時間という短時間でシリコ
ンの結晶化をおこなうことによっても、スループットを
向上させることができる。加えて、従来、600℃以上
のプロセスを採用した場合にはガラス基板の縮みやソリ
が歩留り低下の原因として問題となっていたが、本発明
を利用することによってそのような問題点は一気に解消
してしまう。
きることを意味するものである。すなわち、大面積基板
を処理することによって、1枚の基板から多くの集積回
路等を切りだすことによって単価を大幅に低下させるこ
とができる。このように本発明は工業上有益な発明であ
る。
ド図を示す。
シリコン) 15・・・ドーピングマスク(フォトレジスト) 16・・・TFTのソース、ドレイン領域 17・・・TFDの不純物領域・真性領域 18・・・層間絶縁物(酸化珪素) 19・・・金属配線・電極(窒化チタン/アルミニウ
ム)
Claims (10)
- 【請求項1】基板に対し光が入射する側とは反対側に、
フォトキャリアを発生する光電変換素子としての薄膜ダ
イオードおよびフォトキャリアを制御する薄膜トランジ
スタとを有し、 前記薄膜トランジスタのチャネル形成領域、ソース領域
およびドレイン領域を形成する半導体膜と前記薄膜ダイ
オードの真性領域、P型領域およびN型領域を形成する
半導体膜とが同じ層であり、 前記チャネル形成領域及び前記真性領域がアモルファス
状態であリ、 前記ソース領域、前記ドレイン領域、前記P型領域およ
び前記N型領域は、触媒元素を含み、結晶化されている
半導体回路であって、 前記光が入射する側とは反対側に、前記真性領域に前記
触媒元素の注入を防ぐマスク材が形成され、 前記薄膜ダイオードの真性領域を形成する半導体膜と前
記マスク材の間に、前記薄膜ダイオードの真性領域を形
成する半導体膜と前記マスク材を電気的に絶縁する絶縁
被膜が挟まれていることを特徴とする半導体回路。 - 【請求項2】請求項1において、 前記薄膜ダイオードの絶縁被膜は、前記薄膜トランジス
タのゲイト絶縁膜と同一工程で形成されていることを特
徴とする半導体回路。 - 【請求項3】請求項1乃至2のいずれか一項において、 前記薄膜ダイオードの絶縁被膜は、前記薄膜トランジス
タのゲイト絶縁膜と同一工程で、かつ、同一の材料で形
成されていることを特徴とする半導体回路。 - 【請求項4】請求項1乃至3のいずれか一項において、 前記薄膜ダイオードの半導体層は、前記薄膜トランジス
タの半導体層と同一工程で形成されていることを特徴と
する半導体回路。 - 【請求項5】請求項1乃至4において、 前記薄膜ダイオードの半導体層は、前記薄膜トランジス
タの半導体層と同一工程で、かつ、同一の材料で形成さ
れていることを特徴とする半導体回路。 - 【請求項6】基板に対し光が入射する側とは反対側に、
アモルファス状態のシリコン膜を形成し、 前記シリコン膜をパターニングし、 前記基板に対し光が入射する側とは反対側に、パターニ
ングされたシリコン膜に接するように薄膜トランジスタ
のゲイト絶縁膜、および薄膜ダイオードのマスク材を電
気的に絶縁するための絶縁被膜を形成し、 前記基板に対し光が入射する側とは反対側に、前記絶縁
被膜に選択的に接するように薄膜トランジスタのゲイト
電極および薄膜ダイオードのマスク材を形成し、 前記ゲイト電極および前記マスク材をマスクとして用い
て、該シリコン膜に触媒元素及び不純物を導入し、 該シリコン膜を熱アニールし、前 記マスク材を前記絶縁被膜に接するように残すことを
特徴とする半導体回路の作製方法。 - 【請求項7】請求項6において、 前記薄膜ダイオードの絶縁被膜を、前記薄膜トランジス
タのゲイト絶縁膜と同一工程で形成することを特徴とす
る半導体回路の作製方法。 - 【請求項8】請求項6乃至7において、 前記薄膜ダイオードの絶縁被膜を、前記薄膜トランジス
タのゲイト絶縁膜と同一工程で、かつ、同一の材料で形
成することを特徴とする半導体回路の作製方法。 - 【請求項9】請求項6乃至8のいずれか一項において、 前記薄膜ダイオードの半導体層を、前記薄膜トランジス
タの半導体層と同一工程で形成することを特徴とする半
導体回路の作製方法。 - 【請求項10】請求項6乃至9において、 前記薄膜ダイオードの半導体層を、前記薄膜トランジス
タの半導体層と同一工程で、かつ、同一の材料で形成す
ることを特徴とする半導体回路の作製方法。
Priority Applications (5)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP08674493A JP3347803B2 (ja) | 1993-03-22 | 1993-03-22 | 半導体回路およびその作製方法 |
US08/216,107 US5501989A (en) | 1993-03-22 | 1994-03-21 | Method of making semiconductor device/circuit having at least partially crystallized semiconductor layer |
US08/411,972 US5589694A (en) | 1993-03-22 | 1995-03-28 | Semiconductor device having a thin film transistor and thin film diode |
US08/788,562 US5744822A (en) | 1993-03-22 | 1997-01-24 | Semiconductor device/circuit having at least partially crystallized semiconductor layer |
JP2000080980A JP3403994B2 (ja) | 1993-03-22 | 2000-03-22 | 半導体回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP08674493A JP3347803B2 (ja) | 1993-03-22 | 1993-03-22 | 半導体回路およびその作製方法 |
Related Child Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2000080980A Division JP3403994B2 (ja) | 1993-03-22 | 2000-03-22 | 半導体回路 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH06275805A JPH06275805A (ja) | 1994-09-30 |
JP3347803B2 true JP3347803B2 (ja) | 2002-11-20 |
Family
ID=13895306
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP08674493A Expired - Fee Related JP3347803B2 (ja) | 1993-03-22 | 1993-03-22 | 半導体回路およびその作製方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP3347803B2 (ja) |
Families Citing this family (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP3329512B2 (ja) * | 1993-03-22 | 2002-09-30 | 株式会社半導体エネルギー研究所 | 半導体回路およびその作製方法 |
JP3347804B2 (ja) * | 1993-03-22 | 2002-11-20 | 株式会社半導体エネルギー研究所 | 半導体回路の作製方法 |
JP3402380B2 (ja) * | 1993-03-22 | 2003-05-06 | 株式会社半導体エネルギー研究所 | 半導体回路およびその作製方法 |
JP4389359B2 (ja) | 2000-06-23 | 2009-12-24 | 日本電気株式会社 | 薄膜トランジスタ及びその製造方法 |
KR100883350B1 (ko) * | 2006-12-04 | 2009-02-11 | 한국전자통신연구원 | 쇼트키 장벽 박막 트랜지스터 제조방법 |
JP5096572B2 (ja) * | 2008-05-29 | 2012-12-12 | シャープ株式会社 | 半導体装置およびその製造方法 |
-
1993
- 1993-03-22 JP JP08674493A patent/JP3347803B2/ja not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
JPH06275805A (ja) | 1994-09-30 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US5501989A (en) | Method of making semiconductor device/circuit having at least partially crystallized semiconductor layer | |
JP3329512B2 (ja) | 半導体回路およびその作製方法 | |
KR100197780B1 (ko) | 트랜지스터 및 반도체 회로 제조 방법 | |
US5595944A (en) | Transistor and process for fabricating the same | |
US6261875B1 (en) | Transistor and process for fabricating the same | |
JP3402380B2 (ja) | 半導体回路およびその作製方法 | |
JP3535205B2 (ja) | 薄膜トランジスタの作製方法 | |
JP3359689B2 (ja) | 半導体回路およびその作製方法 | |
JP3869189B2 (ja) | 薄膜トランジスタの作製方法 | |
JP2700277B2 (ja) | 薄膜トランジスタの作製方法 | |
JP3347804B2 (ja) | 半導体回路の作製方法 | |
JP3347803B2 (ja) | 半導体回路およびその作製方法 | |
JP3403994B2 (ja) | 半導体回路 | |
JP3405955B2 (ja) | 半導体回路 | |
JP3359691B2 (ja) | 薄膜トランジスタの作製方法 | |
JP3266861B2 (ja) | アクティブマトリクス装置 | |
JP3347340B2 (ja) | 薄膜トランジスタの製造方法 | |
JP3535465B2 (ja) | 半導体装置の作製方法 | |
JP3316201B2 (ja) | 半導体回路 | |
JP3333489B2 (ja) | 薄膜トランジスタの作製方法 | |
JP3181901B2 (ja) | 薄膜トランジスタ | |
JPH07335891A (ja) | 不純物の活性化方法ならびに薄膜トランジスタおよびその製造方法ならびに液晶表示装置 | |
JP3137943B2 (ja) | 薄膜トランジスタ | |
JPH07193246A (ja) | Cmos薄膜トランジスタおよびその製造方法 | |
JPH1098195A (ja) | 表示用薄膜半導体装置の製造方法 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080906 Year of fee payment: 6 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080906 Year of fee payment: 6 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090906 Year of fee payment: 7 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090906 Year of fee payment: 7 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090906 Year of fee payment: 7 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100906 Year of fee payment: 8 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100906 Year of fee payment: 8 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110906 Year of fee payment: 9 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110906 Year of fee payment: 9 |
|
LAPS | Cancellation because of no payment of annual fees |