本発明の実施の形態について、図面を用いて以下に説明する。但し、本発明は以下の説明に限定されず、本発明の主旨及びその範囲から逸脱することなく、その形態及び詳細を様々に変更しうることは、以下に示す実施の形態の記載内容に限定して解釈されるものではない。なお、以下に説明する本発明の構成において、同じものを指す符号は異なる図面間で共通して用いる場合がある。
(実施の形態1)
図1は、本発明に係る半導体装置の主要な構成を説明するための断面図及び上面図である。図1は、特に薄膜トランジスタの構成を示しており、図1(A)は断面図、図1(B)は上面図である。図1(A)は、図1(B)に示す上面図の破線OP間の断面図に相当する。なお、ここで示す図面は一例であり、所望のレイアウトにより適宜変更されうるものとする。
図1に示す半導体装置は、基板100上に絶縁層102、絶縁層104を介して設けられた薄膜トランジスタを有している。薄膜トランジスタは、島状に設けられた半導体層106と、半導体層106上に設けられた絶縁層118と、当該絶縁層118を介して半導体層106上に設けられたゲート電極124を有している。
ゲート電極124は、導電層120及び導電層122の積層構造で形成される。そして、ゲート電極124の側面にサイドウォール絶縁層126が形成されている。ここでは、ゲート電極124は、島状の半導体層106を横断するように設けられている。
なお、図1ではゲート電極124を導電層120、122の2層の積層構造で形成する例を示すが、本発明は特に限定されない。例えば、単層構造でもよいし、3層以上の積層構造としてもよい。また、ゲート電極として形成される導電層の側面をテーパ形状にしてもよいし、2層以上の導電層の積層構造として各層でテーパ角度が異なるようにしてもよい。また、導電層の積層構造でゲート電極を形成する場合、各層の幅(キャリアがチャネル形成領域を流れる方向(ソース領域とドレイン領域を結ぶ方向)に平行な方向の長さ)が概略一致するように形成してもよいし、上層と比較して下層の導電層の幅が大きくなるように形成してもよい。
サイドウォール絶縁層126は、ゲート電極の側面に接して概略三角形状の酸化膜で形成される。酸化膜としては、酸化シリコン(SiOx)又は酸化窒化シリコン(SiOxNy)(x>y>0)等を含む膜を形成すればよい。
半導体層106とゲート電極124及びサイドウォール絶縁層126の間には絶縁層118が形成されている。絶縁層118はゲート絶縁層として機能する。本発明は、絶縁層118において、半導体層106側を酸化膜で形成し、サイドウォール絶縁層126側を窒化膜で形成することを特徴の1つとする。具体的には、酸化膜で形成する第1絶縁層114と、窒化膜で形成する第2絶縁層116の積層構造で、絶縁層118を形成する。
第1絶縁層114を形成する酸化膜としては、酸化シリコン(SiOx)、酸化窒化シリコン(SiOxNy)、酸化ハフニウム(HfOx)、酸化アルミニウム(AlxOy)(x>y>0)、酸化タンタル(TaxOy)(x>y>0)等を含む膜を形成することができる。また、第2絶縁層116を形成する窒化膜としては、窒化シリコン(SiNx)、窒化酸化シリコン(SiNxOy)(x>y>0)、窒化アルミニウム(AlN)等を含む膜を形成することができる。
なお、絶縁層118の膜厚は、第1絶縁層114及び第2絶縁層116の膜厚を合わせて、1nm乃至110nm、好ましくは2nm乃至20nmとする。ゲート絶縁層を薄膜化すると、トランジスタを低電圧で高速に動作させることが可能になるため好ましい。本実施の形態では、第1絶縁層114を膜厚5nm、第2絶縁層116を膜厚2nm程度として形成する。
半導体層106は、チャネル形成領域108と、LDD領域として機能する一対の不純物領域110と、ソース領域又はドレイン領域として機能する一対の不純物領域112と、を有する。以下、本明細書ではLDD領域として機能する不純物領域を低濃度不純物領域ともいう。また、ソース領域又はドレイン領域として機能する不純物領域を高濃度不純物領域ともいう。本実施の形態では、低濃度不純物領域110、高濃度不純物領域112とする。具体的には、チャネル形成領域108は一対の高濃度不純物領域112の間に位置しており、低濃度不純物領域110はチャネル形成領域108と高濃度不純物領域112の間にそれぞれ位置している。つまり、チャネル形成領域108は、一対の高濃度不純物領域112の間及び一対の低濃度不純物領域110の間に位置している。高濃度不純物領域112は、低濃度不純物領域110と比較して、高い濃度で一導電型を付与する不純物元素が添加されている。
半導体層106の膜厚は、5nm乃至150nm、好ましくは10nm乃至25nmとする。本実施の形態では、半導体層106は、膜厚10nmとする。また、半導体層106の端部は、テーパ形状とすることができる。例えば、テーパ角が45°以上95°未満、好ましくは60°以上95°未満となるような形状としてもよいし、テーパ角が45°未満の緩やかな形状とすることもできる。なお、テーパ角とはテーパ形状を有する層において、当該層の側面と底面がなす傾斜角を示す。本実施の形態では、90°に近いテーパ角を有するテーパ形状とする。
半導体層106において、チャネル形成領域108はゲート電極124(導電層120、導電層122の積層構造)と重畳する領域に形成される。なお、チャネル形成領域108は、トランジスタの閾値電圧を制御するための一導電型を付与する不純物元素が添加されていてもよい。高濃度不純物領域112は、ゲート電極124及びサイドウォール絶縁層126と重畳しない領域に形成されている。低濃度不純物領域110は、サイドウォール絶縁層126と重畳する領域に形成されている。
なお、チャネル形成領域108と高濃度不純物領域112の間に低濃度不純物領域110を形成することで、ドレイン領域近傍の電界を緩和することができ、その結果ホットキャリアの発生を抑制することができる。ホットキャリアの発生は、短チャネル効果と呼ばれる現象を引き起こし、閾値電圧を不安定に変化させる要因になり、動作特性や信頼性を著しく低下させる恐れがある。特に、素子を微細化する、例えばチャネル長(チャネル形成領域において、キャリアが流れる方向(ソース領域とドレイン領域を結ぶ方向)に平行な方向の長さ)を短くすると、ドレイン領域近傍が高電界化する問題が顕著となるため、LDD領域として機能する低濃度不純物領域を形成することは、非常に効果的である。
また、本発明はサイドウォール絶縁層126を用いて自己整合的にLDD領域(低濃度不純物領域110)を形成するため、素子の微細化が進んでも精度良くLDD領域を形成することができる。これに対し、フォトリソグラフィー工程によりレジストマスク層を形成してLDD領域を形成する場合はマスク合わせに高度な精度が要求される。よって、微細化が進み素子の寸法が小さくなるにつれ、レジストマスク層を形成するのが非常に困難となる。レジストマスク層の位置がずれると所望の領域にLDD領域やソース領域又はドレイン領域が形成できなくなり、素子の特性がばらついてしまう。
また、本発明は、ゲート絶縁層として機能する絶縁層118を酸化膜と窒化膜の積層構造で形成し、且つサイドウォール絶縁層126と接する面側(第2絶縁層116)を窒化膜で形成している。サイドウォール絶縁層126は酸化膜で形成するため、第2絶縁層116がエッチングストッパーとして機能し、下層を保護して半導体層等がエッチングされることを防止することができる。特に、素子の微細化や高性能化を図り、半導体層を薄膜化する場合は、サイドウォール絶縁層を形成する際に該サイドウォール絶縁層のエッジ付近の半導体層が消失されやすくなるため、本発明の構成は非常に効果的である。また、半導体層106と接する面側(第1絶縁層114)を酸化膜で形成することで、界面の特性不良を防止することができる。
次に、図1で示した半導体装置の作製方法の一例に関して、図面を用いて説明する。
基板100上に絶縁層102、絶縁層104を介して、島状の半導体層106を形成する(図2(A)参照)。
基板100は、絶縁表面を有する基板を用いることができる。例えば、ガラス基板、石英基板、サファイア基板、セラミック基板、又は表面に絶縁層が形成された金属基板或いはシリコン基板等の半導体基板などを用いることができる。
絶縁層102、絶縁層104は、CVD法、スパッタリング法、ALD法等により、酸化シリコン(SiOx)、窒化シリコン(SiNx)、酸化窒化シリコン(SiOxNy)、窒化酸化シリコン(SiNxOy)等を用いて形成する。絶縁層102、絶縁層104は、下地絶縁層として機能する。具体的には、基板100から半導体層へアルカリ金属等が拡散し、半導体層が汚染することを防ぐブロッキング層として機能する。また、基板100の表面に凹凸がある場合、平坦化する層としても機能することができる。なお、絶縁層102、絶縁層104は、基板100からの不純物拡散や基板100表面の凹凸が問題とならなければ、形成しなくともよい。また、ここでは下地絶縁層を2層の積層構造としているが、単層構造としてもよいし、3層以上の積層構造としてもよい。例えば、下地絶縁層を2層の積層構造とする場合、1層目に窒化酸化シリコン層、2層目に酸化窒化シリコン層を形成することができる。また、1層目に窒化シリコン層を形成し、2層目に酸化シリコン層を形成してもよい。
半導体層106は、単結晶半導体又は結晶性半導体で形成されたものを用いることが好ましい。また、半導体層106は膜厚5nm乃至150nmの範囲、好ましくは10nm乃至25nmの範囲で形成する。
例えば、CVD法やスパッタリング法によって基板100上全面に形成した半導体層を結晶化した後、選択的にエッチングすることによって、結晶性の半導体層である島状の半導体層106を形成することができる。半導体層106を形成する半導体材料としてはシリコンを主成分とする材料を用いるのが好ましく、具体的には、シリコン、シリコンゲルマニウム等を用いて形成することができる。また、ゲルマニウムを用いて形成してもよい。半導体層の結晶化法としては、レーザ結晶化法、瞬間熱アニール(RTA)又はファーネスアニール炉を用いる熱結晶化法、結晶化を助長する金属元素を用いる結晶化法又はこれらの方法を組み合わせた方法等により行うことができる。
レーザ結晶化法を適用する場合は、連続発振型のレーザ(以下、CWレーザともいう)やパルス発振型のレーザ(以下、パルスレーザともいう)から得られるレーザビームを用いることができる。ここで用いることができるレーザの例としては、Arレーザ、Krレーザ、エキシマレーザ、銅蒸気レーザ若しくは金蒸気レーザなどの気体レーザ、単結晶のYAG、YVO4、フォルステライト(Mg2SiO4、YAlO3、GdVO4)、若しくは多結晶(セラミック)のYAG、Y2O3、YVO4、YAlO3、GdVO4に、ドーパントとしてNd、Yb、Cr、Ti、Ho、Er、Tm、Taのうち1種または複数種添加されているものを媒質とするレーザ、ガラスレーザ、アレキサンドライトレーザ、ルビーレーザ若しくはTi:サファイアレーザなどの固体レーザ等が挙げられる。固体レーザの場合は、発振されるレーザビームの基本波から第4高調波までを適宜選択して照射することができる。例えば、Nd:YVO4レーザ(基本波1064nm)の第2高調波(532nm)や第3高調波(355nm)を用いることができる。Nd:YVO4レーザをCWレーザとして用いる場合は、レーザのパワー密度は0.01MW/cm2〜100MW/cm2程度(好ましくは0.1MW/cm2〜10MW/cm2)必要である。そして、走査速度を10cm/sec〜2000cm/sec程度として照射する。なお、第2高調波はエネルギー効率の点で、さらに高次の高調波より優れているためで、ここでは第2高調波(532nm)を用いることが好ましい。
CWレーザを用いてレーザ結晶化を行う場合は、連続的に半導体層にエネルギーを与えることができるため、一旦半導体層を溶融状態にすると、溶融状態を継続させることができる。よって、CWレーザを走査することによって半導体層の固液界面を移動させ、この移動の方向に沿って一方向に長い結晶粒を形成することができるため好ましい。このとき固体レーザを用いると、気体レーザ等と比較して、出力の安定性が高く、安定した処理が見込まれるためより好ましい。なお、CWレーザに限らず、繰り返し周波数が10MHz以上のパルスレーザを用いると同様の効果を期待できる。繰り返し周波数が高いパルスレーザを用いると、半導体層が溶融してから固化するまでの時間よりもレーザのパルス発振の間隔が短ければ、常に半導体層を溶融状態にとどめることができ、固液界面の移動により一方向に長い結晶粒で構成される半導体層を形成することができる。また、レーザビームをTEM00(シングル横モード)で発振して射出すると、被照射面において得られる線状のビームスポットのエネルギー均一性を上げることができるので好ましい。
半導体層106は、基板全面に形成した半導体層を選択的にレジストマスクで覆い、当該レジストマスクに覆われていない半導体層をエッチングすることによって、島状に形成することができる。半導体層をエッチングする方法は、ドライエッチング法やウェットエッチング法を用いることができる。ドライエッチングを行う場合、エッチングガスは下地絶縁層とのエッチング選択比が十分取れるものを用いる。つまり、ここでは絶縁層104に対するエッチングレートが低く、半導体層106に対するエッチングレートが高いものを用いればよい。エッチングガスとしては、例えばCl2、BCl3、若しくはSiCl4等の塩素系ガス、CF4、NF3、若しくはSF6等のフッ素系ガス、又はHBrガスを用いることができる。さらにHe、Ar、Xeなどの不活性ガスを適宜加えてもよい。また、フッ素系ガスにO2ガスを適宜加えてもよい。所望の形状に加工後、半導体層上に残存するレジストマスクは除去する。なお、半導体層のエッチングは該半導体層を結晶化した後に行ってもよいし、結晶化前に行ってもよい。
また、半導体層106は、端部が垂直に近いテーパ形状となるように形成してもよいし、緩やかなテーパ形状となるように形成してもよい。例えば、テーパ角が45°以上95°未満、好ましくは60°以上95°未満となるような形状としてもよいし、テーパ角が45°未満の緩やかな形状としてもよい。半導体層106の端部の形状は、エッチング条件等を変化させることにより、適宜選択することができる。
また、半導体層106の膜厚を50nm以下とする場合、50nm以上の膜厚で半導体層を形成した後、該半導体層をエッチングして薄膜化してもよい。例えば、ドライエッチング法を用いて半導体層を薄膜化する場合は、Cl2、BCl3、若しくはSiCl4等の塩素系ガス、CF4、NF3、若しくはSF6等のフッ素系ガス、又はHBrガスを用いることができる。さらにHe、Ar、Xeなどの不活性ガスを適宜加えてもよい。また、フッ素系ガスにO2ガスを加えてもよい。また、半導体層を部分的に変質させて、該変質した領域を選択的にエッチングすることもできる。半導体層の変質とは、例えば半導体層の酸化処理、窒化処理等を示し、所望の処理をしてエッチングしたい領域を変質させればよい。
本実施の形態では、半導体層106として、膜厚10nmの結晶性シリコン層を形成する。
なお、半導体層は、種々の結晶化法を用いる薄膜プロセスに換えて、絶縁表面に単結晶半導体層を設けたSOI基板を用いてもよい。この場合、絶縁表面に設けられた単結晶半導体層を用いて、半導体層106を形成することができる。
また、半導体層にトランジスタの閾値電圧を制御するための一導電型を付与する不純物元素を添加してもよい。後にチャネル形成領域を形成する半導体層に所定の濃度の不純物元素を添加することで、強制的にトランジスタの閾値電圧をシフトさせ、所望の閾値電圧とすることが可能である。一導電型を付与する不純物元素としては、ボロン(B)、アルミニウム(Al)、ガリウム(Ga)等のp型を付与する元素、リン(P)、ヒ素(As)等のn型を付与する元素を用いることができる。本実施の形態の場合は、p型を付与する元素、例えばボロンを約1×1016cm−3以上1×1018cm−3以下の濃度で添加することができる。なお、トランジスタの閾値電圧を制御するための不純物元素の添加は、ゲート電極を形成する前に行えばよい。
次に、半導体層106上に絶縁層118を形成する。絶縁層118はゲート絶縁層として機能する(図2(B)参照)。
ここで、絶縁層118は、半導体層106側を酸化膜で形成し、後に形成するサイドウォール絶縁層側を窒化膜で形成する。本実施の形態では、酸化膜で形成する第1絶縁層114と、窒化膜で形成する第2絶縁層116の積層構造で形成する。
酸化膜としては、酸化シリコン、酸化窒化シリコン、酸化ハフニウム、酸化アルミニウム、酸化タンタル等を含む膜を形成するのが好ましい。窒化膜としては、窒化シリコン、窒化酸化シリコン、窒化アルミニウム等を含む膜を形成することが好ましい。ここでは、第1絶縁層114を上述したような酸化膜で形成し、第2絶縁層116を上述したような窒化膜で形成する。
絶縁層118は、CVD法、スパッタリング法、ALD法等を用いて形成することもできるが、好ましくはプラズマ処理による固相酸化及び固相窒化で形成すると容易に緻密で薄い絶縁層を得られるためよい。また、半導体層106上にCVD法、スパッタリング法、又はALD法を用いて酸化膜を形成した後、当該酸化膜をプラズマ処理により固相酸化、又は固相酸化及び固相窒化して形成してもよい。その他、半導体層106上にプラズマ処理による固相酸化処理で酸化膜を形成した後、CVD法やスパッタリング法を用いて窒化膜を形成してもよい。
固相酸化処理若しくは固相窒化処理は、マイクロ波(代表的には2.45GHz)等の高周波により励起されたプラズマを用いて行うことが好ましい。具体的には、高周波を用いて励起された、電子密度が1×1011cm−3以上1×1013cm−3以下、且つ電子温度が0.5eV以上1.5eV以下のプラズマを利用してプラズマ処理を行うことが好ましい。これは、固相酸化処理若しくは固相窒化処理において、500℃以下の温度において、緻密な絶縁層を形成すると共に実用的な反応速度を得るためである。
プラズマ処理により、半導体層106の表面を酸化する場合には、酸素を含む雰囲気下(例えば、酸素(O2)、オゾン(O3)、亜酸化窒素(N2O)、一酸化窒素(NO)若しくは二酸化窒素(NO2)、及び希ガス(ヘリウム(He)、ネオン(Ne)、アルゴン(Ar)、クリプトン(Kr)、キセノン(Xe)の少なくとも1つを含む)を含む雰囲気下、又は酸素(O2)、オゾン(O3)、亜酸化窒素(N2O)、一酸化窒素(NO)若しくは二酸化窒素(NO2)と、水素(H2)と、希ガスと、を含む雰囲気下)で行う。また、プラズマ処理により第1絶縁層114の表面を窒化をする場合には、窒素を含む雰囲気下(例えば、窒素(N2)と希ガス(He、Ne、Ar、Kr、Xeの少なくとも一つを含む)を含む雰囲気下、窒素と水素と希ガスを含む雰囲気下、又はNH3と希ガスを含む雰囲気下)でプラズマ処理を行う。希ガスとしては、例えばArを用いることが好ましい。また、ArとKrを混合したガスを用いてもよい。
ここで、プラズマ処理を行うためのプラズマ処理装置1080の構成例を図5に示す。当該プラズマ処理装置1080は、支持台1088と、ガスを供給するためのガス供給部1084、ガスを排気するために真空ポンプに接続する排気口1086、アンテナ1098、誘電体板1082、プラズマ発生用の高周波を入力する高周波供給部1092を有している。被処理体1010は、支持台1088によって保持される。また、支持台1088に温度制御部1090を設けることによって、被処理体1010の温度を制御することも可能である。被処理体1010は、プラズマ処理をする基体であり、本実施の形態では基板100上に絶縁層102、104、島状の半導体層106を順に積層形成したものに相当する。或いは、島状の半導体層106上に酸化膜が形成されたものに相当する。
以下、図5に示すプラズマ処理装置1080を用いて半導体層表面に絶縁層を形成する具体例を述べる。なお、プラズマ処理とは、基板、半導体層、絶縁層、導電層に対する酸化処理、窒化処理、酸化窒化処理、水素化処理、表面改質処理を範疇に含んでいる。これらの処理は、その目的に応じて、ガス供給部1084から供給するガスを選択すれば良い。
まず、図5に示すプラズマ処理装置1080の処理室内を真空にする。そして、ガス供給部1084から希ガス、酸素又は窒素を含むガスを供給する。被処理体1010は室温、若しくは温度制御部1090により100℃以上550℃以下の範囲で加熱する。被処理体1010と誘電体板1082との間隔(以下、電極間隔ともいう)は、20mm以上200mm以下(好ましくは20mm以上60mm以下)程度である。
次に、高周波供給部1092からアンテナ1098に高周波を入力する。ここでは、高周波としてマイクロ波(周波数2.45GHz)を入力する。そしてマイクロ波をアンテナ1098から誘電体板1082を通して処理室内に入力することによって、プラズマ1094を生成し、当該プラズマ1094によって酸素ラジカル(OHラジカルを含む場合もある)又は窒素ラジカル(NHラジカルを含む場合もある)を生成する。このとき、プラズマ1094は、供給されたガスによって生成される。
マイクロ波等の高周波の入力によりプラズマ1094を生成すると、低電子温度(3eV以下、好ましくは1.5eV以下)で高電子密度(1×1011cm−3以上)のプラズマを生成することができる。具体的には、電子温度が0.5eV以上1.5eV以下、且つ電子密度が1×1011cm−3以上1×1013cm以下のプラズマ生成することが好ましい。なお、本明細書では、マイクロ波の入力により生成された低電子温度で高電子密度のプラズマを高密度プラズマともいう。また、高密度プラズマを利用してプラズマ処理を行うことを高密度プラズマ処理ともいう。
プラズマ1094により生成された酸素ラジカル(OHラジカルを含む場合もある)又は窒素ラジカル(NHラジカルを含む場合もある)によって、被処理体1010に形成された半導体層の表面が酸化されて絶縁層が形成される。或いは、半導体層上に形成された絶縁層の表面又は表面近傍が酸化又は窒化される。このとき、供給するガスにアルゴンなどの希ガスを混合させると、希ガスの励起種により酸素ラジカルや窒素ラジカルを効率良く生成することができる。なお。供給ガスに希ガスを用いる場合、形成された絶縁層に希ガスが含まれる場合がある。この方法は、プラズマで励起した活性なラジカルを有効に使うことにより、500℃以下の低温で固相反応による酸化、窒化を行うことができる。
本実施の形態において、絶縁層118をプラズマ処理により形成する好適な作製方法の一例は、酸素を含む雰囲気下で半導体層106をプラズマ処理して酸化シリコン層を形成した後、窒素を含む雰囲気下で酸化シリコン層の表面を窒化プラズマ処理して窒素プラズマ処理層でなる第2絶縁層116と酸化シリコン層でなる第1絶縁層114を形成する。具体的には、まず酸素を含む雰囲気下でプラズマ処理を行い、半導体層106上に3nm乃至6nmの厚さで酸化シリコン層(第1絶縁層114に相当)を形成する。続けて、窒素を含む雰囲気下でプラズマ処理を行い、酸化シリコン層の表面又は表面近傍に窒素濃度の高い窒素プラズマ処理層(第2絶縁層116に相当)を形成する。このとき、残存する酸化シリコン層が第1絶縁層114に相当する。なお、表面近傍とは、酸化シリコン層の表面から概略0.25nm乃至1.5nmの深さをいう。例えば、酸化シリコン層を形成した後、窒素を含む雰囲気下でプラズマ処理を行うことによって、酸化シリコン層の表面から概略1nmの深さに窒素を20原子%乃至50原子%の割合で含有した窒素プラズマ処理層(第2絶縁層116)を形成することができる。窒素プラズマ処理層は、プラズマ処理の条件によって、窒化シリコン又は窒化酸化シリコンで形成される。
いずれにしても、上記のようなプラズマ処理による固相酸化処理若しくは固相窒化処理を用いることで、耐熱温度が700℃以下のガラス基板を用いても、950℃乃至1050℃の範囲で形成される熱酸化膜と同等な絶縁層を得ることができる。すなわち、半導体素子、特に薄膜トランジスタや不揮発性記憶素子のゲート絶縁層として機能する絶縁層として信頼性の高い絶縁層を形成することができる。
なお、プラズマ処理による固相酸化若しくは固相窒化により絶縁層118を形成する場合、第1絶縁層114及び第2絶縁層116は明確な境界の区別が付きにくい場合もあるが、少なくとも膜中の窒素含有量を比較した場合に、サイドウォール絶縁層側(ここでは第2絶縁層116)の窒素含有量が高いものとする。ここでは、第1絶縁層114及び第2絶縁層116の境界は点線で図示するものとする。また、絶縁層118は2層の積層構造に限定されるものではなく、サイドウォール絶縁層側から次第に窒素含有量が減少していく膜としてもよいし、3層以上の積層構造としてもよい。ただし、ゲート絶縁層として機能する絶縁層において、サイドウォール絶縁層と最も近い側は窒化膜で形成されているものとする。また、プラズマ処理による固相酸化若しくは固相窒化により絶縁層118を形成する場合は、第1絶縁層114(酸化膜)として酸化シリコン又は酸化窒化シリコンが形成され、第2絶縁層116(窒化膜)として窒化シリコン又は窒化酸化シリコンが形成されるものとする。
絶縁層118の膜厚は、第1絶縁層114と第2絶縁層116を合わせて1nm乃至110nm、好ましくは2nm乃至20nmの範囲で形成するとよい。絶縁層118は完成するトランジスタのゲート絶縁層を形成するため、薄いほうが低電圧で高速動作が可能になるため好ましい。
次に、絶縁層118上に導電層を形成する。ここでは導電層として、導電層119、導電層121の積層構造を形成する(図2(C)参照)。
導電層119、121は、CVD法やスパッタリング法により、導電材料を用いて形成する。導電材料としては、タンタル(Ta)、タングステン(W)、チタン(Ti)、モリブデン(Mo)、クロム(Cr)、アルミニウム(Al)、銅(Cu)、又はニオブ(Nb)等の金属元素、又は当該金属元素を含む合金材料若しくは化合物材料を用いることができる。また、リン等の一導電型を付与する不純物元素が添加された多結晶シリコン等の半導体材料を用いることもできる。なお、ここでは導電層119、121の積層構造を形成している例を示すが、絶縁層118上に形成する導電層は単層構造でもよい。導電層(導電層119及び導電層121の積層構造)は、膜厚50nm乃至1000nm、好ましくは100nm乃至800nm、より好ましくは200nm乃至500nmの範囲で形成する。
本実施の形態では、導電層119として膜厚30nmの窒化タンタル層を形成し、導電層121として膜厚170nmのタングステン層を形成する。
次に導電層119、導電層121を選択的にエッチングして、ゲート電極を形成する。ここでは、導電層121、導電層119を順にエッチングして、ゲート電極を形成する例を示す。
まず、導電層121を選択的にエッチングして、導電層122を形成する(図2(D)参照)。導電層122は、基板全面に形成した導電層121を選択的にレジストマスクで覆い、当該レジストマスクに覆われていない部分をエッチングして形成することができる。
次に、導電層122をマスクとして導電層119を選択的にエッチングし、導電層120を形成する。導電層120及び導電層122の積層構造は、ゲート電極124を形成する(図3(A)参照)。
導電層121、導電層119のエッチング方法は、ドライエッチング法やウェットエッチング法を用いることができる。なお、本実施の形態では、積層構造である導電層121及び導電層119を、両者のエッチング選択比が十分取れる条件があるものを用いて形成するのが好ましい。このようにすることで、導電層121をエッチングする際に、導電層119をエッチングストッパーとして機能させることができる。ここでは、導電層119を窒化タンタル層、導電層121をタングステン層で形成する例を示している。例えば、窒化タンタル及びタングステンは、ドライエッチング法により、CF4、Cl2、O2等の混合ガスを用いてタンタルをエッチングし、NF3、SiCl4等の混合ガスを用いて窒化タンタルをエッチングすることで、十分な選択比を持ってエッチングすることができる。
次に、半導体層106に対して一導電型を付与する不純物元素132を第1の濃度で選択的に添加し、一対の低濃度不純物領域109と、チャネル形成領域108を形成する(図3(B)参照)。ここでは、ゲート電極124(導電層122、120)をマスクとして不純物元素を添加し、自己整合的に一対の低濃度不純物領域109と、当該一対の低濃度不純物領域109の間に位置するチャネル形成領域108を形成する。ここで形成される低濃度不純物領域109の一部は、後にLDD領域を形成する。一導電型を付与する不純物元素としては、リン(P)、ヒ素(As)等のn型を付与する元素、ボロン(B)、アルミニウム(Al)、ガリウム(Ga)等のp型を付与する元素を用いることができる。本実施の形態では、不純物元素としてn型を付与する元素であるリンをピーク濃度で約1×1018cm−3程度となるように添加する。
次に、ゲート電極124(導電層122、120)の側面にサイドウォール絶縁層を形成する。
まず、ゲート電極124(導電層122、120)が埋め込まれるように、ゲート電極124を覆う絶縁層125を形成する(図3(C)参照)。
絶縁層125は、CVD法やスパッタリング法により、酸化シリコン、酸化窒化シリコン等の酸化膜を形成する。なお、絶縁層125は窒化シリコン、窒化酸化シリコン等の窒化膜との積層構造としてもよいが、後に該絶縁層125をエッチングして形成するサイドウォール絶縁層126の最表層となる領域は酸化膜で形成するものとする。
次に、絶縁層125を選択的にエッチングして、ゲート電極124の側面にサイドウォール絶縁層126を形成する(図3(D)参照)。
サイドウォール絶縁層126は、垂直方向を主体とした異方性エッチングにより、絶縁層125を選択的にエッチングして形成することができる。このとき、本発明に係る絶縁層118は、サイドウォール絶縁層126と接する側を窒化膜で形成しているため、絶縁層118がエッチングストッパーとして機能することができる。具体的には、酸化膜でなる絶縁層125を選択的にエッチングする際に、窒化膜でなる第2絶縁層116がエッチングストッパーとして機能する。よって、下層の半導体層106までエッチングされることを防ぐことができる。
例えば、第2絶縁層116を固相窒化により形成した窒化酸化シリコン層とし、絶縁層125を酸化窒化シリコン層で形成する場合、ドライエッチング法により、C4F8、Ar等の混合ガスを用いてエッチングすることで、十分な選択比を持ってサイドウォール絶縁層126を形成することができる。
特に、半導体層が10nm乃至25nmと薄膜化されている場合は、サイドウォール絶縁層を形成する際のオーバーエッチングにより半導体層が消失する、或いは半導体層の膜厚がばらつく等の影響が顕著になるため、本発明のような構成にすることは非常に効果的である。半導体層の膜厚のばらつきは、完成するトランジスタ等の半導体装置の特性ばらつきにもつながるため、本発明の構成にすることで信頼性の良い半導体装置を歩留まり良く製造することが可能になる。なお、サイドウォール絶縁層126を形成する際のエッチング条件によっては、絶縁層118上層の一部がエッチングされ膜厚が減少する(膜減りといわれる)場合がある(図6参照)。
サイドウォール絶縁層126の形状は特に限定されないが、概略三角形状とする。ここでは、サイドウォール絶縁層126は、ゲート電極124の側面と接しない側を湾曲状に形成する例を示している。サイドウォール絶縁層126は、後にLDD領域を形成する際にドーピング用マスクとして用いることができる。
次に、半導体層106に対して一導電型を付与する不純物元素134を第2の濃度で選択的に添加し、一対の高濃度不純物領域112と、一対の低濃度不純物領域110を形成する(図4(A)参照)。ここでは、ゲート電極124(導電層122、120)及びその側面に形成されたサイドウォール絶縁層126をマスクとして不純物元素を添加し、自己整合的に一対の高濃度不純物領域112と、一対の低濃度不純物領域110を形成する。ここで形成される高濃度不純物領域112はソース領域又はドレイン領域として機能し、低濃度不純物領域110はLDD領域として機能する。一導電型を付与する不純物元素は、前述の低濃度不純物領域109を形成する際に添加する元素と同じ導電型の不純物元素を用いることができる。なお、第1の濃度と比較して、第2の濃度を高くして不純物元素を添加する。よって、高濃度不純物領域112には、低濃度不純物領域110と比較して高い濃度の不純物元素が添加される。本実施の形態では、不純物元素としてn型を付与する元素であるリンをピーク濃度で約1×1021cm−3程度となるように添加する。
このようにして、半導体層106にチャネル形成領域108、一対の低濃度不純物領域110、一対の高濃度不純物領域112が形成される。一対の高濃度不純物領域112の間にチャネル形成領域108が位置し、高濃度不純物領域112とチャネル形成領域108の間に、それぞれ低濃度不純物領域110が形成されている。チャネル形成領域108は、半導体層106がゲート電極124(導電層122、120)と重畳する領域に形成される。高濃度不純物領域112は、ゲート電極124及びサイドウォール絶縁層126と重畳しない領域に形成されている。低濃度不純物領域110は、サイドウォール絶縁層126と重畳する領域に形成されている。
上述したように、本発明はサイドウォール絶縁層126の下層にエッチングストッパーとして機能する窒化膜が形成されている。そのため、サイドウォール絶縁層を形成する際のオーバーエッチングにより半導体層がエッチングされて膜厚にばらつきが生じるのを防ぐことが可能である。よって、膜厚のばらつきによる特性ばらつき、例えばソース領域又はドレイン領域として機能する不純物領域の抵抗(シート抵抗ともいわれる)のばらつきを防ぐことができる。また、LDD領域、ソース領域又はドレイン領域として機能する不純物領域を形成する際に、絶縁層を介して不純物元素を添加するので、半導体層に与えるダメージを低減することができる。
なお、半導体層106に一導電型を付与する不純物元素を添加した後、熱処理を行って添加した不純物元素を活性化することが好ましい。熱処理は、レーザビームの照射、又はRTA若しくはファーネスアニール炉を用いて行うことができる。具体的には、400℃乃至700℃、好ましくは500℃乃至650℃の温度範囲で行うとよい。また、熱処理は窒素雰囲気下で行うことが好ましい。例えば、550℃4時間の加熱を行うことにより、活性化を行うことができる。例えば、レーザビームの照射により、不純物元素の活性化を行う場合を図4(B)に示す。
図4(A)に示すように不純物元素134を添加して、半導体層106にチャネル形成領域108、低濃度不純物領域110、高濃度不純物領域112を形成した後、レーザビーム136を照射する(図4(B)参照)。レーザビーム136は、例えばエキシマレーザから得られるレーザビームを用いることができる。レーザビーム136を照射することで、不純物元素を活性化させるとともに、ゲート絶縁層として機能する絶縁層118のプラズマダメージや、ゲート絶縁層と半導体層との界面のプラズマダメージを回復させることが可能となる。なお、本発明を用いて半導体層の膜厚ばらつきを低減させることで、レーザビームの照射により活性化を行う際にレーザビームの照射条件を設定しやすくすることができる。
以上により、本発明に係る半導体装置である薄膜トランジスタを形成することができる。なお、本実施の形態で示したトランジスタの構造は一例であり、図示した構造に限定されるものではない。
本発明を適用することで、サイドウォール絶縁層の形成に起因する特性ばらつき等を抑制し、歩留まり良く半導体装置を製造することが可能になる。
なお、本実施の形態は、本明細書で示す他の実施の形態と適宜組み合わせることができる。
(実施の形態2)
本実施の形態では、上記実施の形態と異なる構成の半導体装置の例について、図面を用いて説明する。具体的には、上記実施の形態1の構成において、ゲート電極の構成が異なる例を示す。なお、上記実施の形態1と重複する構成は、簡略化及び一部省略して説明する。
本実施の形態に係る半導体装置の作製方法の一例に関して、図7を用いて説明する。
基板200上に絶縁層202、絶縁層204を介して島状の半導体層206を形成する。次に、半導体層206上に絶縁層218を形成する。絶縁層218は、酸化膜を用いて形成する第1絶縁層214と窒化膜を用いて形成する第2絶縁層216の積層構造とする。次に、絶縁層218を介して導電層を形成する。ここでは、導電層219、導電層221の積層構造を形成する(図7(A)参照)。導電層222を形成するまでは、上記実施の形態1で示した基板100、絶縁層102、104、半導体層106、絶縁層118(第1絶縁層114、第2絶縁層116)、導電層119、121等の説明に準じるため、省略する。
次に、導電層219、221を選択的にエッチングして、ゲート電極を形成する。
まず、導電層221を選択的にエッチングして導電層222を形成する(図7(B)参照)。導電層222は、基板全面に形成した導電層221を選択的にレジストマスクで覆い、当該レジストマスクに覆われていない部分をエッチングして、側面がテーパ形状になるようにする。
次に、導電層222をマスクとして導電層219を選択的にエッチングし、導電層220を形成する。ここで、導電層220は、上層の導電層222と比較して幅が大きくなるように形成する。本実施の形態は、ゲート電極を積層構造とする場合において、下層(ゲート絶縁層と接する側)の導電層の幅を上層よりも大きくすることを特徴の1つとしている。また、導電層220の側面はテーパ形状になるように形成する。好ましくは、導電層222と比較して、テーパ角度が小さくなるように形成する。導電層221、導電層219のエッチング方法は、ドライエッチング法やウェットエッチング法を用いることができる。以上で形成される導電層220及び導電層222の積層構造は、ゲート電極224を形成する(図7(C)参照)。
次に、ゲート電極224をマスクとして第1の濃度の一導電型を付与する不純物元素を添加した後、ゲート電極224の側面にサイドウォール絶縁層226を形成する。次に、ゲート電極224及びサイドウォール絶縁層226をマスクとして第2の濃度の一導電型を付与する不純物元素を添加して、自己整合的に一対の高濃度不純物領域212と、一対の低濃度不純物領域210と、チャネル形成領域208を形成する。ここで、第1の濃度の不純物元素及び第2の濃度の不純物元素は、同じ導電型の不純物元素を添加し、例えばn型を付与する不純物元素であるリン(P)、ヒ素(As)、p型を付与する不純物元素であるボロン(B)、アルミニウム(Al)、ガリウム(Ga)等を添加することができる。また、第1の濃度と比較して、第2の濃度を高くする。以上により、本発明に係る半導体装置である薄膜トランジスタを形成することができる(図7(D)参照)。なお、ゲート電極224を形成した後、サイドウォール絶縁層226を形成し、半導体層206にチャネル形成領域208、低濃度不純物領域210、高濃度不純物領域212を形成するまでは、上記実施の形態1で示したサイドウォール絶縁層126、チャネル形成領域108、低濃度不純物領域110、高濃度不純物領域112等の説明に準じるため、省略する。
本発明は、サイドウォール絶縁層226の下層にエッチングストッパーとして機能する窒化膜が形成されている。そのため、サイドウォール絶縁層226を形成する際のオーバーエッチングを、窒化膜で止めることができる。よって、窒化膜の下層の半導体層がエッチングされ、半導体層の膜厚がばらつくのを防ぐことが可能である。サイドウォール絶縁層226を形成する際のオーバーエッチングでは、ソース領域又はドレイン領域を形成する半導体層がエッチングされやすい。それを防ぐ本発明の構造とすることで、ソース領域又はドレイン領域の抵抗のばらつき等、完成する半導体装置の特性ばらつきを抑えることが可能である。また、半導体層206に不純物元素を添加する際も、半導体層206上に絶縁層218がある構成となるため、半導体層206に与えるダメージを低減することができる。
なお、本実施の形態では、ゲート電極を積層構造で形成し、下層(ゲート絶縁層と接する側)の導電層の幅を大きくなるように形成している。このような構造とすることで、より容易に微細なLDD領域を形成することが可能となる。ここでは、ゲート電極を形成する導電層の側面をテーパ形状とする例を説明したが、垂直形状に近い形状としてもよい。
また、半導体層206に一導電型を付与する不純物元素を添加した後、熱処理を行って添加した不純物元素を活性化することが好ましい。熱処理は、レーザビームの照射、又はRTA若しくはファーネスアニール炉を用いて行うことができる。具体的には、400℃乃至700℃、好ましくは500℃乃至650℃の温度範囲で行うとよい。また、熱処理は窒素雰囲気下で行うことが好ましい。例えば、550℃4時間の加熱を行うことにより、活性化を行うことができる。レーザビームの照射により活性化する場合は、例えばエキシマレーザを用いることができる。また、レーザビームを照射する場合、不純物元素の活性化とともに、上層のゲート絶縁層として機能する絶縁層や、当該絶縁層と半導体層との界面のプラズマダメージを回復させることが可能となる。なお、本発明を適用して半導体層の膜厚ばらつきを低減させることで、レーザビームの照射条件を設定しやすくできる。
なお、本実施の形態で示したトランジスタの構造は一例であり、図示した構造に限定されるものではない。
本発明を適用することで、サイドウォール絶縁層の形成に起因する特性ばらつき等を抑制し、歩留まり良く半導体装置を製造することが可能になる。また、微細なLDD領域を形成することが可能になる。
なお、本実施の形態は、本明細書で示す他の実施の形態と適宜組み合わせることができる。
(実施の形態3)
本実施の形態では、上記実施の形態と異なる構成の半導体装置の例について、図面を用いて説明する。具体的には、上記実施の形態1又は実施の形態2の構成において、半導体層の一部をシリサイド化する例を示す。なお、上記実施の形態1と重複する構成は、簡略化及び一部省略して説明する。
本実施の形態に係る半導体装置の作製方法の一例に関して、図8を用いて説明する。
基板500上に絶縁層502、絶縁層504を介して島状の半導体層506を形成する。次に、半導体層506上に絶縁層518を形成する。絶縁層518は、酸化膜を用いて形成する第1絶縁層514と窒化膜を用いて形成する第2絶縁層516の積層構造とする。次に、絶縁層518を介して半導体層506上にゲート電極524を形成する導電層520、導電層522の積層構造を形成する。次に、ゲート電極524をマスクとして第1の濃度の一導電型を付与する不純物元素を添加した後、ゲート電極524の側面にサイドウォール絶縁層526を形成する。次に、ゲート電極524及びサイドウォール絶縁層526をマスクとして第2の濃度の一導電型を付与する不純物元素を添加して、自己整合的に一対の高濃度不純物領域512と、一対の低濃度不純物領域510と、チャネル形成領域508を形成する。ここで、第1の濃度の不純物元素及び第2の濃度の不純物元素は、同じ導電型の不純物元素を添加し、例えばn型を付与する不純物元素であるリン(P)、ヒ素(As)、p型を付与する不純物元素であるボロン(B)、アルミニウム(Al)、ガリウム(Ga)等を添加することができる。また、第1の濃度と比較して、第2の濃度を高くする(図8(A)参照)。なお、半導体層に高濃度不純物領域512等形成するまでは、上記実施の形態1で示した基板100、絶縁層102、104、島状の半導体層106、絶縁層118(第1絶縁層114、第2絶縁層116)ゲート電極124(導電層122、120)、サイドウォール絶縁層126等の説明に準じるため、省略する。なお、ゲート電極524の構成は、実施の形態2で示すように、下層の導電層の幅が大きくなるように形成してもよい。
次に、サイドウォール絶縁層526及びゲート電極524をマスクとして、該サイドウォール絶縁層526及びゲート電極524と重ならない領域の絶縁層518を除去して、半導体層506の一部(ここでは高濃度不純物領域512)を露出させる。なお、サイドウォール絶縁層526及びゲート電極524と半導体層506との間に絶縁層519が残存する。絶縁層519は、酸化膜で形成された第3絶縁層515と窒化膜で形成された第4絶縁層517の積層構造である。絶縁層518の除去はウェットエッチング法やドライエッチング法を用いて行えばよい。例えば、ウェットエッチング法を用いて絶縁層518を除去する場合、フッ酸等のエッチング溶液を用いることができる。フッ酸を用いる場合、絶縁層518の除去とともに露出する半導体層の表面の洗浄も行うことができる。
次に、半導体層506上に金属層530を形成する(図8(C)参照)。なお、金属層530を形成する際に、露出した半導体層506上に自然酸化膜が形成されている場合は、自然酸化膜を除去してから金属層530を形成する。
金属層530は、スパッタリング法、蒸着法、めっき法等により、半導体層と反応してシリサイド化する材料、例えばニッケル、チタン、コバルト、白金等の金属元素、又は当該金属元素を含む合金材料を用いて形成する。また、金属層530は、膜厚1nm乃至50nm、好ましくは3nm乃至10nmの範囲で形成する。本実施の形態では、金属層530としてニッケル層を膜厚5nmで形成する。
次に、半導体層506の一部をシリサイド化する。ここでは、高濃度不純物領域512の上層を部分的にシリサイド化した高濃度不純物領域536を形成する(図8(D)参照)。高濃度不純物領域536は、上層にシリサイド化された領域534を含む。
シリサイド化は、熱処理を行うことにより、半導体層506及び金属層530が接する領域が反応して起きる。例えば、金属層530としてニッケルを形成した場合はニッケルシリサイド領域を含む高濃度不純物領域536が形成される。同様に、金属層530としてチタン、コバルト、又は白金を形成した場合は、それぞれチタンシリサイド領域、コバルトシリサイド領域、白金シリサイド領域を含む高濃度不純物領域536が形成される。
熱処理は、RTA又はファーネスアニール炉を用いて行うことができる。具体的には、300℃乃至700℃の温度範囲で、10秒乃至1時間、好ましくは20秒乃至30分の範囲で行うとよい。本実施の形態では、600℃30秒の熱処理を行って、ニッケルシリサイド領域を含む高濃度不純物領域536を形成する。
シリサイド化する領域の形状、膜厚等は、反応させる金属層530の膜厚、熱処理の温度、熱処理の時間等を適宜制御することにより、選択することができる。なお、本実施の形態では、部分的にシリサイド化された領域を含む高濃度不純物領域536を形成する例を示したが、本発明は特に限定されず、高濃度不純物領域全体をシリサイド化する構成としてもよい。また、図8ではサイドウォール絶縁層526下はシリサイド化されていない例を示すが、本発明は特に限定されず、サイドウォール絶縁層526下の半導体層506(但し、チャネル形成領域508は除く)がシリサイド化されてもよい。
半導体層506のシリサイド化後、未反応の金属層530が残存する場合は除去する。具体的には、サイドウォール絶縁層526、ゲート電極524及び絶縁層504上に形成された金属層530を除去する。また、シリサイド化された領域を含む高濃度不純物領域536上に未反応の金属層が残存する場合は、その残存する金属層も除去する。未反応の金属層除去は、ウェットエッチング法やドライエッチング法を用いることができる。このとき、エッチングガス又はエッチング溶液としては、未反応の金属層と他の層(例えば、サイドウォール絶縁層526、導電層522、絶縁層504及びシリサイド化された領域を含む高濃度不純物領域536)とのエッチング選択比が十分にとれるものを用いる。つまり、金属層に対するエッチングレートが高く、他の層に対するエッチングレートが低いものを用いればよい。例えば、金属層530としてニッケル層を形成した場合、硫酸、硝酸等の溶液を用いたウェットエッチングにより除去することができる。
以上により、本発明に係る半導体装置である薄膜トランジスタを形成することができる(図8(D)参照)。
本発明は、サイドウォール絶縁層526を形成する際に、エッチングストッパーとして機能する窒化膜(第2絶縁層516)が形成されている。そのため、サイドウォール絶縁層526を形成する際のオーバーエッチングを、窒化膜で止めることができ、下層の半導体層506がエッチングされ膜厚がばらつくのを防ぐことが可能である。特に、サイドウォール絶縁層526を形成する際には、ソース領域又はドレイン領域を形成する半導体層がエッチングされやすいが、エッチングストッパーとして機能する窒化膜を形成することで防ぐことができる。よって、ソース領域又はドレイン領域の抵抗のばらつき等、完成する半導体装置の特性ばらつきを抑えることができる。
また、本実施の形態では、高濃度不純物領域の一部又は全部をシリサイド化する構成としている。よって、後に形成されるソース電極又はドレイン電極とソース領域又はドレイン領域とのコンタクト抵抗を低減することができる。また、本発明を適用することで、シリサイド化工程を行う際に半導体層の膜厚ばらつきが抑えられているため、シリサイド条件の制御が容易となる。
なお、半導体層506に添加された不純物元素を活性化するため、熱処理を行ってもよい。熱処理は、レーザビームの照射、又はRTA若しくはファーネスアニール炉を用いて行うことができる。具体的には、400℃乃至700℃、好ましくは500℃乃至650℃の温度範囲で行うとよい。また、熱処理は窒素雰囲気下で行うことが好ましい。例えば、550℃4時間の加熱を行うことにより、活性化を行うことができる。レーザビームの照射により活性化する場合は、例えばエキシマレーザを用いることができる。また、レーザビームを照射する場合、不純物元素の活性化とともに、上層のゲート絶縁層として機能する絶縁層や、当該絶縁層と半導体層との界面のプラズマダメージを回復させることが可能となる。なお、本発明を適用して半導体層の膜厚ばらつきを低減させることで、レーザビームの照射条件を設定しやすくできる。
本実施の形態で示したトランジスタの構造は一例であり、図示した構造に限定されるものではない。
本発明を適用することで、サイドウォール絶縁層の形成に起因する特性ばらつき等を抑制し、歩留まり良く半導体装置を製造することが可能になる。
なお、本実施の形態は、本明細書で示す他の実施の形態と適宜組み合わせることができる。
(実施の形態4)
本実施の形態では、上記実施の形態と異なる構成の半導体装置の例について、図面を用いて説明する。まず、本実施の形態に係る薄膜トランジスタの一例について、図9を用いて説明する。なお、図9(A)は断面図、図9(B)は上面図の一例を示している。図9(A)は、図9(B)に示す上面図の破線OP間の断面図に相当する。なお、ここで示す図面は一例であり、所望のレイアウトにより適宜変更されうるものとする。
図9に示す半導体装置は、基板300上に絶縁層302、絶縁層304を介して設けられた薄膜トランジスタを有している。薄膜トランジスタは、島状に設けられた半導体層306と、半導体層306上に設けられた絶縁層318と、当該絶縁層318を介して半導体層306上に設けられたゲート電極324を有している。
ゲート電極324は、導電層320及び導電層322の積層構造で形成される。そして、ゲート電極324の側面にサイドウォール絶縁層326が形成されている。ここでは、ゲート電極324は、島状の半導体層306を横断するように設けられている。
本実施の形態では、ゲート電極324を導電層320、導電層322の2層の積層構造で形成し、上層の導電層322と比較して、下層(絶縁層318側)の導電層320の幅が大きくなるように形成する例を示している。また、ゲート電極324を形成する導電層322、導電層320の側面が垂直形状に近くなるように形成する例を示している。もちろん本発明は特に限定されず、上記実施の形態1乃至3に示したゲート電極の構成としてもよい。また、ゲート電極を単層構造としてもよいし、3層以上の積層構造としてもよい。2層以上の導電層の積層構造とする場合は、各層の幅が概略一致するように形成してもよい。その他、ゲート電極を形成する導電層の側面をテーパ形状にしてもよいし、ゲート電極を積層構造とする場合は、各層でテーパ角度が異なるようにしてもよい。
サイドウォール絶縁層326は、ゲート電極の側面に概略三角形状の酸化膜で形成される。酸化膜としては、酸化シリコン(SiOx)又は酸化窒化シリコン(SiOxNy)(x>y>0)等を含む膜を形成すればよい。
半導体層306とゲート電極324及びサイドウォール絶縁層326の間には絶縁層318が形成されている。絶縁層318はゲート絶縁層として機能する。本実施の形態は、絶縁層318において、サイドウォール絶縁層326が設けられる側で、ゲート電極324と重ならない領域を窒化膜で形成することを特徴の1つとする。なお、その他の領域(例えばゲート電極324と重なる領域や半導体層306が設けられた側の領域)は酸化膜で形成することが好ましい。具体的には、窒化膜で形成された領域316を含む絶縁層318を形成する。
領域316を形成する窒化膜としては、窒化シリコン(SiNx)、窒化酸化シリコン(SiNxOy)等を含む膜を形成することができる。絶縁層318のその他の領域は、酸化シリコン(SiOx)、酸化窒化シリコン(SiOxNy)、酸化アルミニウム(AlxOy)等を含む酸化膜で形成されていることが好ましい。
なお、絶縁層318の膜厚は、1nm乃至110nm、好ましくは2nm乃至20nmとする。ゲート絶縁層を薄膜化すると、トランジスタを低電圧で高速に動作させることが可能になるため好ましい。本実施の形態では、絶縁層318の膜厚を7nm程度として形成する。
半導体層306は、チャネル形成領域308と、LDD領域として機能する一対の低濃度不純物領域310と、ソース領域又はドレイン領域として機能する一対の高濃度不純物領域312と、を有する。チャネル形成領域308は一対の高濃度不純物領域312の間に位置しており、低濃度不純物領域310はチャネル形成領域308と高濃度不純物領域312の間にそれぞれ位置している。つまり、チャネル形成領域308は、一対の高濃度不純物領域312の間及び一対の低濃度不純物領域310の間に位置している。高濃度不純物領域312は、低濃度不純物領域310と比較して、高い濃度で一導電型を付与する不純物元素が添加されている。
半導体層306の膜厚は、5nm乃至150nm、好ましくは10nm乃至25nmとする。本実施の形態では、半導体層306は、膜厚10nmとする。なお、半導体層306の端部はテーパ形状としてもよいし、垂直形状に近い形状としてもよい。
半導体層306において、チャネル形成領域308はゲート電極324(導電層320、導電層322の積層構造)と重畳する領域に形成される。なお、チャネル形成領域308は、トランジスタの閾値電圧を制御するための一導電型を付与する不純物元素が添加されていてもよい。高濃度不純物領域312は、ゲート電極324及びサイドウォール絶縁層326と重畳しない領域に形成されている。低濃度不純物領域310は、サイドウォール絶縁層326と重畳する領域に形成されている。
チャネル形成領域308と高濃度不純物領域312の間に低濃度不純物領域310を形成することで、ドレイン領域近傍の電界を緩和することができ、その結果ホットキャリアの発生を抑制することができる。上述したように、ホットキャリアの発生は短チャネル効果と呼ばれる現象を引き起こす要因となるため、LDD領域として機能する低濃度不純物領域を形成することは効果的である。また、素子を微細化し、チャネル長を短くすると、ドレイン領域近傍が高電界化してホットキャリアが発生しやすくなり、その結果しきい値電圧の低下やサブスレッショルド係数の増加などの短チャネル効果が現れやすくなるため、本発明のような構成とすることは非常に効果的である。
また、サイドウォール絶縁層326を用いて自己整合的にLDD領域(低濃度不純物領域310)を形成するため、素子の微細化が進んでも、レジストマスク層を用いる場合よりも精度良くLDD領域を形成することができる。これは、フォトリソグラフィー工程によりレジストマスク層を形成する場合はマスク合わせに高度な精度が要求され、素子の微細化が進み寸法が小さくなるにつれ、難易度が増していくためである。レジストマスク層の位置がずれると所望の領域にLDD領域やソース領域又はドレイン領域を形成できなくなり、素子の特性がばらつく結果となってしまう。
また、本発明は、ゲート絶縁層として機能する絶縁層318において、サイドウォール絶縁層326と接する領域を窒化膜(領域316)で形成している。サイドウォール絶縁層326は酸化膜で形成するため、窒化膜で形成される領域316がエッチングストッパーとして機能し、下層を保護して半導体層等がエッチングされることを防止することができる。特に、素子の微細化や高性能化を図り、半導体層を薄膜化する場合は、サイドウォール絶縁層を形成する際のオーバーエッチングにより半導体層までエッチングされ一部消失する可能性も高くなるため、本発明の構成は非常に効果的である。また、半導体層との界面側は酸化膜で形成する構成とすることで、界面の特性不良を防止することができる。
次に、図9で示した半導体装置の作製方法の一例に関して、図面を用いて説明する。なお、上記実施の形態と重複する構成は、簡略化及び一部省略して説明する。
基板300上に絶縁層302、絶縁層304を介して、島状の半導体層306を形成する(図10(A)参照)。
基板300は絶縁表面を有する基板を用いればよい。例えばガラス基板、石英基板、サファイア基板、セラミック基板、又は表面に絶縁層が形成された金属基板或いはシリコン基板等の半導体基板などを用いることができる。
絶縁層302、絶縁層304は、CVD法、スパッタリング法、ALD法等により、酸化シリコン(SiOx)、窒化シリコン(SiNx)、酸化窒化シリコン(SiOxNy)、窒化酸化シリコン(SiNxOy)等を用いて形成すればよい。絶縁層302、304は下地絶縁層として機能し、具体的には基板300から半導体層へアルカリ金属等が拡散して半導体層が汚染することを防ぐブロッキング層として機能することができる。また、基板300の表面に凹凸がある場合、平坦化する層としても機能することができる。なお、絶縁層302、絶縁層304は、基板300からの不純物拡散や基板300表面の凹凸が問題とならなければ、形成しなくともよい。また、ここでは下地絶縁層を2層の積層構造としているが、単層構造としてもよいし、3層以上の積層構造としてもよい。例えば、下地絶縁層を2層の積層構造とする場合、1層目に窒化酸化シリコン層、2層目に酸化窒化シリコン層を形成することができる。また、1層目に窒化シリコン層を形成し、2層目に酸化シリコン層を形成してもよい。
半導体層306は、単結晶半導体又は結晶性半導体で形成されたものを用いることが好ましい。また、半導体層306は膜厚5nm乃至150nmの範囲、好ましくは10nm乃至25nmの範囲で形成する。なお、半導体層306の作製方法は、上記実施の形態1の半導体層106と同様にすればよい。
例えば、CVD法やスパッタリング法によって基板300上全面に形成した半導体層を結晶化した後、選択的にエッチングすることによって、結晶性の半導体層である島状の半導体層306を形成することができる。半導体層306は、シリコンを主成分とする半導体材料を用いるのが好ましい。半導体層の結晶化は、レーザ結晶化法、瞬間熱アニール(RTA)又はファーネスアニール炉を用いる熱結晶化法、結晶化を助長する金属元素を用いる結晶化法又はこれらの方法を組み合わせた方法等により行うことができる。好ましくは、CWレーザを用いてレーザ結晶化を行うと一方向に長い結晶粒を形成することができるためよい。また、半導体層506の膜厚を50nm以下とする場合は、50nm以上の膜厚で結晶性の半導体層を形成した後、該半導体層をエッチングして薄膜化してもよい。本実施の形態では、半導体層506として、膜厚10nmの結晶性シリコン層を形成する。
なお、半導体層は、種々の結晶化法を用いる薄膜プロセスに換えて、絶縁表面に単結晶半導体層を設けたSOI基板を用いてもよい。この場合、絶縁表面に設けられた単結晶半導体層を用いて、半導体層506を形成することができる。
また、半導体層にトランジスタの閾値電圧を制御するための一導電型を付与する不純物元素を添加してもよい。後にチャネル形成領域を形成する半導体層に所定の濃度の不純物元素を添加することで、強制的にトランジスタの閾値電圧をシフトさせ、所望の閾値電圧とすることが可能である。一導電型を付与する不純物元素としては、ボロン(B)、アルミニウム(Al)、ガリウム(Ga)等のp型を付与する元素、リン(P)、ヒ素(As)等のn型を付与する元素を用いることができる。本実施の形態の場合は、p型を付与する元素、例えばボロンを約1×1016cm−3以上1×1018cm−3以下の濃度で添加することができる。なお、トランジスタの閾値電圧を制御するための不純物元素の添加は、ゲート電極を形成する前に行えばよい。
次に、半導体層306上に絶縁層313を形成する(図10(B)参照)。
絶縁層313は、CVD法やスパッタリング法、ALD法等により、酸化シリコン、酸化窒化シリコン、酸化アルミニウム等を含む酸化膜を形成する。また、半導体層306をプラズマ処理により固相酸化して酸化膜を形成してもよい。絶縁層313の膜厚は、1nm乃至110nm、好ましくは2nm乃至20nmの範囲で形成する。絶縁層313は完成するトランジスタのゲート絶縁層を形成するため、薄いほうが低電圧で高速動作が可能になるため好ましい。
次に、絶縁層313上に導電層を形成する。ここでは導電層として、導電層319、導電層321の積層構造を形成する(図10(C)参照)。
導電層319、321は、CVD法やスパッタリング法により、導電材料を用いて形成する。導電材料としては、タンタル(Ta)、タングステン(W)、チタン(Ti)、モリブデン(Mo)、クロム(Cr)、アルミニウム(Al)、銅(Cu)、又はニオブ(Nb)等の金属元素、又は当該金属元素を含む合金材料若しくは化合物材料を用いることができる。また、リン等の一導電型を付与する不純物元素が添加された多結晶シリコン等の半導体材料を用いることもできる。なお、ここでは導電層319、321の積層構造を形成している例を示すが、単層構造でもよい。導電層(導電層319及び導電層321の積層構造)は、膜厚50nm乃至1000nm、好ましくは100nm乃至800nm、より好ましくは200nm乃至500nmの範囲で形成する。
本実施の形態では、導電層319として膜厚30nmの窒化タンタル層を形成し、導電層321として膜厚170nmのタングステン層を形成する。
次に導電層319、導電層321を選択的にエッチングして、ゲート電極を形成する。ここでは、導電層321、導電層319を順にエッチングして、ゲート電極を形成する例を示す。
まず、導電層321を選択的にエッチングして、導電層322を形成する(図10(D)参照)。導電層322は、基板全面に形成した導電層321を選択的にレジストマスクで覆い、当該レジストマスクに覆われていない部分をエッチングして形成することができる。ここでは、導電層322の側面を垂直に近い形状とする例を示している。
次に、導電層322をマスクとして導電層319を選択的にエッチングし、導電層320を形成する。導電層320及び導電層322の積層構造は、ゲート電極324を形成する(図11(A)参照)。ここでは、導電層320の側面を垂直に近い形状とする例を示している。また、下層(絶縁層313側)である導電層320の幅を、導電層322と比較して大きくなるように形成する例を示している。
導電層321、導電層319のエッチング方法は、ドライエッチング法やウェットエッチング法を用いることができる。なお、本実施の形態では、積層構造である導電層321及び導電層319を、両者のエッチング選択比が十分取れる条件があるものを用いて形成するのが好ましい。このようにすることで、導電層321をエッチングする際に、導電層319をエッチングストッパーとして機能させることができる。ここでは、導電層319を窒化タンタル層、導電層321をタングステン層で形成する例を示している。
次に、絶縁層313に対してプラズマ処理による固相窒化処理を行い、窒化膜で形成された領域316を含む絶縁層318を形成する(図11(A)参照)。
プラズマ処理による固相窒化は、上記実施の形態1の説明に準じる。例えば、図5に示すようなプラズマ処理装置1080を用い、マイクロ波等の高周波により励起された高密度プラズマ350を利用する。本実施の形態では固相窒化を行うので、窒素を含む雰囲気下(例えば、窒素(N2)と希ガス(He、Ne、Ar、Kr、Xeの少なくとも一つを含む)を含む雰囲気下、窒素と水素と希ガスを含む雰囲気下、又はNH3と希ガスを含む雰囲気下)でプラズマ処理を行えばよい。プラズマ処理を行うことで、絶縁層313の表面又は表面近傍が窒化され、窒素濃度の高い窒素プラズマ処理層(領域316に相当)を形成する。なお、絶縁層313上にはゲート電極324が形成されており、該ゲート電極324と重なる領域の絶縁層313は、固相窒化されないものとする。よって、図11(A)に示すように、ゲート電極324と重ならない領域の絶縁層313表面近傍に、窒化膜で形成される領域316が形成される。領域316は、プラズマ処理の条件によって、窒化シリコン又は窒化酸化シリコンで形成される。
上記のようなプラズマ処理による固相窒化処理を用いることで、500℃以下の処理温度で、緻密な膜であり、且つサイドウォール絶縁層を形成する際のエッチングストッパーとして機能しうる領域316を形成することができる。また、表面近傍の薄い領域を窒化することが可能であり、その他の領域は酸化膜とすることができる。よって、半導体層306との界面は酸化膜で形成することができ、界面の特性を良好なものとできる。
なお、プラズマ処理による固相窒化を行い領域316を形成する場合、絶縁層318を形成するその他の領域(酸化膜で形成される領域)との明確な境界の区別が付きにくい場合もあるが、少なくとも膜中の窒素含有量を比較した場合に、サイドウォール絶縁層側が高いものとする。ここでは、領域316の境界は点線で図示する。
次に、半導体層306に対して一導電型を付与する不純物元素332を第1の濃度で選択的に添加し、一対の低濃度不純物領域309と、チャネル形成領域308を形成する(図11(B)参照)。ここでは、ゲート電極324(導電層322、320)をマスクとして不純物元素を添加し、自己整合的に一対の低濃度不純物領域309と、当該一対の低濃度不純物領域309の間に位置するチャネル形成領域308を形成する。ここで形成される低濃度不純物領域309の一部は、後にLDD領域を形成する。一導電型を付与する不純物元素としては、リン(P)、ヒ素(As)等のn型を付与する元素、ボロン(B)、アルミニウム(Al)、ガリウム(Ga)等のp型を付与する元素を用いることができる。本実施の形態では、不純物元素としてn型を付与する元素であるリンをピーク濃度で約1×1018cm−3程度となるように添加する。
なお、絶縁層313に対するプラズマ処理による固相窒化処理は、第1の濃度で一導電型を付与する不純物元素を添加した後でもよい。
次に、ゲート電極324(導電層322、320)の側面にサイドウォール絶縁層326を形成した後、半導体層306に対して一導電型を付与する不純物元素334を第2の濃度で選択的に添加し、一対の高濃度不純物領域312と、一対の低濃度不純物領域310を形成する(図11(C)参照)。
サイドウォール絶縁層326は、まずゲート電極324が埋め込まれるように、ゲート電極324を覆って、CVD法やスパッタリング法により絶縁層を形成した後、当該絶縁層を選択的にエッチングして形成できる。具体的には、垂直方向を主体とした異方性エッチングにより、概略三角形状のサイドウォール絶縁層326を形成することができる。サイドウォール絶縁層326は、後にLDD領域を形成する際にドーピング用マスクとして用いることができる。
本発明に係る絶縁層318は、サイドウォール絶縁層326と接する側を窒化膜で形成された領域316としているため、酸化膜でなる絶縁層を選択的にエッチングしてサイドウォール絶縁層326を形成する際に、領域316がエッチングストッパーとして機能することができる。よって、オーバーエッチングにより下層の半導体層306までエッチングされることを防ぐことができる。
例えば、領域316を固相窒化により形成した窒化酸化シリコン層とし、サイドウォール絶縁層326を酸化窒化シリコン層で形成する場合、ドライエッチング法により、C4F8、Ar等の混合ガスを用いてエッチングすることで、領域316がエッチングストッパーとして十分に機能することができる。
特に、半導体層が10nm乃至25nmと薄膜化されている場合は、サイドウォール絶縁層を形成する際のオーバーエッチングにより半導体層が消失する、或いは半導体層の膜厚がばらつく等の影響が顕著になるため、本発明のような構成にすることは非常に効果的である。半導体層の膜厚のばらつきは、完成するトランジスタ等の半導体装置の特性ばらつきにもつながるため、本発明の構成にすることで信頼性の良い半導体装置を歩留まり良く製造することが可能になる。なお、サイドウォール絶縁層326を形成する際のエッチング条件によっては、絶縁層318上層の一部がエッチングされ膜厚が減少する(膜減りといわれる)場合がある。
高濃度不純物領域312、低濃度不純物領域310は、ゲート電極324及びその側面に形成されたサイドウォール絶縁層326をマスクとして自己整合的に形成される。ここで形成される高濃度不純物領域312はソース領域又はドレイン領域として機能し、低濃度不純物領域310はLDD領域として機能する。一導電型を付与する不純物元素は、前述の低濃度不純物領域309を形成する際に添加する元素と同じ導電型の不純物元素を用いることができる。なお、第1の濃度と比較して、第2の濃度を高くして不純物元素を添加する。よって、高濃度不純物領域312には、低濃度不純物領域310と比較して高い濃度の不純物元素が添加される。本実施の形態では、不純物元素としてn型を付与する元素であるリンをピーク濃度で約1×1021cm−3程度となるように添加する。
このようにして、半導体層306にチャネル形成領域308、一対の低濃度不純物領域310、一対の高濃度不純物領域312が形成される。一対の高濃度不純物領域312の間にチャネル形成領域308が位置し、高濃度不純物領域312とチャネル形成領域308の間に、それぞれ低濃度不純物領域310が形成されている。チャネル形成領域308は、半導体層306がゲート電極324(導電層322、320)と重畳する領域に形成される。高濃度不純物領域312は、ゲート電極324及びサイドウォール絶縁層326と重畳しない領域に形成されている。低濃度不純物領域310は、サイドウォール絶縁層326と重畳する領域に形成されている。
なお、半導体層306に一導電型を付与する不純物元素を添加した後、熱処理を行って添加した不純物元素を活性化することが好ましい。熱処理は、レーザビームの照射、又はRTA若しくはファーネスアニール炉を用いて行うことができる。具体的には、400℃乃至700℃、好ましくは500℃乃至650℃の温度範囲で行うとよい。また、熱処理は窒素雰囲気下で行うことが好ましい。例えば、550℃4時間の加熱を行うことにより、活性化を行うことができる。レーザビームの照射により活性化する場合は、例えばエキシマレーザを用いることができる。また、レーザビームを照射する場合、不純物元素の活性化とともに、上層のゲート絶縁層として機能する絶縁層や、当該絶縁層と半導体層との界面のプラズマダメージを回復させることが可能となる。
また、上記実施の形態3に示すように、半導体層306の一部をシリサイド化してもよい。例えば、図11(C)に示す構造まで作製した後、ゲート電極324及びその側面に形成されたサイドウォール絶縁層326と重ならない領域の絶縁層313を除去して半導体層306(高濃度不純物領域312)を露出させる。そして、露出させた半導体層上に金属層を形成した後に熱処理することによって、金属層と接する領域及びその近傍の半導体層をシリサイド化する。シリサイド化する領域の形状、膜厚等は、反応させる金属層の膜厚、熱処理の温度や時間等を適宜制御することにより、選択することができる。所望の領域をシリサイド化した後は、残存する金属層はウェットエッチング法等を用いて除去すればよい。
本発明は、サイドウォール絶縁層326を形成する際に、エッチングストッパーとして機能する窒化膜(領域316)を含む絶縁層313が形成されている。そのため、サイドウォール絶縁層326を形成する際のオーバーエッチングを、窒化膜で止めることができ、下層の半導体層306がエッチングされ膜厚がばらつくのを防ぐことが可能である。特に、サイドウォール絶縁層326を形成する際には、ソース領域又はドレイン領域を形成する半導体層がエッチングされやすいが、エッチングストッパーとして機能する窒化膜を形成することで防ぐことができる。よって、ソース領域又はドレイン領域の抵抗のばらつき等、完成する半導体装置の特性ばらつきを抑えることができる。
また、本実施の形態において、高濃度不純物領域の一部又は全部をシリサイド化する構成とした場合、後に形成されるソース電極又はドレイン電極とソース領域又はドレイン領域とのコンタクト抵抗を低減することができる。また、シリサイド化工程を行う際に半導体層の膜厚ばらつきが抑えられているため、シリサイド条件の制御が容易となる。また、レーザビームの照射により半導体層に添加された不純物元素の活性化を行う場合も、半導体層の膜厚ばらつきが抑えられているため、レーザビームの照射条件を設定しやすくできる。
本実施の形態で示したトランジスタの構造は一例であり、図示した構造に限定されるものではない。
なお、本実施の形態は、本明細書で示す他の実施の形態と適宜組み合わせることができる。
(実施の形態5)
本発明に係る半導体装置は、CPU(中央演算回路:Central Processing Unit)等の集積回路に適用することができる。本実施の形態では、上記実施の形態1乃至4に示した半導体装置を適用したCPUの例に関して、図面を用いて以下に説明する。
図12に示すCPU3660は、基板3600上に演算回路(ALU:Arithmetic logic unit)3601、演算回路用制御回路部(ALU Controller)3602、命令解析部(Instruction Decoder)3603、割り込み制御部(Interrupt Controller)3604、タイミング制御部(Timing Controller)3605、レジスタ(Register)3606、レジスタ制御部(Register Controller)3607、バスインターフェース(Bus I/F)3608、書き換え可能なROM3609、ROMインターフェース(ROM I/F)3620を主に有している。また、ROM3609及びROMインターフェース3620は、別チップに設けても良い。これらCPU3660を構成する様々な回路は、上記実施の形態1乃至4に示される薄膜トランジスタ、当該薄膜トランジスタを組み合わせたCMOS回路、nMOS回路、pMOS回路等を用いて構成することが可能である。
図12に示すCPU3660は、その構成を簡略化して示した一例にすぎず、実際のCPUはその用途によって多種多様な構成を有している。したがって、本発明を適用するCPUの構成は、図12に示すものに限定されるものではない。
バスインターフェース3608を介してCPU3660に入力された命令は、命令解析部3603に入力され、デコードされた後、演算回路用制御回路部3602、割り込み制御部3604、レジスタ制御部3607、タイミング制御部3605に入力される。
演算回路用制御回路部3602、割り込み制御部3604、レジスタ制御部3607、タイミング制御部3605は、デコードされた命令に基づき、各種制御を行う。具体的に演算回路用制御回路部3602は、演算回路3601の駆動を制御するための信号を生成する。また、割り込み制御部3604は、CPU3660のプログラム実行中に、外部の入出力装置や、周辺回路からの割り込み要求を、その優先度やマスク状態から判断し、処理する。レジスタ制御部3607は、レジスタ3606のアドレスを生成し、CPUの状態に応じてレジスタ3606の読み出しや書き込みを行う。
またタイミング制御部3605は、演算回路3601、演算回路用制御回路部3602、命令解析部3603、割り込み制御部3604、レジスタ制御部3607の駆動のタイミングを制御する信号を生成する。例えばタイミング制御部3605は、基準クロック信号CLK1(3621)を元に、内部クロック信号CLK2(3622)を生成する内部クロック生成部を備えており、クロック信号CLK2を上記各種回路に供給する。
ここで、CPU3660に適用することができるCMOS回路の一例を示す(図13参照)。ここで示すCMOS回路は、基板800上に絶縁層802、804を介して、nチャネルトランジスタ810及びpチャネルトランジスタ820が形成されている。また、nチャネルトランジスタ810及びpチャネルトランジスタ820を覆うように絶縁層830が形成され、該絶縁層830を介してトランジスタ810又はトランジスタ820と電気的に接続される導電層840が形成されている。また、トランジスタ810及びトランジスタ820は、導電層840により電気的に接続されている。
基板800は、絶縁表面を有する基板を用いればよい。例えばガラス基板、石英基板、サファイア基板、セラミック基板、表面に絶縁層が形成された金属基板などを用いることができる。
絶縁層802、804は、CVD法やスパッタリング法やALD法を用いて、酸化シリコン、窒化シリコン、酸化窒化シリコン、窒化酸化シリコン等の材料を用いて形成する。絶縁層802、804は、基板800からトランジスタ810及びトランジスタ820へアルカリ金属等が拡散して汚染されることを防ぐブロッキング層として機能する。また、基板800の表面に凹凸がある場合、平坦化する層としても機能することができる。なお、絶縁層802、804は、基板800からの不純物拡散や基板800表面の凹凸が問題とならなければ、形成しなくともよい。また、ここでは下地絶縁層を2層構造としているが、単層構造でも、3層以上の積層構造としてもよい。
トランジスタ810及びトランジスタ820は、上記実施の形態1乃至4で示したトランジスタを適用すればよい。なお、トランジスタ810及びトランジスタ820は、相異なる導電型を有するものとする。例えば、トランジスタ810をnチャネルトランジスタとし、トランジスタ820をpチャネルトランジスタで形成すればよい。ここでは、上記実施の形態1で示したトランジスタを適用する例を図示している。
絶縁層830は、CVD法やスパッタリング法、ALD法、塗布法等により、酸化シリコン、窒化シリコン、酸化窒化シリコン、窒化酸化シリコン等の酸素若しくは窒素を含む無機絶縁材料や、DLC(ダイヤモンドライクカーボン)等の炭素を含む絶縁材料、エポキシ、ポリイミド、ポリアミド、ポリビニルフェノール、ベンゾシクロブテン、アクリル等の有機絶縁材料またはシロキサン樹脂等のシロキサン材料を用いて形成する。なお、シロキサン材料とは、Si−O−Si結合を含む材料に相当する。シロキサンは、シリコン(Si)と酸素(O)との結合で骨格構造が構成される。置換基として、少なくとも水素を含む有機基(例えばアルキル基、芳香族炭化水素)が用いられる。置換基として、フルオロ基を用いることもできる。または置換基として、少なくとも水素を含む有機基と、フルオロ基とを用いてもよい。また、絶縁層830は、CVD法やスパッタリング法、ALD法を用いて絶縁層を形成した後、当該絶縁層に酸素雰囲気下又は窒素雰囲気下で高密度プラズマ処理を行うことにより形成してもよい。ここでは絶縁層830は単層構造の例を示すが、2層以上の積層構造としてもよい。また、無機絶縁層や、有機絶縁層を組み合わせて形成してもよい。
導電層840は、CVD法やスパッタリング法を用いて、アルミニウム(Al)、タングステン(W)、チタン(Ti)、タンタル(Ta)、モリブデン(Mo)、ニッケル(Ni)、白金(Pt)、銅(Cu)、金(Au)、銀(Ag)、マンガン(Mn)、ネオジウム(Nd)、炭素(C)、シリコン(Si)等の金属元素、又は当該金属元素を含む合金材料若しくは化合物材料を用いて、単層構造又は積層構造で形成する。アルミニウムを含む合金材料としては、例えば、アルミニウムを主成分としニッケルを含む材料、又は、アルミニウムを主成分とし、ニッケルと、炭素とシリコンの一方又は両方とを含む合金材料があげられる。導電層840は、例えば、バリア層とアルミニウムシリコン(Al−Si)層とバリア層の積層構造、バリア層とアルミニウムシリコン(Al−Si)層と窒化チタン(TiN)層とバリア層の積層構造を採用することができる。なお、バリア層とは、チタン、チタンの窒化物、モリブデン、又はモリブデンの窒化物からなる薄膜に相当する。アルミニウムやアルミニウムシリコンは抵抗値が低く、安価であるため、導電層840を形成する材料として最適である。また、上層と下層のバリア層を設けると、アルミニウムやアルミニウムシリコンのヒロックの発生を防止することができるため好ましい。
導電層840は、ソース電極又はドレイン電極として機能する。導電層840は、絶縁層830に形成された開口を介してトランジスタ810、トランジスタ820と電気的に接続される。具体的には、導電層840は、トランジスタ810のソース領域又はドレイン領域、トランジスタ820のソース領域又はドレイン領域と電気的に接続される。また、トランジスタ810のソース領域又はドレイン領域は、トランジスタ820のソース領域又はドレイン領域と、導電層840を間に介して電気的に接続される。以上により、CMOS回路を形成することができる。
また、図14には、画素部と、CPU、その他の回路が同一基板に形成された表示装置、いわゆるシステムオンパネルを示す。基板3700上に画素部3701、当該画素部3701が有する画素を選択する走査線駆動回路3702と、選択された画素にビデオ信号を供給する信号線駆動回路3703とが設けられている。走査線駆動回路3702、及び信号線駆動回路3703から引き回される配線によりCPU3704、その他の回路、例えばコントロール回路3705とが接続されている。なおコントロール回路にはインターフェースが含まれている。そして、基板の端部にFPC端子との接続部を設け、外部信号とのやりとりを行う。
その他の回路としては、コントロール回路3705の他、映像信号処理回路、電源回路、階調電源回路、ビデオRAM、メモリ(DRAM、SRAM、PROM)等を設けることができる。またこれら回路は、ICチップにより形成し、基板上に実装してもよい。さらに必ずしも走査線駆動回路3702、及び信号線駆動回路3703を同一基板に形成する必要はなく、例えば走査線駆動回路3702のみを同一基板に形成し、信号線駆動回路3703をICチップにより形成し、実装してもよい。
なお、本実施の形態では、本発明に係る半導体装置をCPUに適用する例を説明したが、本発明は特に限定されない。例えば、本発明に係る半導体装置は、有機発光素子、無機発光素子、又は液晶表示素子等を備えた表示装置の画素部及び駆動回路部等に適用することができる。また、その他、本発明を適用して、デジタルカメラ、カーオーディオなどの音響再生装置、ノート型パーソナルコンピュータ、ゲーム機器、携帯情報端末(携帯電話機、携帯型ゲーム機等)、家庭用ゲーム機などの記録媒体を備えた画像再生装置などを作製することも可能である。
本発明を適用した半導体装置は、トランジスタ等の半導体装置の特性ばらつきを抑制することができる。よって、歩留まり良く、信頼性の高い半導体装置を提供することが可能になる。
また、上記実施の形態に示すような金属シリサイド領域を有する構成のトランジスタを適用した場合、コンタクト抵抗(導電層及び半導体層の接触抵抗)を低減できるため、信号遅延等を防止できる。よって、高速での回路駆動が可能となる。
(実施の形態6)
本実施の形態では、上記実施の形態で示した半導体装置の使用形態の一例について説明する。具体的には、非接触でデータの入出力が可能である半導体装置の適用例に関して、図面を用いて以下に説明する。非接触でデータの入出力が可能である半導体装置は利用の形態によって、RFIDタグ、IDタグ、ICタグ、ICチップ、RFタグ、無線タグ、電子タグまたは無線チップとも呼ばれる。
本実施の形態で示す半導体装置の上面構造の一例について、図15(A)を参照して説明する。図15に示す半導体装置2180は、メモリ部やロジック部を構成する複数の薄膜トランジスタ等の素子が設けられた薄膜集積回路2131と、アンテナとして機能する導電層2132を含んでいる。アンテナとして機能する導電層2132は、薄膜集積回路2131に電気的に接続されている。薄膜集積回路2131には、上記実施の形態1乃至3で示した本発明に係る薄膜トランジスタを適用することができる。
また、図15(B)、(C)に図15(A)の断面の模式図を示す。アンテナとして機能する導電層2132は、メモリ部及びロジック部を構成する素子の上方に設ければよく、例えば、上記実施の形態で示した薄膜トランジスタで構成された薄膜集積回路2131上方に、絶縁層2130を介してアンテナとして機能する導電層2132を設けることができる(図15(B)参照)。他にも、アンテナとして機能する導電層2132を基板2133に別に設けた後、当該基板2133及び薄膜集積回路2131を、導電層2132が間に位置するように貼り合わせて設けることができる(図15(C)参照)。図15(C)では、絶縁層2130上に設けられた導電層2136とアンテナとして機能する導電層2132とが、接着性を有する樹脂2135中に含まれる導電性粒子2134を介して電気的に接続されている例を示す。
なお、本実施の形態では、アンテナとして機能する導電層2132をコイル状に設け、電磁誘導方式または電磁結合方式を適用する例を示すが、本発明の半導体装置はこれに限られずマイクロ波方式を適用することも可能である。マイクロ波方式の場合は、用いる電磁波の波長によりアンテナとして機能する導電層2132の形状を適宜決めればよい。
例えば、半導体装置2180における信号の伝送方式として、マイクロ波方式(例えば、UHF帯(860MHz帯乃至960MHz帯)、2.45GHz帯等)を適用する場合には、信号の伝送に用いる電磁波の波長を考慮してアンテナとして機能する導電層の長さ等の形状を適宜設定すればよい。例えば、アンテナとして機能する導電層を線状(例えば、ダイポールアンテナ(図16(A)参照))、平坦な形状(例えば、パッチアンテナ(図16(B)参照)またはリボン型の形状(図16(C)、(D)参照))等に形成することができる。また、アンテナとして機能する導電層2132の形状は直線状に限られず、電磁波の波長を考慮して曲線状や蛇行形状またはこれらを組み合わせた形状で設けてもよい。
アンテナとして機能する導電層2132は、CVD法、スパッタ法、スクリーン印刷やグラビア印刷等の印刷法、液滴吐出法、ディスペンサ法、メッキ法等を用いて、導電性材料により形成する。導電性材料は、アルミニウム(Al)、チタン(Ti)、銀(Ag)、銅(Cu)、金(Au)、白金(Pt)ニッケル(Ni)、パラジウム(Pd)、タンタル(Ta)、モリブデン(Mo)等の金属元素、又は当該金属元素を含む合金材料若しくは化合物材料で、単層構造又は積層構造で形成する。
例えば、スクリーン印刷法を用いてアンテナとして機能する導電層2132を形成する場合には、粒径が数nmから数十μmの導電体粒子を有機樹脂に溶解または分散させた導電性のペーストを選択的に印刷することによって設けることができる。導電体粒子としては、銀(Ag)、金(Au)、銅(Cu)、ニッケル(Ni)、白金(Pt)、パラジウム(Pd)、タンタル(Ta)、モリブデン(Mo)およびチタン(Ti)等のいずれか一つ以上の金属粒子やハロゲン化銀の微粒子、または分散性ナノ粒子を用いることができる。また、導電性ペーストに含まれる有機樹脂は、金属粒子のバインダー、溶媒、分散剤および被覆材として機能する有機樹脂から選ばれた一つまたは複数を用いることができる。代表的には、エポキシ樹脂、シリコン樹脂等の有機樹脂が挙げられる。また、導電層の形成の際は、導電性のペーストを押し出した後に焼成することが好ましい。例えば、導電性のペーストの材料として、銀を主成分とする微粒子(例えば粒径1nm以上100nm以下の微粒子)を用いる場合、150℃乃至300℃の温度範囲で焼成することにより硬化させて導電層を形成することができる。また、はんだや鉛フリーのはんだを主成分とする微粒子を用いてもよく、この場合は粒径20μm以下の微粒子を用いることが好ましい。はんだや鉛フリーはんだは、低コストであるといった利点を有している。
本発明を適用した半導体装置は、特性のばらつきを抑えることができ、歩留まり良く信頼性の高い半導体装置を提供することが可能になる。また、本実施の形態のように、非接触でデータの入出力が可能で、且つ小型な半導体装置に適用することもできる。
次に、本実施の形態に係る半導体装置の動作例について説明する。
半導体装置2180は、非接触でデータを交信する機能を有し、高周波回路81、電源回路82、リセット回路83、クロック発生回路84、データ復調回路85、データ変調回路86、他の回路の制御を行う制御回路87、記憶回路88およびアンテナ89を有している(図17(A)参照)。高周波回路81はアンテナ89より信号を受信して、データ変調回路86より受信した信号をアンテナ89から出力する回路である。電源回路82は受信信号から電源電位を生成する回路である。リセット回路83はリセット信号を生成する回路である。クロック発生回路84はアンテナ89から入力された受信信号を基に各種クロック信号を生成する回路である。データ復調回路85は受信信号を復調して制御回路87に出力する回路である。データ変調回路86は制御回路87から受信した信号を変調する回路である。また、制御回路87としては、例えばコード抽出回路91、コード判定回路92、CRC判定回路93および出力ユニット回路94が設けられている。なお、コード抽出回路91は制御回路87に送られてきた命令に含まれる複数のコードをそれぞれ抽出する回路であり、コード判定回路92は抽出されたコードとリファレンスに相当するコードとを比較して命令の内容を判定する回路であり、CRC判定回路93は判定されたコードに基づいて送信エラー等の有無を検出する回路である。図17(A)では、制御回路87の他に、アナログ回路である高周波回路81、電源回路82を含んでいる。
次に、上述した半導体装置の動作の一例について説明する。まず、アンテナ89により無線信号が受信される。無線信号は高周波回路81を介して電源回路82に送られ、高電源電位(以下、VDDと記す)が生成される。VDDは半導体装置2180が有する各回路に供給される。また、高周波回路81を介してデータ復調回路85に送られた信号は復調される(以下、復調信号という)。さらに、高周波回路81を介してリセット回路83およびクロック発生回路84を通った信号及び復調信号は制御回路87に送られる。制御回路87に送られた信号は、コード抽出回路91、コード判定回路92およびCRC判定回路93等によって解析される。そして、解析された信号にしたがって、記憶回路88内に記憶されている半導体装置の情報が出力される。出力された半導体装置の情報は出力ユニット回路94を通って符号化される。さらに、符号化された半導体装置2180の情報はデータ変調回路86を通って、アンテナ89により無線信号に載せて送信される。なお、半導体装置2180を構成する複数の回路においては、低電源電位(以下、VSSという)は共通であり、VSSはGNDとすることができる。
このように、通信手段(例えばリーダ/ライタ、又はリーダ或いはライタいずれかの機能を有する手段)から半導体装置2180に信号を送り、当該半導体装置2180から送られてきた信号をリーダ/ライタで受信することによって、半導体装置のデータを読み取ることが可能となる。
また、半導体装置2180は、各回路への電源電圧の供給を電源(バッテリー)を搭載せず電磁波により行うタイプとしてもよいし、電源(バッテリー)を搭載して電磁波と電源(バッテリー)により各回路に電源電圧を供給するタイプとしてもよい。
次に、非接触でデータの入出力が可能な半導体装置の使用形態の一例について説明する。表示部3210を含む携帯端末の側面には、通信手段3200が設けられ、品物3220の側面には半導体装置3230が設けられる(図17(B)参照)。なお、通信手段3200は、例えばリーダ/ライタのように信号を読み取る機能及び信号を送信する機能を備えるもの、又は信号を読み取る機能或いは信号を送信するいずれかの機能のみを備えるものである。品物3220が含む半導体装置3230に通信手段3200をかざすと、表示部3210に品物の原材料や原産地、生産工程ごとの検査結果や流通過程の履歴等、更に商品の説明等の商品に関する情報が表示される。また、商品3260をベルトコンベアにより搬送する際に通信手段3240と、商品3260に設けられた半導体装置3250を用いて、該商品3260の検品を行うことができる(図17(C)参照)。半導体装置3230、半導体装置3250としては、上述した半導体装置2180を適用することができる。このように、システムに本発明に係る半導体装置を活用することで、情報の取得を簡単に行うことができ、高機能化と高付加価値化を実現する。また、本発明に係る半導体装置は特性ばらつきを抑えることができるため信頼性が高く、商品の検品等を確実に行うことも可能となる。
なお、上述した以外にも本発明に係る半導体装置の用途は広範にわたり、非接触で対象物の履歴等の情報を明確にし、生産・管理等に役立てる商品であればどのようなものにも適用することができる。例えば、紙幣、硬貨、有価証券類、証書類、無記名債券類、包装用容器類、書籍類、記録媒体、身の回り品、乗物類、食品類、衣類、保健用品類、生活用品類、薬品類及び電子機器等に設けて使用することができる。これらの例に関して図18を用いて説明する。
紙幣、硬貨とは、市場に流通する金銭であり、特定の地域で貨幣と同じように通用するもの(金券)、記念コイン等を含む。有価証券類とは、小切手、証券、約束手形等を指す(図18(A)参照)。証書類とは、運転免許証、住民票等を指す(図18(B)参照)。無記名債券類とは、切手、おこめ券、各種ギフト券等を指す(図18(C)参照)。包装用容器類とは、お弁当等の包装紙、ペットボトル等を指す(図18(D)参照)。書籍類とは、書物、本等を指す(図18(E)参照)。記録媒体とは、DVDソフト、ビデオテープ等を指す(図18(F)参照)。乗物類とは、自転車等の車両、船舶等を指す(図18(G)参照)。身の回り品とは、鞄、眼鏡等を指す(図18(H))。食品類とは、食料品、飲料等を指す。衣類とは、衣服、履物等を指す。保健用品類とは、医療器具、健康器具等を指す。生活用品類とは、家具、照明器具等を指す。薬品類とは、医薬品、農薬等を指す。電子機器とは、液晶表示装置、EL表示装置、テレビジョン装置(テレビ受像機、薄型テレビ受像機)、携帯電話機等を指す。
紙幣、硬貨、有価証券類、証書類、無記名債券類等に半導体装置2180を設けることにより、偽造を防止することができる。また、包装用容器類、書籍類、記録媒体等、身の回り品、食品類、生活用品類、電子機器等に半導体装置2180を設けることにより、検品システムやレンタル店のシステムなどの効率化を図ることができる。乗物類、保健用品類、薬品類等に半導体装置2180を設けることにより、偽造や盗難を防止することができる。また、薬品類ならば、薬の服用の間違いを防止することができる。半導体装置2180の設け方としては、物品の表面に貼る、或いは物品に埋め込んで設ける。例えば、本の場合は紙に埋め込めばよく、有機樹脂からなるパッケージであれば有機樹脂に埋め込めばよい。
このように、包装用容器類、記録媒体、身の回り品、食品類、衣類、生活用品類、電子機器等に半導体装置を設けることにより、検品システムやレンタル店のシステムなどの効率化を図ることができる。また乗物類に半導体装置を設けることにより、偽造や盗難を防止することができる。また、動物等の生き物に埋め込むことによって、個々の生き物の識別を容易に行うことができる。例えば、家畜等の生き物にセンサーを備えた半導体装置を埋め込む又は取り付けることによって、生まれた年や性別または種類等はもちろん現在の体温等の健康状態を容易に管理することが可能となる。
なお、本実施の形態は、上記実施の形態と自由に組み合わせて行うことができる。