JP2008277475A

JP2008277475A - 半導体装置の作製方法

Info

Publication number: JP2008277475A
Application number: JP2007118053A
Authority: JP
Inventors: Atsuo Isobe; 敦生磯部
Original assignee: Semiconductor Energy Laboratory Co Ltd
Current assignee: Semiconductor Energy Laboratory Co Ltd
Priority date: 2007-04-27
Filing date: 2007-04-27
Publication date: 2008-11-13
Anticipated expiration: 2027-04-27
Also published as: JP5269343B2

Abstract

【課題】集積回路の低電圧動作及び低消費電力化を実現するための新規な構造の半導体装置及びその半導体装置の作製方法を提供することを課題とする。
【解決手段】島状の半導体層を形成し、半導体層上に第１の絶縁層を形成し、第１の絶縁層を選択的にエッチングして半導体層を局所的に露出させ、該露出させた半導体層の表面をエッチングすることにより、半導体層を局所的に薄膜化し、該薄膜化した領域および残存する第１の絶縁層上に第２の絶縁層を形成し、第２の絶縁層上に導電層を形成し、導電層上に塗布法により第３の絶縁層を形成する。第１の絶縁層上に形成された第２の絶縁層、又は第１の絶縁層が露出するまで、第３の絶縁層と導電層を略同じエッチング速度でエッチングすることにより、半導体層の薄膜化した領域に導電層を残存させてゲート電極を形成する。該ゲート電極をマスクとして、第１の絶縁層及び第２の絶縁層をエッチングする。
【選択図】図１

Description

本発明は、半導体装置およびその作製方法に関する。

近年、絶縁表面を有する基板上に薄膜トランジスタを形成する研究が盛んに行われている。薄膜トランジスタは、優れた特性を有するため、各種機能性回路を作製することが可能である。例えば、ＣＰＵ（中央演算回路：ＣｅｎｔｒａｌＰｒｏｃｅｓｓｉｎｇＵｎｉｔ）等の集積回路を作製することができる。

ＣＰＵ等の集積回路は、携帯端末やコンピュータ等の各種電子機器に用途が拡大しているが、電子機器の高機能化に伴い、電源寿命が短くなる問題が生じている。電源寿命の低下を抑えるためには、ＣＰＵ等の集積回路の低電圧動作及び低消費電力化が求められる。

消費電力を低減する方法として、回路の動作電圧を低電圧化する方法がある。回路の動作電圧を下げるには、回路に用いている薄膜トランジスタのしきい値電圧を下げることが有効である。薄膜トランジスタのしきい値を下げるには、薄膜トランジスタのサブスレッショルド特性を改善することが有効である。サブスレッショルド特性の改善方法として、薄膜トランジスタのシリコン膜厚を薄くする方法やゲート絶縁層を薄膜化する方法がある。

例えば、特許文献１には、島状の非単結晶シリコン層を形成した後、レジスト層を用いてチャネル領域を選択的にエッチングしてチャネル領域のシリコン膜厚を選択的に薄くすることが記載されている。
特開昭６１−４８９７５号公報

しかしながら、チャネル領域を選択的にエッチングしてチャネル領域のシリコン膜厚を薄くする方法では、フォトリソグラフィー工程によりレジスト層を形成してチャネル領域を選択的にエッチングする必要がある。この場合、マスク合わせに高度な精度が要求され、チャネル領域のみを開口するレジスト層を形成するのが非常に困難となる。マスクの位置がずれるとチャネル領域以外のソース領域又はドレイン領域の一部が薄膜化してしまう。

一方、オン電流の低下を防ぐためには、ソース領域及びドレイン領域の抵抗は出来るだけ小さくすることが望ましい。ソース領域及びドレイン領域は、半導体層に一導電型を付与する不純物元素を電界で加速して注入することで形成される。しかし、チャネル領域を薄膜化する工程を経た結果、ソース領域及びドレイン領域の一部が他の領域に比べて薄膜化されている場合には、添加する不純物元素の濃度制御がうまくいかず十分な低抵抗化を図ることができない。例えば、ソース領域又はドレイン領域において、薄膜化されていない部分の抵抗を低減するように不純物元素の添加を行うと、薄膜化された部分の抵抗が高くなってしまう。一方、薄膜化された部分の抵抗を低減するように不純物元素の添加を行うと、薄膜化されていない部分の抵抗を十分に低くすることができなくなってしまう。

上記問題を鑑み、本発明はオン電流の低下を抑制しつつ、低電圧動作及び低消費電力化を実現するための新規な構造の半導体装置及びその半導体装置の作製方法を提供することを課題とする。

本発明の一は、島状の半導体層を形成し、半導体層上に第１の絶縁層を形成し、第１の絶縁層を選択的にエッチングして半導体層を局所的に露出させる。そして、第１の絶縁層をマスクとして露出させた半導体層の表面をエッチングすることにより、半導体層を局所的に薄膜化する。半導体層の薄膜化した領域および残存する第１の絶縁層上に第２の絶縁層を形成し、第２の絶縁層上に導電層を形成し、導電層上に塗布法により第３の絶縁層を形成する。そして、第１の絶縁層上に形成された第２の絶縁層、又は第１の絶縁層が露出するまで、第３の絶縁層と導電層を第３の絶縁層の表面から半導体層方向に略同じエッチング速度でエッチングすることにより、半導体層の薄膜化した領域に導電層を残存させてゲート電極を形成する。ゲート電極をマスクとして、第１の絶縁層及び第２の絶縁層をエッチングすることにより、ゲート電極と重ならない領域の半導体層を露出させ、ゲート電極をマスクとして半導体層に不純物元素を添加し、自己整合的に一対の不純物領域と、一対の不純物領域の間にチャネル形成領域を形成する。

また、本発明の一は、島状の半導体層を形成し、半導体層上に第１の絶縁層を形成し、第１の絶縁層を選択的にエッチングして半導体層を局所的に露出させる。そして、第１の絶縁層をマスクとして露出させた半導体層の表面をエッチングすることにより、半導体層を局所的に薄膜化する。半導体層の薄膜化した領域および残存する第１の絶縁層上に第２の絶縁層を形成し、第２の絶縁層上に導電層を形成し、導電層上に塗布法により第３の絶縁層を形成する。そして、第１の絶縁層上に形成された第２の絶縁層、又は第１の絶縁層が露出するまで、第３の絶縁層と導電層を第３の絶縁層の表面から半導体層方向に略同じ速度でエッチングすることにより、半導体層の薄膜化した領域に導電層を残存させてゲート電極を形成する。ゲート電極をマスクとして、第１の絶縁層及び第２の絶縁層をエッチングすることにより、ゲート電極と重ならない領域の半導体層を露出させ、ゲート電極をマスクとして半導体層に不純物元素を添加し、自己整合的に一対の不純物領域と、一対の不純物領域の間にチャネル形成領域を形成する。不純物領域およびゲート電極上に第４の絶縁層を形成し、第４の絶縁層を異方性エッチングすることにより、ゲート電極の側壁にサイドウォール絶縁層を形成し、半導体層の一部を露出させ、少なくとも、露出させた不純物領域上に金属層を形成する。そして、熱処理を行うことにより、不純物領域及び金属層が接する領域の一部をシリサイド化して、不純物領域にシリサイド領域を形成する。

上記作製方法において、半導体層を膜厚１０ｎｍ以上２００ｎｍ以下の範囲で形成した後、エッチングして薄膜化し、チャネル形成領域の膜厚を０．５ｎｍ以上１００ｎｍ以下、好ましくは５ｎｍ以上５０ｎｍ以下の範囲で形成してもよい。

また、上記作製方法において、薄膜トランジスタのゲート絶縁層として機能する第２の絶縁層の厚さは、１ｎｍ以上２０ｎｍ以下の膜厚とすることが好ましい。

また、第１の絶縁層の膜厚は導電層の膜厚より厚くすることが好ましい。

本発明を適用してチャネル形成領域を局所的に薄膜化することで、オン電流の低下を抑制しつつ、サブスレッショルド特性を改善してしきい値電圧を下げることができる。その結果、低電圧動作が可能となり、低消費電力化を実現することができる。

本発明の実施の形態について、図面を用いて以下に説明する。ただし、本発明は以下の説明に限定されず、本発明の趣旨に逸脱することなく、その形態及び詳細を様々に変更しうることは、当業者であれば容易に理解される。したがって、本発明は以下に示す実施の形態の記載内容に限定して解釈されるものではない。尚、以下に説明する本発明の構成において、同じものを指す符号は異なる図面で共通して用いる場合がある。

（実施の形態１）
図１は、本発明に係る半導体装置の主要な構成を説明するための上面図及び断面図である。図１は特に薄膜トランジスタの構成を示しており、図１（Ａ）は上面図、図１（Ｂ）は図１（Ａ）における破線Ｏ−Ｐ間の断面図、図１（Ｃ）は図１（Ａ）における破線Ｑ−Ｒ間の断面図を示している。尚、図１（Ａ）は一部薄膜等を省略している。

本実施の形態に係る半導体装置の構成は、一対の不純物領域の間に設けられたチャネル形成領域を含む島状半導体層と、チャネル形成領域と不純物領域の一部に接して設けられた絶縁層と、絶縁層を介してチャネル形成領域と重なる導電層を有し、チャネル形成領域の膜厚が不純物形成領域の膜厚よりも薄いことを特徴の１つとする。以下、具体的な構成について説明する。

図１に示す薄膜トランジスタ１４０は、絶縁表面を有する基板１００上に設けられている。薄膜トランジスタ１４０は、チャネル形成領域１０８及び不純物領域１２０が形成された半導体層１３０と、半導体層１３０のチャネル形成領域１０８及び不純物領域１２０の一部に接して設けられた絶縁層１１２と、絶縁層１１２を介してチャネル形成領域１０８と重なる導電層１１４と、で構成されている。

基板１００としては、ＳＯＩ（ＳｉｌｉｃｏｎｏｎＩｎｓｕｒａｔｏｒ）基板、ガラス基板、石英基板、サファイア基板、セラミックス基板、表面に絶縁層が形成された金属基板などを用いることができる。

基板１００上に半導体層１３０が形成されている。基板１００と半導体層１３０の間には、下地絶縁層として機能する絶縁層１０２、絶縁層１０４を設けても良い。下地絶縁層は、基板１００から半導体層１３０へアルカリ金属などの不純物が拡散して汚染することを防ぐものであり、ブロッキング層として適宜設ければよい。また、基板１００の表面に凹凸がある場合、下地絶縁層は平坦化する層として設けることができる。

絶縁層１０２、１０４は、酸化シリコン（ＳｉＯｘ）、窒化シリコン（ＳｉＮｘ）、酸化窒化シリコン（ＳｉＯｘＮｙ）、窒化酸化シリコン（ＳｉＮｘＯｙ）等を用いて形成する。また、本実施の形態では、下地絶縁層を絶縁層１０２、１０４の積層としたが、もちろん単層構造でも３層以上の積層構造でもよい。例えば、本実施の形態のように２層の積層構造とする場合、１層目に窒化酸化シリコン膜、２層目に酸化窒化シリコン層を形成することができる。また、１層目に窒化シリコン層を形成し、２層目に酸化シリコン層を形成しても良い。

半導体層１３０は島状に形成されている。半導体層１３０は単結晶半導体又は多結晶半導体で形成することが好ましく、シリコン、ゲルマニウム、シリコンゲルマニウム等の種々の半導体材料を用いて形成することができる。ＳＯＩ基板を適用する場合には、埋込絶縁層上の半導体層をそのまま適用することができる。

半導体層１３０はチャネル形成領域１０８と、一対の不純物領域１２０と、を有する。不純物領域１２０は、一部又は全部がソース領域又はドレイン領域として機能する。不純物領域１２０には一導電型を付与する不純物元素が添加されている。また、チャネル形成領域１０８に、トランジスタのしきい値電圧を制御するための一導電型を付与する不純物元素が添加されていても良い。チャネル形成領域１０８は、絶縁層１１２を介して導電層１１４と重なる領域の半導体層１３０に形成されており、一対の不純物領域１２０の間に位置するものである。

チャネル形成領域１０８は不純物領域１２０に比べて膜厚が薄くなっている。チャネル形成領域１０８の膜厚は０．５ｎｍ以上１００ｎｍ以下、好ましくは５ｎｍ以上５０ｎｍ以下の範囲で形成するとよい。チャネル形成領域１０８を薄くすることにより、薄膜トランジスタのサブスレッショルド領域でのソース領域−ドレイン領域間のリーク電流を抑えることができる。

半導体層１３０にＬＤＤ（ＬｉｇｈｔｌｙＤｏｐｅｄＤｒａｉｎ）領域として機能する低濃度不純物領域を形成しても良い。低濃度不純物領域は、チャネル形成領域と、ソース領域又はドレイン領域として機能する不純物領域の間に形成することができる。また、ＬＤＤ領域は、ソース領域又はドレイン領域として機能する不純物領域１２０のピーク濃度と比較して、不純物濃度が低いものとする。

チャネル形成領域１０８に接して絶縁層１１２が形成されている。絶縁層１１２は薄膜トランジスタ１４０のゲート絶縁層として機能する。ゲート絶縁層として機能する絶縁層１１２は、導電層１１４と半導体層１３０の短絡、リーク電流の発生、静電破壊等を防止するために、膜厚が均一に形成されることが好ましい。

次に、図１に示す薄膜トランジスタの作製方法について図２乃至図４、図１９乃至図２１を用いて具体的に説明する。なお、図１９乃至図２１は、本発明に係る薄膜トランジスタの作製方法を説明する上面図である。また、図１９乃至図２１中の破線Ｏ−Ｐ間で切断した断面図が図２乃至図４である。

まず、基板１００上に下地絶縁層として機能する絶縁層１０２、１０４を介して半導体層１０６を形成する（図２（Ａ）、図１９（Ａ）参照）。

基板１００は、ガラス基板、石英基板、サファイア基板、セラミックス基板、表面に絶縁層が形成された金属基板等の絶縁表面を有する基板を用いる。絶縁層１０２、１０４は、ＣＶＤ法やスパッタリング法を用いて、酸化シリコン、窒化シリコン、酸化窒化シリコン、窒化酸化シリコン等の材料を用いて形成する。絶縁層１０２、１０４は、基板１００から半導体層１０６へアルカリ金属等が拡散し、半導体層１０６が汚染することを防ぐブロッキング層として機能する。また、基板１００の表面に凹凸がある場合、平坦化する層としても機能することができる。なお、絶縁層１０２、１０４は、基板１００からの不純物拡散や基板１００表面の凹凸が問題とならなければ、形成しなくともよい。また、ここでは下地絶縁層を２層の積層構造としているが、単層構造としてもよいし、３層以上の積層構造としてもよい。

半導体層１０６は、ＣＶＤ法やスパッタリング法を用いて、シリコンを主成分とする材料を用いて形成するのが好ましい。具体的には、シリコン、シリコンゲルマニウム等を用いて形成することができる。また、ゲルマニウムを用いて形成してもよい。例えば、半導体層１０６は、シリコンを主成分とする材料を用いて非晶質半導体層を形成し、当該非晶質半導体層を結晶化させた後に選択的にエッチングすることによって島状の半導体層を形成することができる。非晶質半導体層を結晶化する場合は、レーザ結晶化法、ＲＴＡ又はファーネスアニール炉を用いる熱結晶化法、結晶化を助長する金属元素を用いる熱結晶化法又はこれらの方法を組み合わせた方法等により行うことができる。また、半導体層１０６は、膜厚１０ｎｍ乃至１５０ｎｍの範囲、好ましくは３０ｎｍ乃至１００ｎｍの範囲で形成する。なお、半導体層はあらかじめ厚く形成した後、該厚く形成した半導体層をエッチングすることにより全体を薄膜化してもよい。

次に半導体層１０６上に絶縁層１１０（以下、第１の絶縁層１１０ともいう）を形成する（図２（Ｂ）、図１９（Ｂ）参照）。第１の絶縁層１１０は、ＣＶＤ法やスパッタリング法により、酸化シリコン、窒化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化アルミニウム等の材料を用いて、半導体層１０６を覆うように形成する。また、第１の絶縁層１１０は、塗布法により、無機ＳＯＧ（ＳｐｉｎＯｎＧｌａｓｓ）材料、有機ＳＯＧ（ＳｐｉｎＯｎＧｌａｓｓ）材料、又は有機樹脂等を用いて形成することもできる。塗布法としては、スピンコート法、スキャニング法、又はインクジェット法などを用いることができる。また、無機ＳＯＧ材料としては、無機材料であり、且つ塗布可能な材料であって、例えばＰＳＧ（リンシリケートガラス）、ＢＳＧ（ボロンシリケートガラス）、ＢＰＳＧ（ボロンリンシリケートガラス）等の酸化シリコン系の材料が挙げられる。また、有機ＳＯＧ材料としては、例えばアルキル基を含む酸化シリコン系の材料が挙げられる。また、有機樹脂としては、例えば、アクリル、ポリイミド、ポリアミド、ポリイミドアミド、エポキシ等が挙げられる。第１の絶縁層１１０は膜厚２０ｎｍ以上３００ｎｍ以下、好ましくは、５０ｎｍ以上２００ｎｍの範囲で形成する。本実施の形態では、第１の絶縁層１１０として酸化シリコン層を１００ｎｍで形成する。

次に、第１の絶縁層１１０を選択的に除去して、半導体層１０６の一部を局所的に露出させる（図２（Ｃ）、図１９（Ｃ）参照）。第１の絶縁層１１０の除去は、ウエットエッチング法により除去してもよいし、ドライエッチング法により除去してもよい。

次に、第１の絶縁層１１０をマスクとして、露出された半導体層１０６の表面を選択的に除去して局所的に薄膜化された半導体層１３０を形成する（図３（Ａ）、図１９（Ｄ）参照）。具体的には、第１の絶縁層１１０をマスクとし、露出された半導体層１０６を表面から一様にエッチングして、局所的に薄膜化された領域１０７を形成する。このとき、薄膜化された領域１０７が厚さ０．５ｎｍ以上１００ｎｍ以下の範囲となるように、半導体層１０６をエッチングする。半導体層１３０において、局所的に薄膜化された領域１０７の一部は、図１に示される薄膜トランジスタ１４０のチャネル形成領域１０８を形成する。以下、本明細書では、半導体層の局所的に薄膜化された領域を「薄膜領域」ともいう。ここでは、薄膜化された領域１０７を薄膜領域１０７とする。なお、後の工程でチャネル形成領域１０８を形成する薄膜領域１０７に、トランジスタのしきい値電圧を制御するための一導電型を付与する不純物元素を添加してもよい。

また、半導体層１３０において、薄膜化されていない領域は、図１に示される薄膜トランジスタ１４０の不純物領域１２０の一部を形成する。不純物領域１２０は、その一部又は全体がソース領域又はドレイン領域として機能する領域である。

なお、第１の絶縁層１１０をマスクとした半導体層１０６の選択的な除去は、ウエットエッチング法あるいはドライエッチング法を用いて行う。このとき、どちらのエッチング法を用いる場合でも、あらかじめ設定した時間でエッチング処理を行う。ドライエッチング法を用いる場合には、薄膜領域１０７の表面に反応生成物が形成されないような条件を用いるとよい。例えば、ドライエッチングガスとして、Ｃｌ_２ガスなどを用いてドライエッチングを行うとよい。ＣＨＦ_３ガスなどを用いてドライエッチングを行うと、薄膜領域１０７の表面に反応生成物が形成されるが、その場合には、薄膜領域１０７の表面をさらに除去することにより、清浄な表面を形成することができる。以下、本明細書で清浄な表面とは、反応生成物などを含む汚染層やアモルファス化した変質層などが無い表面を示す。

なお、薄膜領域１０７の厚さは０．５ｎｍ以上１００ｎｍ以下、好ましくは５ｎｍ以上５０ｎｍ以下の範囲で形成する。

また、ＳＯＩ基板を適用する場合は、半導体層１０６は種々の結晶化法を用いる薄膜プロセスに換えて、埋込絶縁層上の半導体層をそのまま用いることができる。

次に、第１の絶縁層１１０及び薄膜領域１０７上に絶縁層１１２（以下、第２の絶縁層１１２ともいう）を形成する（図３（Ｂ）、図２０（Ａ）参照）。第２の絶縁層１１２は、ＣＶＤ法やスパッタリング法により、酸化シリコン、窒化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化アルミニウム等の材料を用いて形成する。また、第２の絶縁層１１２は、これらの材料のうち１つ又は複数を用いて、単層構造又は積層構造で形成する。第２の絶縁層１１２は、膜厚１ｎｍ以上５０ｎｍ以下、好ましくは膜厚１ｎｍ以上２０ｎｍ以下、より好ましくは１ｎｍ以上１０ｎｍ以下の範囲で形成する。本実施の形態では、第２の絶縁層１１２として酸化窒化シリコン層を膜厚５ｎｍで形成する。

また、第２の絶縁層１１２は、プラズマ処理による固相酸化若しくは固相窒化を用いて薄膜領域１０７上のみに形成してもよい。例えば、薄膜領域１０７を、プラズマ処理により固相酸化又は固相窒化して、第２の絶縁層１１２を形成することができる。

プラズマ処理による固相酸化処理若しくは固相窒化処理は、マイクロ波（代表的には２．４５ＧＨｚ）等の高周波で励起され、電子密度が１×１０^１１ｃｍ^−３以上１×１０^１３ｃｍ^−３以下、且つ電子温度が０．５ｅＶ以上１．５ｅＶ以下のプラズマを利用して行うことが好ましい。前記条件を用いることにより、固相酸化処理若しくは固相窒化処理において、５００℃以下の温度において、緻密な絶縁層を形成すると共に実用的な反応速度を得ることができる。

プラズマ処理により薄膜領域１０７の表面を酸化する場合には、酸素を含む雰囲気下（例えば、酸素（Ｏ_２）、オゾン（Ｏ_３）、亜酸化窒素（Ｎ_２Ｏ）、一酸化窒素（ＮＯ）若しくは二酸化窒素（ＮＯ_２）、及び希ガス（ヘリウム（Ｈｅ）、ネオン（Ｎｅ）、アルゴン（Ａｒ）、クリプトン（Ｋｒ）、キセノン（Ｘｅ）の少なくとも１つを含む）を含む雰囲気下、又は酸素（Ｏ_２）、オゾン（Ｏ_３）、亜酸化窒素（Ｎ_２Ｏ）、一酸化窒素（ＮＯ）若しくは二酸化窒素（ＮＯ_２）と、水素（Ｈ_２）と、希ガスと、を含む雰囲気下）で行う。また、プラズマ処理によりチャネル形成領域１０８の表面を窒化する場合には、窒素を含む雰囲気下（例えば、窒素（Ｎ_２）と希ガス（Ｈｅ、Ｎｅ、Ａｒ、Ｋｒ、Ｘｅの少なくとも一つを含む）を含む雰囲気下、窒素と水素と希ガスを含む雰囲気下、又はＮＨ_３と希ガスを含む雰囲気下）でプラズマ処理を行う。希ガスとしては、例えばＡｒを用いることが好ましい。また、ＡｒとＫｒを混合したガスを用いてもよい。

ここで、プラズマ処理を行うためのプラズマ処理装置１２８０の構成例を図１２に示す。当該プラズマ処理装置１２８０は、支持台１２８８と、ガスを供給するためのガス供給部１２８４、ガスを排気するために真空ポンプに接続する排気口１２８６、アンテナ１２９８、誘電体板１２８２、プラズマ発生用の高周波を入力する高周波供給部１２９２を有している。被処理体１２１０は、支持台１２８８によって保持される。また、支持台１２８８に温度制御部１２９０を設けることによって、被処理体１２１０の温度を制御することも可能である。被処理体１２１０は、プラズマ処理をする基体であり、本実施の形態では基板１００上に絶縁層１０２、１０４、島状の半導体層１３０を順に積層形成し、薄膜領域１０７が露出したものに相当する。

以下、図１２に示すプラズマ処理装置１０８０を用いて半導体層表面に絶縁層を形成する具体例を述べる。なお、プラズマ処理とは、基板、半導体層、絶縁層、導電層に対する酸化処理、窒化処理、酸化窒化処理、水素化処理、表面改質処理を範疇に含んでいる。これらの処理は、その目的に応じて、ガス供給部１０８４から供給するガスを選択すれば良い。

まず、図１２に示すプラズマ処理装置１０８０の処理室内を真空にする。そして、ガス供給部１０８４から希ガス、酸素又は窒素を含むガスを供給する。被処理体１０１０は室温、若しくは温度制御部１０９０により１００℃以上５５０℃以下の範囲で加熱する。被処理体１０１０と誘電体板１０８２との間隔（以下、電極間隔ともいう）は、２０ｍｍ以上２００ｍｍ以下（好ましくは２０ｎｍ以上６０ｍｍ以下）程度である。

次に、高周波供給部１０９２からアンテナ１０９８に高周波を入力する。ここでは、高周波としてマイクロ波（周波数２．４５ＧＨｚ）を入力する。そしてマイクロ波をアンテナ１０９８から誘電体板１０８２を通して処理室内に入力することによって、プラズマ１０９４を生成し、当該プラズマ１０９４によって酸素ラジカル（ＯＨラジカルを含む場合もある）又は窒素ラジカル（ＮＨラジカルを含む場合もある）を生成する。このとき、プラズマ１０９４は、供給されたガスによって生成される。

マイクロ波の入力によりプラズマ１０９４を生成すると、低電子温度（３ｅＶ以下、好ましくは１．５ｅＶ以下）で高電子密度（１×１０^１１ｃｍ^−３以上）のプラズマを生成することができる。具体的には、電子温度が０．５ｅＶ以上１．５ｅＶ以下、且つ電子密度が１×１０^１１ｃｍ^−３以上１×１０^１３ｃｍ以下のプラズマ生成することが好ましい。なお、本明細書では、マイクロ波の入力により生成された低電子温度で高電子密度のプラズマを高密度プラズマともいう。また、高密度プラズマを利用してプラズマ処理を行うことを高密度プラズマ処理ともいう。

プラズマ１０９４により生成された酸素ラジカル（ＯＨラジカルを含む場合もある）又は窒素ラジカル（ＮＨラジカルを含む場合もある）によって、被処理体１０１０に形成された半導体層の表面が酸化又は窒化されて絶縁層が形成される。このとき、供給するガスにアルゴンなどの希ガスを混合させると、希ガスの励起種により酸素ラジカルや窒素ラジカルを効率良く生成することができる。なお。供給ガスに希ガスを用いる場合、形成された絶縁層に希ガスが含まれる場合がある。この方法は、プラズマで励起した活性なラジカルを有効に使うことにより、５００℃以下の低温で固相反応による酸化、窒化を行うことができる。

図１２に示す装置を用いた高密度プラズマ処理により形成される好適な第２の絶縁層１１２の一例は、酸素を含む雰囲気下のプラズマ処理によりチャネル形成領域１０８の一表面上に０．５ｎｍ以上２０ｎｍ以下の厚さで酸化シリコン層を形成し、その後窒素を含む雰囲気下でその酸化シリコン層の表面を窒化プラズマで処理した窒素プラズマ処理層を形成する。具体的には、まず、酸素を含む雰囲気下でのプラズマ処理によりチャネル形成領域１０８の一表面上に０．５ｎｍ以上２０ｎｍ以下の厚さで酸化シリコン層を形成する。その後、続けて窒素を含む雰囲気下でプラズマ処理を行うことにより酸化シリコン層の表面又は表面近傍に窒素濃度の高い窒素プラズマ処理層を設ける。なお、表面近傍とは、酸化シリコン層の表面から概略０．５ｎｍ以上１．５ｎｍ以下の範囲の深さをいう。例えば、窒素を含む雰囲気下でプラズマ処理を行うことによって、酸化シリコン層の表面から垂直方向に概略１ｎｍの深さに窒素を２０原子％以上５０原子％以下の割合で含有した構造となる。また、高密度プラズマ処理により第１の絶縁層１１０の表面も酸化又は窒化することができる。

例えば、薄膜領域１０７を形成し、該薄膜領域１０７の表面をプラズマ処理で酸化することで、界面に歪みのない緻密な酸化層を形成することができる。また、当該酸化層をプラズマ処理で窒化することで、表層部の酸素を窒素に置換して窒化層を形成すると、さらに緻密化することができる。それにより絶縁耐圧が高い絶縁層を形成することができる。

上記のようなプラズマ処理による固相酸化処理若しくは固相窒化処理を用いることで、耐熱温度が７００℃以下のガラス基板を用いても、９５０℃乃至１０５０℃の範囲で形成される熱酸化膜と同等な絶縁層を得ることができる。すなわち、半導体素子、特に薄膜トランジスタや不揮発性記憶素子のゲート絶縁層として機能する信頼性の高い絶縁層を形成することができる。

次に、第２の絶縁層１１２又は第２の絶縁層１１２及び残存する第１の絶縁層１１０を介して、半導体層１３０上に導電層１１３を形成する（図３（Ｃ）、図２０（Ｂ）参照）。導電層１１３は、タンタル（Ｔａ）、タングステン（Ｗ）、チタン（Ｔｉ）、モリブデン（Ｍｏ）、クロム（Ｃｒ）、アルミニウム（Ａｌ）、銅（Ｃｕ）、又はニオブ（Ｎｂ）等の金属元素、又は当該金属元素を含む合金材料若しくは化合物材料を用いて形成することができる。また、リン等の一導電型を付与する不純物元素が添加された多結晶シリコンに代表される半導体材料を用いて形成することもできる。導電層１１３は、これらの材料を用いてＣＶＤ法やスパッタリング法により基板全面に形成する。また、導電層１１３は、単層構造でもよいし積層構造としてもよい。導電層１１３は、膜厚１０ｎｍ乃至１０００ｎｍ、好ましくは膜厚１００ｎｍ乃至８００ｎｍ、より好ましくは２００ｎｍ乃至５００ｎｍの範囲で形成する。本実施の形態では、導電層１１３として、タングステン層を４００ｎｍで形成する。

次に、導電層１１３上に第３の絶縁層１１６を形成する（図４（Ａ）、図２０（Ｃ）参照）。第３の絶縁層１１６は塗布法を用いて形成する。塗布法としては、スピンコート法、スキャニング法、又はインクジェット法などを用いることができる。このような塗布法を用いて形成する塗布膜として、溶液から形成できるアクリル、ポリイミド、ポリアミド、ポリイミドアミド、エポキシ等の有機樹脂を用いた膜を用いることができる。また、無機ＳＯＧ材料、有機ＳＯＧ材料を用いた膜を用いることができる。無機ＳＯＧ材料としては、無機材料であり、且つ塗布可能な材料であって、例えばＰＳＧ（リンシリケートガラス）、ＢＳＧ（ボロンシリケートガラス）、ＢＰＳＧ（ボロンリンシリケートガラス）等の酸化シリコン系の材料が挙げられる。また、有機ＳＯＧ材料としては、例えばアルキル基を含む酸化シリコン系の材料が挙げられる。第３の絶縁層１１６は、これらの材料を用いて、塗布法により基板全面に形成する。なお、このような塗布膜を用いることで、デバイス形状による凹凸を緩和して、表面が平坦化された第３の絶縁層１１６を形成することができる。

次に、第１の絶縁層１１０上に形成された第２の絶縁層１１２が露出するまで、或いは第１の絶縁層１１０が露出するまで、第３の絶縁層１１６と導電層１１３を略同じエッチング速度でエッチングする。エッチングは、第３の絶縁層１１６の表面から前記半導体層方向にエッチングを行う。薄膜領域１０７上には、第２の絶縁層１１２を介して導電層１１３が残存して、選択的に導電層１１４が形成される（図４（Ｂ）、図２１（Ａ）参照）。エッチングとしては、ウエットエッチング法あるいはドライエッチング法を用いることができる。例えば、ドライエッチングで行う場合には、第３の絶縁層１１６が有機樹脂であればＣＦ_４／Ｏ_２系のガスなどを用いてドライエッチングを行うことができる。

第３の絶縁層１１６及び導電層１１３を略同じエッチング速度でエッチングしていくことで、半導体層１３０の薄膜領域１０７上に導電層１１３を残存させた導電層１１４を形成することが可能である。これは、表面が平坦性を有する第３の絶縁層１１６が形成されているためである。導電層１１３は、第２の絶縁層１１２を介して薄膜領域１０７上に残存する。残存する導電層１１３は、ここでは導電層１１４とし、完成する薄膜トランジスタのゲート電極として機能する。なお、このように、均一にエッチングして平坦化していくことをエッチバックともいう。また、薄膜領域１０７上の導電層１１４上に第３の絶縁層１１６が残存している場合には、除去することが好ましい。例えば、第３の絶縁層１１６として有機樹脂を用いる場合はＯ_２アッシングにより除去することができる。エッチバックを用いてゲート電極として機能する導電層１１４を形成することにより、半導体層１３０の薄膜領域１０７上に選択的にゲート電極を形成することができる。また、エッチバックを用いてゲート電極として機能する導電層１１４を形成するため、半導体層１３０において、薄膜化されていない領域に第１の絶縁層１１０を残存させることができる。そのため、第２の絶縁層１１２の膜厚が薄くても、ゲート電極として機能する導電層１１４の形成が容易となる。なお、導電層１１３を残存させた導電層１１４を形成する方法は、何通りか考えられる。

例えば、第２の絶縁層１１２が露出するまで、第３の絶縁層１１６及び導電層１１３をエッチングしていくことで、図２２（Ａ）に示すような構造を形成することができる。図２２（Ａ）に示す構成では、薄膜領域１０７上以外の領域にも、一部導電層１１３が残存している。なお、図２２（Ａ）では表面が完全に平坦化されている例を示すが、多少の凹凸は形成されうる。不要な導電層１１３や絶縁層１１６は、適宜除去すればよい。このようにして、図４（Ｂ）に示す構造を得ることができる。なお絶縁層１１６を除去する際に、薄膜領域１０７上の導電層１１３（導電層１１４）が膜減りする場合もある（図２２（Ｂ）参照）。

また、導電層１１３と第２の絶縁層１１２とのエッチング選択比が十分とれ、導電層１１３と比べて第２の絶縁層１１２のエッチング速度が非常に遅い場合には、図２２（Ｃ）に示すような構造を形成することができる。この場合は、第３の絶縁層１１６及び導電層１１３のエッチングだけで、薄膜領域１０７上に導電層１１３を残存させた導電層１１４を形成することが可能である。同様に、導電層１１３と第１の絶縁層１１０とのエッチング選択比が十分とれ、導電層１１３と比べて第１の絶縁層１１０のエッチング速度が非常に遅い場合も、第３の絶縁層１１６及び導電層１１３のエッチングだけで、薄膜領域１０７上に導電層１１３を残存させた導電層１１４を形成することが可能である。

また、導電層１１３と第２の絶縁層１１２、及び導電層１１３と第１の絶縁層１１０とのエッチング選択比が１に近い場合、図２２（Ｄ）に示すような構造を形成することができる。

なお、本発明はここで図示する構成に限定されるものではなく、エッチバックを利用して、ゲート電極として機能する導電層１１４を薄膜領域１０７上に選択的に形成できればよい。また、導電層１１４の形状は、第１の絶縁層１１０、第２の絶縁層１１２及び導電層１１３の膜厚によって決定される。例えば、導電層１１４の断面を凹型の形状とすることもできるし、表面が平坦性を有する形状とすることもできる。

次に、導電層１１４をマスクとして、第２の絶縁層１１２および第１の絶縁層１１０を選択的に除去して、半導体層１３０の一部を露出させる（図４（Ｃ）、図２１（Ｂ）参照）。第２の絶縁層１１２および第１の絶縁層１１０の除去は、ウエットエッチング法により除去してもよいし、ドライエッチング法により除去しても良い。

次に導電層１１４をマスクとして、一導電型を付与する不純物元素を添加し、自己整合的に不純物領域１２０と、不純物領域１２０の間にチャネル形成領域１０８を形成する。（図５、図２１（Ｃ）参照）。一導電型を付与する不純物元素としては、ボロン（Ｂ）、アルミニウム（Ａｌ）、ガリウム（Ｇａ）等のｐ型を付与する元素、リン（Ｐ）、ヒ素（Ａｓ）等のｎ型を付与する元素を用いることができる。

半導体層１３０に対する一導電型を付与する不純物元素の添加は、ドーピング法により行うことができる。ドーピング法としては、イオンドーピング法、イオン注入法を用いることができる。

不純物領域１２０を形成した後に、熱処理を行うことにより、不純物元素を活性化することが好ましい。熱処理は、レーザビームの照射、又はＲＴＡ若しくはファーネスアニール炉を用いて行うことができる。具体的には、４００℃乃至７００℃、好ましくは５００℃乃至５５０℃の温度範囲で熱処理を行うとよい。また、熱処理は窒素雰囲気下で行うことが好ましい。例えば、５５０℃４時間の加熱を行うことにより、活性化を行うことができる。

以上により、本発明を適用した薄膜トランジスタ１４０を形成することができる。なお、本実施の形態で示した薄膜トランジスタ（ＴＦＴ）の構造は一例であり、図示した構造に限定されるものではない。例えば、直列に接続された少なくとも２つ以上のチャネル形成領域を含んだ半導体層と、それぞれのチャネル形成領域に電界を印加する少なくとも２つ以上のゲート電極層と、を有するマルチゲート構造を用いてもよい。

以上より、本発明を適用して作製した薄膜トランジスタは、サブスレッショルド値を小さくすることができ、かつ、オン電流の低下を抑えることができる。よって、半導体装置の低電圧動作及び低消費電力化が可能である。

なお、本実施の形態は、本明細書で示す他の実施の形態と、適宜組み合わせることができる。

（実施の形態２）
本実施の形態では、上記実施の形態１と異なる作製方法で半導体装置を作製する例について図６を用いて説明する。

図６は、本発明に係る半導体装置の主要な構成を説明するための上面図及び断面図である。図６は特に薄膜トランジスタの構成を示しており、図６（Ａ）は上面図、図６（Ｂ）は図６（Ａ）における破線Ｏ−Ｐ間の断面図、図６（Ｃ）は図６（Ａ）における破線Ｑ−Ｒ間の断面図を示している。尚、図６（Ａ）は一部薄膜等を省略している。

本実施の形態に係る半導体装置の構成は、一対の不純物領域の間に設けられたチャネル形成領域と不純物領域の一部に設けられたシリサイド領域とを含む島状半導体層と、絶縁層を介してチャネル形成領域と重なる導電層を有し、チャネル形成領域の膜厚が不純物形成領域の膜厚よりも薄いことを特徴の１つとする。

図６に示す薄膜トランジスタ６４０は、絶縁表面を有する基板６００上に設けられている。薄膜トランジスタ６４０は、チャネル形成領域６０８、不純物領域６２０及び金属シリサイド領域６２２が形成された半導体層６３０と、半導体層６３０のチャネル形成領域６０８及び不純物領域６２０の一部に接して設けられた絶縁層６１２と、絶縁層６１２を介してチャネル形成領域６０８と重なる導電層６１４と、導電層６１４の側壁に形成された絶縁層６１８と、で構成されている。

基板６００としては、ＳＯＩ基板、ガラス基板、石英基板、サファイア基板、セラミックス基板、表面に絶縁層が形成された金属基板などを用いることができる。

基板６００上に半導体層６３０が形成されている。基板６００と半導体層６３０の間には、下地絶縁層として機能する絶縁層６０２、絶縁層６０４を設けても良い。下地絶縁層は、基板６００から半導体層６３０へアルカリ金属などの不純物が拡散して汚染することを防ぐものであり、ブロッキング層として適宜設ければよい。また、基板６００の表面に凹凸がある場合、下地絶縁層は平坦化する層として設けることができる。

絶縁層６０２、６０４は、酸化シリコン（ＳｉＯｘ）、窒化シリコン（ＳｉＮｘ）、酸化窒化シリコン（ＳｉＯｘＮｙ）、窒化酸化シリコン（ＳｉＮｘＯｙ）等を用いて形成する。また、本実施の形態では、下地絶縁層を絶縁層６０２、６０４の積層としたが、もちろん単層構造でも３層以上の積層構造でもよい。例えば、本実施の形態のように２層の積層構造とする場合、１層目に窒化酸化シリコン膜、２層目に酸化窒化シリコン層を形成することができる。また、１層目に窒化シリコン層を形成し、２層目に酸化シリコン層を形成しても良い。

半導体層６３０は島状に形成されている。半導体層６３０は単結晶半導体又は多結晶半導体で形成することが好ましく、シリコン、ゲルマニウム、シリコンゲルマニウム等の種々の半導体材料を用いて形成することができる。ＳＯＩ基板を適用する場合には、埋込絶縁層上の半導体層をそのまま適用することができる。

半導体層６３０はチャネル形成領域６０８と、一対の不純物領域６２０とを有する。不純物領域６２０は、一部又は全部がソース領域又はドレイン領域として機能する。不純物領域６２０には一導電型を付与する不純物元素が添加されている。また、不純物領域６２０の一部は金属シリサイド領域６２２を有する。また、チャネル形成領域６０８に、トランジスタのしきい値電圧を制御するための一導電型を付与する不純物元素が添加されていても良い。チャネル形成領域６０８は絶縁層６１２のみを介して導電層６１４と重なる領域に形成されており、一対の不純物領域６２０の間に位置するものである。また、導電層６１４の側壁には絶縁層６１８が形成されている。

チャネル形成領域６０８は不純物領域６２０に比べて膜厚が薄くなっている。チャネル形成領域６０８の膜厚は０．５ｎｍ以上１００ｎｍ以下、好ましくは５ｎｍ以上５０ｎｍ以下の範囲で形成するとよい。チャネル形成領域６０８を薄くすることにより、薄膜トランジスタのサブスレッショルド領域でのソース領域−ドレイン領域間のリーク電流を抑えることができる。

また、半導体層６３０にＬＤＤ（ＬｉｇｈｔｌｙＤｏｐｅｄＤｒａｉｎ）領域として機能する低濃度不純物領域を形成しても良い。低濃度不純物領域は、チャネル形成領域と、ソース領域又はドレイン領域として機能する不純物領域の間に形成することができる。また、低濃度不純物領域は、ソース領域又はドレイン領域として機能する不純物領域６２０のピーク濃度と比較して、不純物濃度が低いものとする。

絶縁層６１８は、不純物領域６２０の一部に接して形成されている。不純物領域６２０において、絶縁層６１８が接していない領域の表面には、金属シリサイド領域６２２が形成されている。

チャネル形成領域６０８上に絶縁層６１２が形成されている。絶縁層６１２は薄膜トランジスタ６４０のゲート絶縁層として機能する。ゲート絶縁層として機能する絶縁層６１２は導電層６１４と半導体層６３０の短絡、リーク電流の発生、静電破壊を防止するために、均一な膜厚で形成されることが好ましい。

次に、図６に示す薄膜トランジスタの作製方法について図７乃至図９を用いて具体的に説明する。

基板６００上に絶縁層６０２、６０４を介して島状の半導体層を形成する。次に、島状の半導体層を覆うように絶縁層６１０を形成した後、該絶縁層６１０を選択的に除去して、島状の半導体層の一部を露出させる。次に、絶縁層６１０をマスクとして露出された島状の半導体層の表面をエッチングすることにより、局所的に薄膜化された薄膜領域６０７を含む半導体層６３０を形成する。半導体層６３０において、局所的に薄膜化された薄膜領域６０７は、チャネル形成領域６０８を形成する。次に、薄膜領域６０７及び残存する絶縁層６１０上に絶縁層６１２を形成した後、該絶縁層６１２を介して薄膜領域６０７を含む半導体層６３０と重なるように導電層６１３を形成する。次に、導電層６１３上に絶縁層６１６を形成する。なお、絶縁層６１６は、デバイス形状による凹凸を緩和しうる絶縁層、例えば酸化シリコン系の塗布膜を用いて形成する。好ましくは、表面が平坦性を有する絶縁層６１６を形成する（図７（Ａ）参照）。

次に、絶縁層６１０上に形成された絶縁層６１２、或いは絶縁層６１０が露出するまで、絶縁層６１６と導電層６１３を略同じエッチング速度でエッチングする、いわゆるエッチバックを行う。具体的には、絶縁層６１６の表面から前記半導体層６３０方向に、エッチングを行うことにより、薄膜領域６０７上に絶縁層６１２を介して導電層６１３を残存させた導電層６１４を形成する（図７（Ｂ）参照）。エッチバックを用いてゲート電極を形成することにより、半導体層６３０の局所的に薄膜化された薄膜領域６０７上に選択的に導電層６１３を残すことができる。また、エッチバックを用いてゲート電極を形成するため、半導体層６３０において、薄膜化されていない領域上に第１の絶縁層６１０を残存させることができる。そのため、第２の絶縁層６１２の膜厚が薄くても、ゲート電極の形成が容易となる。

次に、導電層６１４をマスクとして、絶縁層６１２および絶縁層６１０をエッチングして、半導体層６３０の一部を露出させる。（図７（Ｃ）参照）。

次に、導電層６１４をマスクとして、一導電型を付与する不純物元素を添加し、自己整合的に不純物領域６２０と不純物領域６２０の間にチャネル形成領域６０８を形成する（図８（Ａ）参照）。不純物領域６２０の作製工程までは実施の形態１で示した基板１００、絶縁層１０２、１０４、半導体層１３０、絶縁層１１０、１１２、導電層１１３、導電層１１４、絶縁層１１６、チャネル形成領域１０８、不純物領域１２０と同様であるので、説明は省略する。

次に、不純物領域６２０、絶縁層６１２、及び導電層６１４上に絶縁層を形成し、当該絶縁層を異方性エッチングすることにより、導電層６１４の側壁に局所的に絶縁層を残存させて絶縁層６１８を形成する（図８（Ｂ）参照）。異方性エッチングとしては、例えば、ＣＨＦ_３ガスなどを用いたドライエッチング法により行うことができる。また、導電層６１４の側壁に局所的に形成される絶縁層６１８は、サイドウォール絶縁層ともいわれる。なお、絶縁層６１８を形成する際に、不純物領域６２０表面の一部を露出させることが可能である。

次に、少なくとも露出した不純物領域６２０の表面に金属層を成膜する。このとき、露出した不純物領域６２０の表面に自然酸化膜が形成されている場合は、該自然酸化膜を除去した後に金属層を形成する。金属層は半導体層と反応してシリサイドを形成する材料を用いる。金属層としては、例えばニッケル膜、チタン膜、コバルト膜、白金膜、もしくはこれら元素のうち少なくとも２種類を含む合金でなる膜等を用いることができる。本実施の形態では金属層としてニッケル膜を用い、室温の下、成膜電力５００Ｗ乃至１ｋＷの範囲でニッケル膜をスパッタ法により成膜する。

金属層を成膜した後、熱処理によって金属シリサイド領域６２２を形成する。金属シリサイド領域６２２は、不純物領域６２０の一部に形成される。また、金属シリサイド領域６２２は、不純物領域６２０において、絶縁層６１８と重ならない領域に形成される。金属シリサイド領域６２２の形成条件によっては、金属シリサイド領域６２２の一部は、絶縁層６１８と重なる場合もあるが、チャネル形成領域６０８と接触しなければ特に問題とはならない。本実施の形態では、金属シリサイド領域６２２はニッケルシリサイドで形成される。なお、熱処理はＲＴＡやファーネスアニール等を用いることができる。

金属シリサイド領域６２２形成後、未反応の金属層が残存する場合は除去する。例えば、金属層としてニッケル膜を形成した場合、塩酸（ＨＣｌ）：硝酸（ＨＮＯ_３）：純水（Ｈ_２Ｏ）が３：２：１の比率で混合されたエッチング溶液を用いて未反応のニッケルを除去することが可能である。未反応の金属層を除去すると、不純物領域６２０において、露出されむき出しになっていた領域のみ金属シリサイド領域６２２が形成されている（図８（Ｃ）参照）。

なお、金属シリサイド領域６２２を形成した後に、熱処理を行うことにより、不純物領域６２０或いはチャネル形成領域６０８に添加された不純物元素を活性化することが好ましい。熱処理は、レーザビームの照射、又はＲＴＡ若しくはファーネスアニール炉を用いて行うことができる。具体的には、４００℃乃至７００℃、好ましくは５００℃乃至５５０℃の温度範囲で熱処理を行うとよい。また、熱処理は窒素雰囲気下で行うことが好ましい。例えば、５５０℃４時間の加熱を行うことにより、活性化を行うことができる。また、熱処理は不純物元素の添加後行っても良い。

以上により、本発明を適用した薄膜トランジスタ６４０を形成することができる。なお、本実施の形態で示したＴＦＴの構造は一例であり、図示した構造に限定されるものではない。例えば、直列に接続された少なくとも２つ以上のチャネル形成領域を含んだ半導体層と、それぞれのチャネル形成領域に電界を印加する少なくとも２つ以上のゲート電極層と、を有するマルチゲート構造を用いてもよい。

以上より、本発明を適用して作製した薄膜トランジスタは、サブスレッショルド値を小さくすることができる。また、ソース領域及びドレイン領域の一部に金属シリサイド層を形成することにより、さらにオン電流の低下を抑えることができる。よって、半導体装置の低電圧動作及び低消費電力化が可能である。

（実施の形態３）
本実施の形態では、上記実施の形態１及び上記実施の形態２と異なる作製方法で半導体装置を作製する例について図９を用いて説明する。

図９は、本発明に係る半導体装置の主要な構成を説明するための上面図及び断面図である。図９は特に薄膜トランジスタの構成を示しており、図９（Ａ）は上面図、図９（Ｂ）は図９（Ａ）における破線Ｏ−Ｐ間の断面図、図９（Ｃ）は図９（Ａ）における破線Ｑ−Ｒ間の断面図を示している。尚、図９（Ａ）は一部薄膜等を省略している。

図９に示す薄膜トランジスタ９４０は、絶縁表面を有する基板９００上に設けられている。薄膜トランジスタ９４０は、チャネル形成領域９０８、低濃度不純物領域９１９及び高濃度不純物領域９２０が形成された半導体層９３０と、半導体層９３０の低濃度不純物領域９１９上に設けられた絶縁層９１８と、半導体層９３０のチャネル形成領域９０８上に設けられた絶縁層９１２と、絶縁層９１２を介してチャネル形成領域９０８と重なる導電層９１４と、で構成されている。

基板９００としては、ＳＯＩ基板、ガラス基板、石英基板、サファイア基板、セラミックス基板、表面に絶縁層が形成された金属基板などを用いることができる。

基板９００上に半導体層９３０が形成されている。基板９００と半導体層９３０の間には、下地絶縁層として機能する絶縁層９０２、絶縁層９０４を設けても良い。下地絶縁層は、基板９００から半導体層９３０へアルカリ金属などの不純物が拡散して汚染することを防ぐものであり、ブロッキング層として適宜設ければよい。また、基板９００の表面に凹凸がある場合、下地絶縁層は平坦化する層として機能することができる。

絶縁層９０２、９０４は、酸化シリコン（ＳｉＯｘ）、窒化シリコン（ＳｉＮｘ）、酸化窒化シリコン（ＳｉＯｘＮｙ）、窒化酸化シリコン（ＳｉＮｘＯｙ）等を用いて形成する。また、本実施の形態では、下地絶縁層を絶縁層９０２、９０４の積層としたが、もちろん単層構造でも３層以上の積層構造でもよい。例えば、本実施の形態のように２層の積層構造とする場合、１層目に窒化酸化シリコン膜、２層目に酸化窒化シリコン層を形成することができる。また、１層目に窒化シリコン層を形成し、２層目に酸化シリコン層を形成しても良い。

半導体層９３０は島状に形成されている。半導体層９３０は単結晶半導体又は多結晶半導体で形成することが好ましく、シリコン、ゲルマニウム、シリコンゲルマニウム等の種々の半導体材料を用いて形成することができる。ＳＯＩ基板を適用する場合には、埋込絶縁層上の半導体層をそのまま適用することができる。

半導体層９３０はチャネル形成領域９０８と、低濃度不純物領域９１９と、高濃度不純物領域９２０とを有する。低濃度不純物領域９１９は、その一部又は全部がＬＤＤ（ＬｉｇｈｔｌｙＤｏｐｅｄＤｒａｉｎ）領域として機能する。高濃度不純物領域９２０は、その一部又は全部がソース領域又はドレイン領域として機能する。チャネル形成領域９０８は一対の高濃度不純物領域９２０の間に位置している。また、低濃度不純物領域９１９は、チャネル形成領域９０８と高濃度不純物領域９２０との間に位置している。低濃度不純物領域９１９及び高濃度不純物領域９２０には一導電型を付与する不純物元素が添加されており、低濃度不純物領域９１９は高濃度不純物領域９２０に比べて不純物元素濃度が低くなるように形成される。また、チャネル形成領域９０８に、トランジスタのしきい値電圧を制御するための一導電型を付与する不純物元素が添加されていても良い。チャネル形成領域９０８は絶縁層９１２を介して導電層９１４と重なる領域に形成されている。また、低濃度不純物領域９１９に接して絶縁層９１８が形成されている。

チャネル形成領域９０８は高濃度不純物領域９２０に比べて膜厚が薄くなっている。チャネル形成領域９０８の膜厚は０．５ｎｍ以上１００ｎｍ以下、好ましくは５ｎｍ以上５０ｎｍ以下の範囲で形成するとよい。チャネル形成領域９０８を薄くすることにより、薄膜トランジスタのサブスレッショルド領域でのソース領域−ドレイン領域間のリーク電流を抑えることができる。

チャネル形成領域９０８に接して絶縁層９１２が形成されている。絶縁層９１２は薄膜トランジスタ９４０のゲート絶縁層として機能する。ゲート絶縁層として機能する９１２は導電層９１４と半導体層９３０の短絡、リーク電流の発生、静電破壊等を防止するために、均一に形成されることが好ましい。

次に、図９に示す薄膜トランジスタの作製方法について図１０乃至図１１を用いて具体的に説明する。

基板９００上に絶縁層９０２、９０４を介して島状の半導体層を形成する。次に、島状の半導体層を覆うように絶縁層９１０を形成した後、該絶縁層９１０を選択的に除去して、半導体層９３０の一部を露出させる。次に、絶縁層９１０をマスクとして露出された半導体層９３０の表面をエッチングすることにより、局所的に薄膜化された薄膜領域９０７を含む半導体層９３０を形成する。半導体層９３０の局所的に薄膜化された薄膜領域９０７は、チャネル形成領域９０８を形成する。次に、薄膜領域９０７及び絶縁層９１０上に絶縁層９１２を形成した後、該絶縁層９１２を介して薄膜領域９０７を含む半導体層９３０と重なるように導電層９１３を形成する。次に、導電層９１３上に表面が平坦性を有する絶縁層９１６を形成する（図１０（Ａ）参照）。

次に、絶縁層９１０上に形成された絶縁層９１２、或いは絶縁層９１０が露出するまで、絶縁層９１６と導電層９１３を略同じエッチング速度でエッチングする、いわゆるエッチバックを行う。具体的には、絶縁層９１６の表面から前記半導体層９３０方向に、エッチングを行うことにより、薄膜領域９０７上に絶縁層９１２を介して導電層９１３を残存させた導電層９１４を形成する（図１０（Ｂ）参照）。エッチバックを用いてゲート電極を形成することにより、半導体層９３０の局所的に薄膜化された薄膜領域９０７上に選択的に導電層９１３を残すことができる。また、エッチバックを用いてゲート電極を形成するため、半導体層９３０において、薄膜化されていない領域に第１の絶縁層９１０が残存する。そのため、第２の絶縁層９１２の膜厚が薄くても、ゲート電極の形成が容易となる。

次に、導電層９１４をマスクとして、絶縁層９１２および絶縁層９１０をエッチングして、半導体層９３０の一部を露出させる。（図１０（Ｃ）参照）。半導体層９３０の一部を露出させる工程までは実施の形態１で示した基板１００、絶縁層１０２、１０４、半導体層１３０、絶縁層１１０、１１２、導電層１１３、導電層１１４、絶縁層１１６、チャネル形成領域１０８と同様であるので、説明は省略する。

次に、導電層９１４をマスクとして、一導電型を付与する不純物元素を添加し、自己整合的に低濃度不純物領域９１９と低濃度不純物領域９１９の間にチャネル形成領域９０８を形成する（図１１（Ａ）参照）。低濃度不純物領域９１９に含まれる不純物元素の濃度は１×１０^１６ａｔｏｍｓ／ｃｍ^３以上１×１０^１９ａｔｏｍｓ／ｃｍ^３以下の範囲とする。一導電型を付与する不純物元素としては、ボロン（Ｂ）、アルミニウム（Ａｌ）、ガリウム（Ｇａ）等のｐ型を付与する元素、リン（Ｐ）、ヒ素（Ａｓ）等のｎ型を付与する元素を用いることができる。不純物元素の添加はドーピング法により行うことができる。ドーピング法としては、イオンドーピング法、イオン注入法を用いることができる。

次に、低濃度不純物領域９１９、導電層９１４上に絶縁層を形成し、当該絶縁層を異方性エッチングすることにより、導電層９１４の側壁に局所的に残存させた絶縁層９１８を形成する（図１１（Ｂ）参照）。異方性エッチングとしては、例えば、ＣＨＦ_３ガスなどを用いたドライエッチングにより行うことができる。また、導電層９１４の側壁に局所的に形成される絶縁層９１８は、サイドウォール絶縁層ともいわれる。

次に、導電層９１４および絶縁層９１８をマスクにして、半導体層９３０に対して低濃度不純物領域９１９と同一の導電型を付与する不純物元素を選択的に添加し、自己整合的に高濃度不純物領域９２０を形成する（図１１（Ｃ）参照）。高濃度不純物領域９２０に含まれる不純物元素の濃度は１×１０^１９ａｔｏｍｓ／ｃｍ^３以上５×１０^２１ａｔｏｍｓ／ｃｍ^３以下の範囲とする。一導電型を付与する不純物元素としては、ボロン（Ｂ）、アルミニウム（Ａｌ）、ガリウム（Ｇａ）等のｐ型を付与する元素、リン（Ｐ）、ヒ素（Ａｓ）等のｎ型を付与する元素を用いることができる。不純物元素の添加はドーピング法により行うことができる。ドーピング法としては、イオンドーピング法、イオン注入法を用いることができる。また、高濃度不純物領域９２０とチャネル形成領域９０８との間で、絶縁層９１２を介して絶縁層９１８と略重なる領域に、低濃度不純物領域９１９が残る。

また、不純物元素を添加した後に、熱処理を行うことにより、不純物元素を活性化することが好ましい。熱処理は、レーザビームの照射、又はＲＴＡ若しくはファーネスアニール炉を用いて行うことができる。具体的には、４００℃乃至７００℃、好ましくは５００℃乃至５５０℃の温度範囲で熱処理を行うとよい。また、熱処理は窒素雰囲気下で行うことが好ましい。例えば、５５０℃４時間の加熱を行うことにより、活性化を行うことができる。

以上より、本発明を適用して作製した薄膜トランジスタは、サブスレッショルド値を小さくすることができ、かつ、オン電流の低下を抑えることができる。また、ＬＤＤ領域の形成によりドレイン電界強度が抑えられるため、信頼性を向上させることができる。よって、半導体装置の低電圧動作及び低消費電力化が可能である。

（実施の形態４）
本発明に係る半導体装置は、ＣＰＵ（中央演算回路：ＣｅｎｔｒａｌＰｒｏｃｅｓｓｉｎｇＵｎｉｔ）等の集積回路に適用することができる。本実施の形態では、上記実施の形態１乃至３に示した半導体装置を適用したＣＰＵの例に関して、図面を用いて以下に説明する。

図１８に示すＣＰＵ３６６０は、基板３６００上に演算回路（ＡＬＵ：Ａｒｉｔｈｍｅｔｉｃｌｏｇｉｃｕｎｉｔ）３６０１、演算回路用制御回路部（ＡＬＵＣｏｎｔｒｏｌｌｅｒ）３６０２、命令解析部（ＩｎｓｔｒｕｃｔｉｏｎＤｅｃｏｄｅｒ）３６０３、割り込み制御部（ＩｎｔｅｒｒｕｐｔＣｏｎｔｒｏｌｌｅｒ）３６０４、タイミング制御部（ＴｉｍｉｎｇＣｏｎｔｒｏｌｌｅｒ）３６０５、レジスタ（Ｒｅｇｉｓｔｅｒ）３６０６、レジスタ制御部（ＲｅｇｉｓｔｅｒＣｏｎｔｒｏｌｌｅｒ）３６０７、バスインターフェース（ＢｕｓＩ／Ｆ）３６０８、書き換え可能なＲＯＭ３６０９、ＲＯＭインターフェース（ＲＯＭＩ／Ｆ）３６２０を主に有している。また、ＲＯＭ３６０９及びＲＯＭインターフェース３６２０は、別チップに設けても良い。これらＣＰＵ３６６０を構成する様々な回路は、上記実施の形態１乃至３に示される薄膜トランジスタ、当該薄膜トランジスタを組み合わせたＣＭＯＳ回路、ｎＭＯＳ回路、ｐＭＯＳ回路等を用いて構成することが可能である。

なお、図１８に示すＣＰＵ３６６０は、その構成を簡略化して示した一例にすぎず、実際のＣＰＵはその用途によって多種多様な構成を有している。したがって、本発明を適用するＣＰＵの構成は、図１８に示すものに限定されるものではない。

バスインターフェース３６０８を介してＣＰＵ３６６０に入力された命令は、命令解析部３６０３に入力され、デコードされた後、演算回路用制御回路部３６０２、割り込み制御部３６０４、レジスタ制御部３６０７、タイミング制御部３６０５に入力される。

演算回路用制御回路部３６０２、割り込み制御部３６０４、レジスタ制御部３６０７、タイミング制御部３６０５は、デコードされた命令に基づき、各種制御を行う。具体的に演算回路用制御回路部３６０２は、演算回路３６０１の駆動を制御するための信号を生成する。また、割り込み制御部３６０４は、ＣＰＵ３６６０のプログラム実行中に、外部の入出力装置や、周辺回路からの割り込み要求を、その優先度やマスク状態から判断し、処理する。レジスタ制御部３６０７は、レジスタ３６０６のアドレスを生成し、ＣＰＵの状態に応じてレジスタ３６０６の読み出しや書き込みを行う。

またタイミング制御部３６０５は、演算回路３６０１、演算回路用制御回路部３６０２、命令解析部３６０３、割り込み制御部３６０４、レジスタ制御部３６０７の駆動のタイミングを制御する信号を生成する。例えばタイミング制御部３６０５は、基準クロック信号ＣＬＫ１（３６２１）を元に、内部クロック信号ＣＬＫ２（３６２２）を生成する内部クロック生成部を備えており、クロック信号ＣＬＫ２を上記各種回路に供給する。

また、図１３には、画素部と、ＣＰＵ、その他の回路が同一基板に形成された表示装置、いわゆるシステムオンパネルを示す。基板３７００上に画素部３７０１、当該画素部３７０１が有する画素を選択する走査線駆動回路３７０２と、選択された画素にビデオ信号を供給する信号線駆動回路３７０３とが設けられている。走査線駆動回路３７０２、及び信号線駆動回路３７０３から引き回される配線によりＣＰＵ３７０４、その他の回路、例えばコントロール回路３７０５とが接続されている。なおコントロール回路にはインターフェースが含まれている。そして、基板の端部にＦＰＣ端子との接続部を設け、外部信号とのやりとりを行う。

その他の回路としては、コントロール回路３７０５の他、映像信号処理回路、電源回路、階調電源回路、ビデオＲＡＭ、メモリ（ＤＲＡＭ、ＳＲＡＭ、ＰＲＯＭ）等を設けることができる。またこれら回路は、ＩＣチップにより形成し、基板上に実装してもよい。さらに必ずしも走査線駆動回路３７０２、及び信号線駆動回路３７０３を同一基板に形成する必要はなく、例えば走査線駆動回路３７０２のみを同一基板に形成し、信号線駆動回路３７０３をＩＣチップにより形成し、実装してもよい。

なお、本実施の形態では、本発明に係る半導体装置をＣＰＵに適用する例を説明したが、本発明は特に限定されない。例えば、本発明に係る半導体装置は、有機発光素子、無機発光素子、又は液晶表示素子等を備えた表示装置の画素部及び駆動回路部等に適用することができる。また、その他、本発明を適用して、デジタルカメラ、カーオーディオなどの音響再生装置、ノート型パーソナルコンピュータ、ゲーム機器、携帯情報端末（携帯電話機、携帯型ゲーム機等）、家庭用ゲーム機などの記録媒体を備えた画像再生装置などを作製することも可能である。

本発明を適用した半導体装置は、サブスレッショルド値を小さくすることができ、且つ、オン電流の低下を抑えることができる。よって、動作特性が向上し、回路駆動の高速化、低電圧動作化及び低消費電力化を図ることができる。

また、上記実施の形態２に示すような金属シリサイド領域を有する構成のトランジスタを適用した場合、コンタクト抵抗（導電層及び半導体層の接触抵抗）を低減できるため、信号遅延等を防止できる。よって、より高速での回路駆動が可能となる。

（実施の形態５）
本実施の形態では、上記実施の形態で示した半導体装置の使用形態の一例について説明する。具体的には、非接触でデータの入出力が可能である半導体装置の適用例に関して、図面を用いて以下に説明する。非接触でデータの入出力が可能である半導体装置は利用の形態によって、ＲＦＩＤタグ、ＩＤタグ、ＩＣタグ、ＩＣチップ、ＲＦタグ、無線タグ、電子タグまたは無線チップとも呼ばれる。

本実施の形態で示す半導体装置の上面構造の一例について、図１４（Ａ）を参照して説明する。図１４に示す半導体装置２１８０は、メモリ部やロジック部を構成する複数の薄膜トランジスタ等の素子が設けられた薄膜集積回路２１３１と、アンテナとして機能する導電層２１３２を含んでいる。アンテナとして機能する導電層２１３２は、薄膜集積回路２１３１に電気的に接続されている。薄膜集積回路２１３１には、上記実施の形態１乃至３で示した本発明に係る薄膜トランジスタを適用することができる。

また、図１４（Ｂ）、（Ｃ）に図１４（Ａ）の断面の模式図を示す。アンテナとして機能する導電層２１３２は、メモリ部及びロジック部を構成する素子の上方に設ければよく、例えば、上記実施の形態で示した薄膜トランジスタで構成された薄膜集積回路２１３１上方に、絶縁層２１３０を介してアンテナとして機能する導電層２１３２を設けることができる（図１４（Ｂ）参照）。他にも、アンテナとして機能する導電層２１３２を基板２１３３に別に設けた後、当該基板２１３３及び薄膜集積回路２１３１を、導電層２１３２が間に位置するように貼り合わせて設けることができる（図１４（Ｃ）参照）。図１４（Ｃ）では、絶縁層２１３０上に設けられた導電層２１３６とアンテナとして機能する導電層２１３２とが、接着性を有する樹脂２１３５中に含まれる導電性粒子２１３４を介して電気的に接続されている例を示す。

なお、本実施の形態では、アンテナとして機能する導電層２１３２をコイル状に設け、電磁誘導方式または電磁結合方式を適用する例を示すが、本発明の半導体装置はこれに限られずマイクロ波方式を適用することも可能である。マイクロ波方式の場合は、用いる電磁波の波長によりアンテナとして機能する導電層２１３２の形状を適宜決めればよい。

例えば、半導体装置２１８０における信号の伝送方式として、マイクロ波方式（例えば、ＵＨＦ帯（８６０ＭＨｚ帯乃至９６０ＭＨｚ帯）、２．４５ＧＨｚ帯等）を適用する場合には、信号の伝送に用いる電磁波の波長を考慮してアンテナとして機能する導電層の長さ等の形状を適宜設定すればよい。例えば、アンテナとして機能する導電層を線状（例えば、ダイポールアンテナ（図１６（Ａ）参照）、平坦な形状（例えば、パッチアンテナ（図１６（Ｂ）参照）またはリボン型の形状（図１６（Ｃ）、（Ｄ）参照）等に形成することができる。また、アンテナとして機能する導電層２１３２の形状は直線状に限られず、電磁波の波長を考慮して曲線状や蛇行形状またはこれらを組み合わせた形状で設けてもよい。

アンテナとして機能する導電層２１３２は、ＣＶＤ法、スパッタ法、スクリーン印刷やグラビア印刷等の印刷法、液滴吐出法、ディスペンサ法、メッキ法等を用いて、導電性材料により形成する。導電性材料は、アルミニウム（Ａｌ）、チタン（Ｔｉ）、銀（Ａｇ）、銅（Ｃｕ）、金（Ａｕ）、白金（Ｐｔ）ニッケル（Ｎｉ）、パラジウム（Ｐｄ）、タンタル（Ｔａ）、モリブデン（Ｍｏ）等の金属元素、又は当該金属元素を含む合金材料若しくは化合物材料で、単層構造又は積層構造で形成する。

例えば、スクリーン印刷法を用いてアンテナとして機能する導電層２１３２を形成する場合には、粒径が数ｎｍから数十μｍの導電体粒子を有機樹脂に溶解または分散させた導電性のペーストを選択的に印刷することによって設けることができる。導電体粒子としては、銀（Ａｇ）、金（Ａｕ）、銅（Ｃｕ）、ニッケル（Ｎｉ）、白金（Ｐｔ）、パラジウム（Ｐｄ）、タンタル（Ｔａ）、モリブデン（Ｍｏ）およびチタン（Ｔｉ）等のいずれか一つ以上の金属粒子やハロゲン化銀の微粒子、または分散性ナノ粒子を用いることができる。また、導電性ペーストに含まれる有機樹脂は、金属粒子のバインダー、溶媒、分散剤および被覆材として機能する有機樹脂から選ばれた一つまたは複数を用いることができる。代表的には、エポキシ樹脂、シリコン樹脂等の有機樹脂が挙げられる。また、導電層の形成の際は、導電性のペーストを押し出した後に焼成することが好ましい。例えば、導電性のペーストの材料として、銀を主成分とする微粒子（例えば粒径１ｎｍ以上１００ｎｍ以下の微粒子）を用いる場合、１５０℃乃至３００℃の温度範囲で焼成することにより硬化させて導電層を形成することができる。また、はんだや鉛フリーのはんだを主成分とする微粒子を用いてもよく、この場合は粒径２０μｍ以下の微粒子を用いることが好ましい。はんだや鉛フリーはんだは、低コストであるといった利点を有している。

本発明を適用した半導体装置は低消費電力化が実現できる。よって、本実施の形態で示すような非接触でデータの入出力が可能で、且つ小型な半導体装置とした場合に有効である。また、非接触でデータの入出力を行う際の通信機器間の距離を伸ばすことができる。

次に、本実施の形態に係る半導体装置の動作例について説明する。

半導体装置２１８０は、非接触でデータを交信する機能を有し、高周波回路８１、電源回路８２、リセット回路８３、クロック発生回路８４、データ復調回路８５、データ変調回路８６、他の回路の制御を行う制御回路８７、記憶回路８８およびアンテナ８９を有している（図１７（Ａ）参照）。高周波回路８１はアンテナ８９より信号を受信して、データ変調回路８６より受信した信号をアンテナ８９から出力する回路である。電源回路８２は受信信号から電源電位を生成する回路である。リセット回路８３はリセット信号を生成する回路である。クロック発生回路８４はアンテナ８９から入力された受信信号を基に各種クロック信号を生成する回路である。データ復調回路８５は受信信号を復調して制御回路８７に出力する回路である。データ変調回路８６は制御回路８７から受信した信号を変調する回路である。また、制御回路８７としては、例えばコード抽出回路９１、コード判定回路９２、ＣＲＣ判定回路９３および出力ユニット回路９４が設けられている。なお、コード抽出回路９１は制御回路８７に送られてきた命令に含まれる複数のコードをそれぞれ抽出する回路であり、コード判定回路９２は抽出されたコードとリファレンスに相当するコードとを比較して命令の内容を判定する回路であり、ＣＲＣ判定回路９３は判定されたコードに基づいて送信エラー等の有無を検出する回路である。図１７（Ａ）では、制御回路８７の他に、アナログ回路である高周波回路８１、電源回路８２を含んでいる。

次に、上述した半導体装置の動作の一例について説明する。まず、アンテナ８９により無線信号が受信される。無線信号は高周波回路８１を介して電源回路８２に送られ、高電源電位（以下、ＶＤＤと記す）が生成される。ＶＤＤは半導体装置２１８０が有する各回路に供給される。また、高周波回路８１を介してデータ復調回路８５に送られた信号は復調される（以下、復調信号という）。さらに、高周波回路８１を介してリセット回路８３およびクロック発生回路８４を通った信号及び復調信号は制御回路８７に送られる。制御回路８７に送られた信号は、コード抽出回路９１、コード判定回路９２およびＣＲＣ判定回路９３等によって解析される。そして、解析された信号にしたがって、記憶回路８８内に記憶されている半導体装置の情報が出力される。出力された半導体装置の情報は出力ユニット回路９４を通って符号化される。さらに、符号化された半導体装置２１８０の情報はデータ変調回路８６を通って、アンテナ８９により無線信号に載せて送信される。なお、半導体装置２１８０を構成する複数の回路においては、低電源電位（以下、ＶＳＳという）は共通であり、ＶＳＳはＧＮＤとすることができる。

このように、通信手段（例えばリーダ／ライタ、又はリーダ或いはライタいずれかの機能を有する手段）から半導体装置２１８０に信号を送り、当該半導体装置２１８０から送られてきた信号をリーダ／ライタで受信することによって、半導体装置のデータを読み取ることが可能となる。

また、半導体装置２１８０は、各回路への電源電圧の供給を電源（バッテリー）を搭載せず電磁波により行うタイプとしてもよいし、電源（バッテリー）を搭載して電磁波と電源（バッテリー）により各回路に電源電圧を供給するタイプとしてもよい。

次に、非接触でデータの入出力が可能な半導体装置の使用形態の一例について説明する。表示部３２１０を含む携帯端末の側面には、通信手段３２００が設けられ、品物３２２０の側面には半導体装置３２３０が設けられる（図１７（Ｂ）参照）。なお、通信手段３２００は、例えばリーダ／ライタのように信号を読み取る機能及び信号を送信する機能を備えるもの、又は信号を読み取る機能或いは信号を送信するいずれかの機能のみを備えるものである。品物３２２０が含む半導体装置３２３０に通信手段３２００をかざすと、表示部３２１０に品物の原材料や原産地、生産工程ごとの検査結果や流通過程の履歴等、更に商品の説明等の商品に関する情報が表示される。また、商品３２６０をベルトコンベアにより搬送する際に通信手段３２４０と、商品３２６０に設けられた半導体装置３２５０を用いて、該商品３２６０の検品を行うことができる（図１７（Ｃ）参照）。半導体装置３２３０、半導体装置３２５０としては、上述した半導体装置２１８０を適用することができる。このように、システムに本発明に係る半導体装置を活用することで、情報の取得を簡単に行うことができ、高機能化と高付加価値化を実現する。また、本発明に係る半導体装置は低消費電力化を実現できるため、品物に設ける半導体装置を小型化することが可能である。また、非接触でデータの入出力を行う際の通信機器間の距離を伸ばすことができる。

なお、上述した以外にも本発明に係る半導体装置の用途は広範にわたり、非接触で対象物の履歴等の情報を明確にし、生産・管理等に役立てる商品であればどのようなものにも適用することができる。例えば、紙幣、硬貨、有価証券類、証書類、無記名債券類、包装用容器類、書籍類、記録媒体、身の回り品、乗物類、食品類、衣類、保健用品類、生活用品類、薬品類及び電子機器等に設けて使用することができる。これらの例に関して図１５を用いて説明する。

紙幣、硬貨とは、市場に流通する金銭であり、特定の地域で貨幣と同じように通用するもの（金券）、記念コイン等を含む。有価証券類とは、小切手、証券、約束手形等を指す（図１５（Ａ）参照）。証書類とは、運転免許証、住民票等を指す（図１５（Ｂ）参照）。無記名債券類とは、切手、おこめ券、各種ギフト券等を指す（図１５（Ｃ）参照）。包装用容器類とは、お弁当等の包装紙、ペットボトル等を指す（図１５（Ｄ）参照）。書籍類とは、書物、本等を指す（図１５（Ｅ）参照）。記録媒体とは、ＤＶＤソフト、ビデオテープ等を指す（図１５（Ｆ）参照）。乗物類とは、自転車等の車両、船舶等を指す（図１５（Ｇ）参照）。身の回り品とは、鞄、眼鏡等を指す（図１５（Ｈ）参照）。食品類とは、食料品、飲料等を指す。衣類とは、衣服、履物等を指す。保健用品類とは、医療器具、健康器具等を指す。生活用品類とは、家具、照明器具等を指す。薬品類とは、医薬品、農薬等を指す。電子機器とは、液晶表示装置、ＥＬ表示装置、テレビジョン装置（テレビ受像機、薄型テレビ受像機）、携帯電話機等を指す。

紙幣、硬貨、有価証券類、証書類、無記名債券類等に半導体装置２１８０を設けることにより、偽造を防止することができる。また、包装用容器類、書籍類、記録媒体等、身の回り品、食品類、生活用品類、電子機器等に半導体装置２１８０を設けることにより、検品システムやレンタル店のシステムなどの効率化を図ることができる。乗物類、保健用品類、薬品類等に半導体装置２１８０を設けることにより、偽造や盗難を防止することができる。また、薬品類ならば、薬の服用の間違いを防止することができる。半導体装置２１８０の設け方としては、物品の表面に貼る、或いは物品に埋め込んで設ける。例えば、本の場合は紙に埋め込めばよく、有機樹脂からなるパッケージであれば有機樹脂に埋め込めばよい。

このように、包装用容器類、記録媒体、身の回り品、食品類、衣類、生活用品類、電子機器等に半導体装置を設けることにより、検品システムやレンタル店のシステムなどの効率化を図ることができる。また乗物類に半導体装置を設けることにより、偽造や盗難を防止することができる。また、動物等の生き物に埋め込むことによって、個々の生き物の識別を容易に行うことができる。例えば、家畜等の生き物にセンサーを備えた半導体装置を埋め込む又は取り付けることによって、生まれた年や性別または種類等はもちろん現在の体温等の健康状態を容易に管理することが可能となる。

なお、本実施の形態は、上記実施の形態と自由に組み合わせて行うことができる。

本発明に係る半導体装置の主要な構成の例を示す図。本発明に係る半導体装置の作製方法の例を示す図。本発明に係る半導体装置の作製方法の例を示す図。本発明に係る半導体装置の作製方法の例を示す図。本発明に係る半導体装置の作製方法の例を示す図。本発明に係る半導体装置の主要な構成の例を示す図。本発明に係る半導体装置の作製方法の例を示す図。本発明に係る半導体装置の作製方法の例を示す図。本発明に係る半導体装置の主要な構成の例を示す図。本発明に係る半導体装置の作製方法の例を示す図。本発明に係る半導体装置の作製方法の例を示す図。プラズマ処理装置の構成の例を示す図。本発明に係る半導体装置の一例を示す斜視図。本発明に係る半導体装置の一例を示す上面図及び断面図。本発明に係る半導体装置の使用形態の例を示す図。本発明に係る半導体装置に適用できるアンテナを説明する図。本発明に係る半導体装置の一例を示すブロック図及び使用形態の例を示す図。本発明に係る半導体装置の一例を示すブロック図。本発明に係る半導体装置の作製方法の例を示す図。本発明に係る半導体装置の作製方法の例を示す図。本発明に係る半導体装置の作製方法の例を示す図。本発明に係る半導体装置の作製方法の例を示す図。

符号の説明

８１高周波回路
８２電源回路
８３リセット回路
８４クロック発生回路
８５データ復調回路
８６データ変調回路
８７制御回路
８８記憶回路
８９アンテナ
９１コード抽出回路
９２コード判定回路
９３ＣＲＣ判定回路
９４出力ユニット回路
１００基板
１０２絶縁層
１０４絶縁層
１０６半導体層
１０７薄膜領域
１０８チャネル形成領域
１１０絶縁層
１１２絶縁層
１１３導電層
１１４導電層
１１６絶縁層
１２０不純物領域
１３０半導体層
１４０薄膜トランジスタ
６００基板
６０２絶縁層
６０４絶縁層
６０７薄膜領域
６０８チャネル形成領域
６１０絶縁層
６１２絶縁層
６１３導電層
６１４導電層
６１６絶縁層
６１８絶縁層
６２０不純物領域
６２２金属シリサイド領域
６３０半導体層
６４０薄膜トランジスタ
９００基板
９０２絶縁層
９０４絶縁層
９０７薄膜領域
９０８チャネル形成領域
９１０絶縁層
９１２絶縁層
９１３導電層
９１４導電層
９１６絶縁層
９１８絶縁層
９１９低濃度不純物領域
９２０高濃度不純物領域
９３０半導体層
９４０薄膜トランジスタ
１０１０被処理体
１０８０プラズマ処理装置
１０８２誘電体板
１０８４ガス供給部
１０９０温度制御部
１０９２高周波供給部
１０９４プラズマ
１０９８アンテナ
１２１０被処理体
１２８０プラズマ処理装置
１２８２誘電体板
１２８４ガス供給部
１２８６排気口
１２８８支持台
１２９０温度制御部
１２９２高周波供給部
１２９８アンテナ
２１３０絶縁層
２１３１薄膜集積回路
２１３２導電層
２１３３基板
２１３４導電性粒子
２１３５樹脂
２１３６導電層
２１８０半導体装置
３２００通信手段
３２１０表示部
３２２０品物
３２３０半導体装置
３２４０通信手段
３２５０半導体装置
３２６０商品
３６００基板
３６０１演算回路
３６０２演算回路用制御回路部
３６０３命令解析部
３６０４制御部
３６０５タイミング制御部
３６０６レジスタ
３６０７レジスタ制御部
３６０８バスインターフェース
３６０９ＲＯＭ
３６２０ＲＯＭインターフェース
３６６０ＣＰＵ
３７００基板
３７０１画素部
３７０２走査線駆動回路
３７０３信号線駆動回路
３７０４ＣＰＵ
３７０５コントロール回路

Claims

島状の半導体層を形成し、
前記半導体層上に第１の絶縁層を形成し、
前記第１の絶縁層を選択的にエッチングして前記半導体層を局所的に露出させ、
前記露出させた領域の前記半導体層の表面をエッチングすることにより、前記半導体層を局所的に薄膜化し、
前記半導体層の薄膜化した領域及び残存する前記第１の絶縁層上に第２の絶縁層を形成し、
前記第２の絶縁層上に導電層を形成し、
前記導電層上に塗布法を用いて第３の絶縁層を形成し、
前記第１の絶縁層上に形成された前記第２の絶縁層、又は前記第１の絶縁層が露出するまで、前記第３の絶縁層及び前記導電層を略同じエッチング速度でエッチングすることによって、前記半導体層の薄膜化した領域に前記導電層を残存させてゲート電極を形成し、
前記ゲート電極をマスクとして、前記第２の絶縁層及び前記第１の絶縁層、又は前記第１の絶縁層をエッチングすることにより、前記ゲート電極と重ならない領域の前記半導体層を露出させ、
前記ゲート電極をマスクとして前記半導体層に不純物元素を添加し、自己整合的に一対の不純物領域と、前記一対の不純物領域の間にチャネル形成領域を形成することを特徴とする半導体装置の作製方法。
島状の半導体層を形成し、
前記半導体層上に第１の絶縁層を形成し、
前記第１の絶縁層を選択的にエッチングして前記半導体層を局所的に露出させ、
前記露出させた領域の前記半導体層の表面をエッチングすることにより、前記半導体層を局所的に薄膜化し、
前記半導体層の薄膜化した領域及び残存する前記第１の絶縁層上に第２の絶縁層を形成し、
前記第２の絶縁層上に導電層を形成し、
前記導電層上に塗布法を用いて第３の絶縁層を形成し、
前記第１の絶縁層上に形成された前記第２の絶縁層、又は前記第１の絶縁層が露出するまで、前記第３の絶縁層及び前記導電層を略同じエッチング速度でエッチングすることによって、前記半導体層の薄膜化した領域に前記導電層を残存させてゲート電極を形成し、
前記ゲート電極をマスクとして、前記第２の絶縁層及び前記第１の絶縁層、又は前記第１の絶縁層をエッチングすることにより、前記ゲート電極と重ならない領域の前記半導体層を露出させ、
前記ゲート電極をマスクとして前記半導体層に不純物元素を添加し、自己整合的に一対の不純物領域と、前記一対の不純物領域の間にチャネル形成領域を形成し、
前記半導体層及び前記ゲート電極を覆って第４の絶縁層を形成し、
前記第４の絶縁層を異方性エッチングすることによって、前記ゲート電極の側壁にサイドウォール絶縁層を形成して、前記半導体層に形成された不純物領域の一部を露出させ、
前記露出させた不純物領域上に金属層を形成し、
熱処理を行うことにより、前記不純物領域にシリサイド領域を形成することを特徴とする半導体装置の作製方法。
請求項２において、
金属層は、ニッケル、チタン、コバルト、又は白金から選ばれる金属元素、又は当該金属元素を含む合金材料を用いて形成することを特徴とする半導体装置の作製方法。
請求項１乃至請求項３のいずれか一において、
前記第３の絶縁層は、スピンコート法、スキャニング法又はインクジェット法から選ばれる塗布法を用いて形成することを特徴とする半導体装置の作製方法。
請求項１乃至請求項４のいずれか一において、
前記チャネル形成領域は、膜厚５ｎｍ以上５０ｎｍ以下の範囲で形成されることを特徴とする半導体装置の作製方法。