JP2004140274A - 半導体装置及びその製造方法 - Google Patents
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Abstract
【課題】絶縁層上に形成されたＭＯＳトランジスタ（ＭＯＳＦＥＴ）を含んで成る集積度の高い半導体装置を製造する際、層間絶縁膜にコンタクトホールを形成するときにエッチングが半導体層で止まらず、絶縁層を突き抜けることを防止する。
【解決手段】層間絶縁膜８のエッチング速度よりも遅いエッチング速度を有するエッチングストッパー膜１２をＭＯＳＦＥＴ素子を構成するシリコン活性層３の側面を囲むように層間絶縁膜内８に埋め込む。
【選択図】 図１
【解決手段】層間絶縁膜８のエッチング速度よりも遅いエッチング速度を有するエッチングストッパー膜１２をＭＯＳＦＥＴ素子を構成するシリコン活性層３の側面を囲むように層間絶縁膜内８に埋め込む。
【選択図】 図１
Description
【０００１】
【発明の属する技術分野】
この発明は、絶縁層上に形成された半導体層（拡散層とチャネル領域）を含んで成る半導体装置及びその製造方法に関するものである。
【０００２】
一般に、ＭＯＳＦＥＴに要求される特性としては、高速化と低消費電力化があげられる。このような要求に対処するため、Ｓｉ基板の表面に形成された絶縁層（ＳｉＯ２層）と該絶縁層上に形成されたシリコン層とを含むＳＯＩ（Ｓｉｌｉｃｏｎ−Ｏｎ−Ｉｎｓｕｌａｔｏｒ）基板上にＭＯＳＦＥＴを作製することが近年行われている。
【０００３】
ＳＯＩ基板上にＭＯＳＦＥＴを作成すると接合容量が低減するので高速化が図られるとともに、オフリークや駆動電圧も減少できるため、通常のＳｉ基板上にＭＯＳＦＥＴを作製した場合に比べより、低消費電力で高速な半導体装置を得ることができる。また、ＳＯＩ基板上のシリコン層を薄膜化するとＭＯＳＦＥＴの性能が更に向上することが知られている。これは、シリコン層の薄膜化により短チャネル効果が抑制されるとともに、シリコン活性層が完全に空乏化してＭＯＳＦＥＴのサブスレッショルド特性が向上するからである。
【０００４】
しかし、ＭＯＳＦＥＴの性能向上のためシリコン活性層を極薄化した場合、層間絶縁膜にコンタクトホールを形成する際、エッチングがシリコン活性層で止まらず、絶縁層を突き抜け、その結果、その後の電極形成時においてシリコン活性層と支持基板とが導通してしまうことがある。
【０００５】
これは、シリコン活性層はコンタクトエッチング時のエッチングストップ材としての役割も果たしているのであるが、ＭＯＳＦＥＴの性能向上のためシリコン活性層を極薄化した場合には、エッチング剤によってシリコン活性層の一部がその底部まで完全に削られて無くなることがあるからである。
【０００６】
この問題に対処するために、エッチングストッパー膜を各ＭＯＳＦＥＴ素子の上方に設ける構成（特許文献１）、あるいはエッチングストッパー膜を絶縁層の全面に形成する構成（特許文献２）が提案されている。
【０００７】
【特許文献１】
特開平７−７４１２６号公報（第５図）
【特許文献２】
特開２０００−１３３７０９号公報（第１８図）
【０００８】
【発明が解決しようとする課題】
しかしながら、特許文献１に記載のエッチングストッパー膜を基板の一部に形成する構成では、コンタクトホトリソ工程での合わせずれが生じた場合、コンタクトホールが絶縁層を突き抜け、支持基板に開口する可能性があるので、ＭＯＳＦＥＴ素子の設計レイアウトに十分な余裕をとることのできない集積度の高い半導体装置には適用が困難である。
【０００９】
また、特許文献２に記載のエッチングストッパー膜を基板全面に形成する構成では、ＭＯＳＦＥＴの特性が著しく劣化する。これは、よく知られているようにＳｉ３Ｎ４膜等のＳｉＯ２膜以外の絶縁膜はＳｉに対して多くの界面準位を形成するので、ＭＯＳＦＥＴのチャネル領域の上にもエッチングストッパー膜が形成される構成ではチャネル領域に多くの界面準位が形成されてしまうからである。
【００１０】
本発明は上記の問題に鑑みなされたものであり、その目的は、支持基板上の絶縁層上に形成されたＭＯＳトランジスタ（ＭＯＳＦＥＴ）を含んで成る集積度の高い半導体装置を製造する際、層間絶縁膜にコンタクトホールを形成するときにエッチングが活性シリコン等の半導体層で止まらず、絶縁層を突き抜け、その結果、その後の電極形成時において半導体層と支持基板とが導通することを、ＭＯＳＦＥＴの特性を劣化させることなく防止することである。
【００１１】
【課題を解決するための手段】
上記目的を達成すべく本発明によれば、絶縁層上に形成され、チャネル領域を有する半導体層と、前記半導体層内に形成され、前記チャネル領域に隣接して配置された拡散層と、前記拡散層の側面及び下部に隣接して形成されたエッチングストッパー膜とを有し、前記チャネル領域下には前記絶縁層が隣接して配置されていることを特徴とする半導体装置が提供される。
【００１２】
また、上記目的を達成すべく本発明によれば、絶縁層上にチャネル領域を有する半導体層を形成する工程と、前記半導体層内に前記チャネル領域に隣接して配置された拡散層を形成する工程と、前記拡散層下部の絶縁層を前記半導体層をマスクとしてエッチングする工程と、前記拡散層の側面及び下部にエッチングストッパー膜を隣接して形成する工程と、形成した前記エッチングストッパー膜をエッチングしてサイドウォールを形成する工程とを具備することを特徴とする半導体装置の製造方法が提供される。
【００１３】
【発明の実施の形態】
以下、本発明をその実施の形態を示す図面に基づいて具体的に説明する。
【００１４】
図１を参照して本発明の第１の実施形態に係る半導体装置を説明する。本実施形態は、図１（ｇ）に示す様に、基板１の表面に形成された絶縁層２上に形成された半導体層（拡散層とチャネル領域）３の側面と、該半導体層３の底面の中のＭＯＳＦＥＴのチャネル領域の下（即ちゲート電極５の直下）を除いた部分とを囲むようにシリコン窒化膜（Ｓｉ３Ｎ４膜）等のエッチングストッパー膜１２を形成することを特徴とするものである。この半導体装置の製造方法を以下に説明する。
【００１５】
まず、ホトリソ・エッチング技術により例えば膜厚が１０〜２００ｎｍの絶縁層２が形成されたＳｉ支持基板１上に、例えば膜厚が５〜５０ｎｍのシリコン活性層等の半導体層３を形成する（図１（ａ））。その後、熱酸化処理により例えば膜厚が０．５〜１０ｎｍのゲート酸化膜またはゲート窒化膜４を形成し、続いてＣＶＤ法により例えばポリシリコンを堆積させ、ホトリソ・エッチング技術によりこれを加工して膜厚が例えば１０〜２００ｎｍのゲート電極５を形成する（図１（ｂ））。次に、ＣＶＤ法により例えばシリコン窒化膜（Ｓｉ３Ｎ４膜）を堆積させて、エッチング技術によるエッチバックにより例えば１〜１００ｎｍのサイドウォール６を形成し、続いて、イオン注入技術により例えば不純物としてリンイオン注入し、半導体層内にソース−ドレイン拡散層領域７を形成する（図１（ｃ））。
【００１６】
次に、例えば膜厚が１０〜２００ｎｍの絶縁層２を例えば０．１〜５０％のＨＦ（フッ化水素）溶液により、ウェットエッチングする（図１（ｄ））。続いて、ＣＶＤ法により例えば５〜１００ｎｍのシリコン窒化層１１を堆積する（図１（ｅ））。その後、エッチング技術により、シリコン窒化層１１をエッチバックして半導体層３の側面と底面の一部とを埋めるシリコン窒化膜等のエッチングストッパー膜１２を形成する（図１（ｆ））。
【００１７】
その後、層間絶縁膜８を形成し、ホトリソ−エッチング技術により、コンタクトホールを開口し、例えばタングステンをコンタクトホールに埋め込んでコンタクト電極９を形成し、更に、例えばアルミニウムを堆積し、これをホトリソ−エッチング技術により加工して配線１０を形成する。これにより、絶縁層上の半導体層の側面及び底面の一部に埋め込まれたエッチングストッパー膜１２を持つＭＯＳＦＥＴを含む半導体装置が完成する（図１（ｇ））。
【００１８】
本実施形態では、絶縁層上の半導体層３の側面にエッチングストッパー膜１２が形成されるため、コンタクト形成時にホトリソ合わせずれが生じた場合においても、コンタクトホールが絶縁層２まで伸びることはない。即ち、半導体層３の側面に形成されたエッチングストッパー膜１２の幅分だけ、合わせ余裕が増加することになる。また、半導体層３の底面（但し、ＭＯＳＦＥＴのチャネル領域の下、即ち、ゲート電極５の直下を除く）にもエッチングストッパー膜が埋め込まれるので、ある確率で半導体層に生じるピンホールの様な局所的に薄い箇所がコンタクトホールの直下に存在する場合に、図２に示すようにエッチング時にコンタクトホールが絶縁層２を突き抜けてしまうことを防止できる。その結果、ＭＯＳＦＥＴ半導体装置の歩留まりが向上する。
【００１９】
さらに、本実施形態によれば、半導体層のＭＯＳＦＥＴのチャネル領域の下（ゲート電極直下）には、エッチングストッパー膜は存在しないので、ＭＯＳＦＥＴの特性が劣化することはない。
【００２０】
尚、本実施形態の半導体装置を製造する際、サイドウォール６とエッチングストッパー膜１２とを同時に形成するようにしてもよく、この場合、従来の工程から新たに必要となる工程は絶縁層２のＨＦ溶液によるウェットエッチングのみであるので、大幅な工程変更を伴わずに上記構成の半導体装置を製造することができる。
【００２１】
次に、図３を参照して本発明の第２の実施形態に係る半導体装置を説明する。本実施形態の半導体装置を製造するに際は、先ず、従来公知の工程により、第１の実施形態と同様の構造を有するＭＯＳＦＥＴを作成した後、例えばアルゴンイオン（Ａｒ＋）を、例えば加速電圧１Ｋ〜１ＭｅＶ、ドーズ量１Ｅ１２ｃｍ−２〜１Ｅ１６ｃｍ−２の条件でイオン注入する（図３（ａ））。
【００２２】
続いて、第１の実施形態と同様にして、例えば１０〜２００ｎｍの膜厚の絶縁層２を例えば０．１〜５０％のＨＦ（フッ化水素）溶液により、ウェットエッチングする（図３（ｂ））。その後の工程は第１の実施形態の場合と同様である。
【００２３】
本実施形態では、ゲート電極５及び半導体層３はアルゴンイオン注入時のマスクとして働くが、特に、ゲート電極５は膜厚も厚いため、イオン注入時のマスクとしての効果が大きい。その結果、ゲート電極５直下の絶縁層へのアルゴン不純物の導入量は少なくなる。一般に、イオン注入技術により酸化膜中に不純物が導入されると酸化膜中に誘起される欠陥や不純物の作用により、ウェットエッチング時のエッチング速度が増大することが知られている。
【００２４】
本実施形態では、アルゴンイオン注入時の加速電圧の最適化により、ゲート電極５直下の部分を除き、絶縁層２内に、半導体層３との界面付近の部分でアルゴンイオンを注入することができる。また、このとき、絶縁層層の半導体層３直下以外の領域には、膜中の深い位置にアルゴンイオンが注入される。その結果、以下に説明するように絶縁層２の半導体層３直下以外の領域が過度にエッチングされることを防止できる。
【００２５】
即ち、ＭＯＳＦＥＴを上方から見た図３（ｃ）の平面図から明らかなように、基板にはゲート電極が絶縁層上に直接形成される領域がある。半導体層３の下方の部分をより多くエッチングするためエッチング時間を長くした場合、ゲート電極が絶縁層に直接形成された領域では、絶縁層がエッチングにより完全に除去されてしまう可能性がある。絶縁層が完全に除去されてしまうとゲート電極を支えるものがなくなるので、半導体層と隣の半導体層との距離が長い場合、最悪、ゲート電極が支持基板に接触して短絡する可能性がある。
【００２６】
そのため、第１の実施形態では、半導体層の下の絶縁層のエッチング量には制限があるが、本第２の実施形態では、絶縁層のエッチング速度は、半導体層直下のアルゴンイオンの注入された部分で速くなっているので、第１の実施形態に比べ、半導体層の下にある絶縁層をより多くエッチングすることが可能となる。これにより、その後に形成されるエッチングストッパー膜は拡散層の下部にも埋め込まれ、より大きくなるので、コンタクト電極形成時、コンタクトホールが絶縁層を突き抜ける可能性は更に減少する。
【００２７】
次に、図４を参照して本発明の第３の実施形態に係る半導体装置を説明する。本実施形態の半導体装置は、その構成を図４（ａ）の平面図に示すように、絶縁層上のゲート電極の長さが、半導体層上のゲート電極の長さよりも長いことを特徴とする。本実施形態の半導体装置を製造するには、先ず第１の実施形態の場合と同様の工程により、図４（ａ）の平面レイアウトを持つＭＯＳＦＥＴを作製する。このとき、ゲート電極直下の部分を除き、絶縁層を完全にＨＦ溶液によりウェットエッチングすると、図４（ａ）のＡ−Ａ’断面構造が図４（ｂ）に示すようなものとなるＭＯＳＦＥＴができる。これに、第１の実施形態の場合と同様、ＣＶＤ法により例えばシリコン窒化層を形成し、エッチバックすることによりエッチングストッパー膜１２を形成する（図４（ｃ））。更に従来公知の方法により、コンタクト電極と配線を形成すれば、エッチングストッパー膜１２が半導体層の側面と拡散層の下部とに埋め込まれたＭＯＳＦＥＴが完成する（図４（ｄ））。
【００２８】
図４（ｅ）に、例えばシリコン窒化層を堆積する前の上記ＭＯＳＦＥＴの図４（ａ）のＢ−Ｂ’断面の構造を示す。本実施形態では、Ｂ−Ｂ’断面におけるゲート電極の長さ、即ち、絶縁層上のゲート電極の長さを、図４（ｂ）に示したＡ−Ａ’断面におけるゲート電極の長さ、即ち、半導体層上のゲート電極の長さより長くしている。これにより、半導体層下の絶縁層をゲート電極直下の部分を除き、完全にＨＦ溶液によりエッチングする場合においても、絶縁層上に直接形成されたゲート電極下の絶縁層が完全に除去されてしまうことを避けることが可能であり、それによりゲート電極が支持基板に接触することを防止できる。
【００２９】
次に、図５を参照して本発明の第４の実施形態に係る半導体装置を説明する。本実施形態の特徴は、第１〜３の実施形態において、ＨＦ溶液による絶縁層のウェットエッチング後、シリコン活性層の下にＣＶＤ法により、例えばシリコン窒化膜をエッチングストッパー膜として埋め込む際に、堆積後のシリコン窒化膜の熱収縮率がＳｉ及びＳｉＯ２よりも大きくなる条件下で堆積させることにある。ＣＶＤ法によるシリコン窒化膜の形成条件としては、成膜温度は例えば６００〜８００℃、圧力０．１〜１Ｔｏｒｒであるが、成膜温度および圧力を低くするとシリコン窒化膜はより大きな熱収縮率を持つために、成膜温度および圧力は低い方が好ましい。
【００３０】
本実施形態によれば、半導体層の下にＣＶＤ法により埋め込まれたエッチングストッパー膜の熱収縮率は大きく、室温付近の温度に戻った際のエッチングストッパー膜の収縮量は、半導体層３や絶縁層２より多い。従って本実施形態では、薄い半導体層はゲート直下の絶縁層を支点として下方に曲げられ、該半導体層内に引っ張り応力が発生して歪むことになる。よく知られているように、半導体層に引っ張り応力が発生すると、Ｎ型ＭＯＳＦＥＴのキャリアの移動度が増大するので、本実施形態によればＮＭＯＳＦＥＴの性能を向上させることができる。
【００３１】
以上、本発明の第１〜第４の実施形態を説明したが、本発明はそれらに限定されるものではない。例えば、第１の実施形態では、素子分離はＬＯＣＯＳ法によらないが、ＬＯＣＯＳ法により素子分離を行ってもよい。また、ゲート絶縁膜は、酸化膜でも窒化膜のいずれであってもよい。但し、ＨＦ溶液での耐性を考えた場合、窒化膜の方が好ましい。ゲート絶縁膜には、シリコン系の膜に限らず、例えば、ＺｒＯ２、ＨｆＯ２、Ａｔ２Ｏ３等の金属酸化膜を用いることも可能である。また、第１の実施形態では、サイドウォール形成後にＨＦ溶液による絶縁層の除去を行ったが、サイドウォール形成前でも可能である。この場合、半導体層下のエッチングストッパー膜とサイドウォールとを同時に形成できるので、工程が簡略化される。更に、半導体層下のエッチングストッパー膜はシリコン窒化膜に限らず、コンタクトホールエッチングにおけるエッチング速度が層間絶縁膜のエッチング速度よりも遅いものであれば他の絶縁材料を用いることができる。例えばＳｉを用いてもよく、この場合、拡散層の抵抗を低減できる。
【００３２】
第２の実施形態では、アルゴンイオンを注入したが、必ずしもアルゴンイオンに限定されるものではなく、他の元素のイオンを注入するようにしてもよい。
【００３３】
第３の実施形態では、半導体層下の絶縁層を、ゲート電極直下の部分を除き完全にＨＦ溶液によりウェットエッチングしたが、一部分だけウェットエッチングするようにしてもよい。また、第２の実施形態と第３の実施形態とを組み合わせてもよい。
【００３４】
第４の実施形態では、エッチングストッパー膜を熱収縮率が半導体層及び絶縁層のそれよりも大きくなる条件下で堆積させたが、半導体層または絶縁層の熱収縮率よりもエッチングストッパー膜の熱収縮率が小さくなる条件下で堆積させてもよい。ただし、この場合、Ｎ型ではなく、Ｐ型のＭＯＳＦＥＴの駆動能力が向上する。また、Ｎ型ＭＯＳＦＥＴ領域とＰ型ＭＯＳＦＥＴ領域とでエッチングストッパー膜の熱収縮率を変えて堆積させることも可能である。
【００３５】
また、第１〜４の実施形態では、ＨＦ溶液によるウェットエッチング技術により埋め込み酸化層を除去したが、必ずしもウェットエッチング法に限られるものではなく、ドライエッチング法を用いることも可能である。この場合、等方的にエッチングされる条件がより好ましい。さらに、ソース−ドレイン活性領域の形成はコンタクトホール形成前であればよく、特定の順序に限定されるものではない。
【００３６】
【発明の効果】
請求項１〜３、５及び６に記載の発明によれば、ＳＯＩ基板上に形成されたＭＯＳトランジスタ（ＭＯＳＦＥＴ）を含んで成る集積度の高い半導体装置を製造する際、層間絶縁膜にコンタクトホールを形成するときにエッチングが半導体層で止まらず、絶縁層を突き抜け、その結果、その後の電極形成時において半導体層と支持基板とが導通することを、ＭＯＳＦＥＴの特性を劣化させることなく防止することが可能になる。
【００３７】
請求項４に記載の発明は、請求項１〜３、５及び６に記載の発明の効果に加え、ＭＯＳＦＥＴの駆動能力が向上するという効果を有する。
【図面の簡単な説明】
【図１】本発明の第１の実施形態に係る半導体装置の構成及び製造方法を示す図である。
【図２】コンタクトホトリソ工程での合わせずれが生じた場合にコンタクトホールが絶縁層を突き抜けることを説明する図である。
【図３】本発明の第２の実施形態に係る半導体装置の構成及び製造方法を示す図である。
【図４】本発明の第３の実施形態に係る半導体装置の構成及び製造方法を示す図である。
【図５】本発明の第４の実施形態に係る半導体装置の構成を示す図である。
【符号の説明】
１ 支持基板、 ２ 絶縁層、 ３ 半導体層、 ４ ゲート酸化膜、 ５ ゲート電極、 ６ サイドウォール、 ７ ソース・ドレイン拡散領域、 ８ 層間絶縁膜、 ９ コンタクト電極、 １０ 配線、 １１ シリコン窒化層、１２ エッチングストッパー膜。
【発明の属する技術分野】
この発明は、絶縁層上に形成された半導体層（拡散層とチャネル領域）を含んで成る半導体装置及びその製造方法に関するものである。
【０００２】
一般に、ＭＯＳＦＥＴに要求される特性としては、高速化と低消費電力化があげられる。このような要求に対処するため、Ｓｉ基板の表面に形成された絶縁層（ＳｉＯ２層）と該絶縁層上に形成されたシリコン層とを含むＳＯＩ（Ｓｉｌｉｃｏｎ−Ｏｎ−Ｉｎｓｕｌａｔｏｒ）基板上にＭＯＳＦＥＴを作製することが近年行われている。
【０００３】
ＳＯＩ基板上にＭＯＳＦＥＴを作成すると接合容量が低減するので高速化が図られるとともに、オフリークや駆動電圧も減少できるため、通常のＳｉ基板上にＭＯＳＦＥＴを作製した場合に比べより、低消費電力で高速な半導体装置を得ることができる。また、ＳＯＩ基板上のシリコン層を薄膜化するとＭＯＳＦＥＴの性能が更に向上することが知られている。これは、シリコン層の薄膜化により短チャネル効果が抑制されるとともに、シリコン活性層が完全に空乏化してＭＯＳＦＥＴのサブスレッショルド特性が向上するからである。
【０００４】
しかし、ＭＯＳＦＥＴの性能向上のためシリコン活性層を極薄化した場合、層間絶縁膜にコンタクトホールを形成する際、エッチングがシリコン活性層で止まらず、絶縁層を突き抜け、その結果、その後の電極形成時においてシリコン活性層と支持基板とが導通してしまうことがある。
【０００５】
これは、シリコン活性層はコンタクトエッチング時のエッチングストップ材としての役割も果たしているのであるが、ＭＯＳＦＥＴの性能向上のためシリコン活性層を極薄化した場合には、エッチング剤によってシリコン活性層の一部がその底部まで完全に削られて無くなることがあるからである。
【０００６】
この問題に対処するために、エッチングストッパー膜を各ＭＯＳＦＥＴ素子の上方に設ける構成（特許文献１）、あるいはエッチングストッパー膜を絶縁層の全面に形成する構成（特許文献２）が提案されている。
【０００７】
【特許文献１】
特開平７−７４１２６号公報（第５図）
【特許文献２】
特開２０００−１３３７０９号公報（第１８図）
【０００８】
【発明が解決しようとする課題】
しかしながら、特許文献１に記載のエッチングストッパー膜を基板の一部に形成する構成では、コンタクトホトリソ工程での合わせずれが生じた場合、コンタクトホールが絶縁層を突き抜け、支持基板に開口する可能性があるので、ＭＯＳＦＥＴ素子の設計レイアウトに十分な余裕をとることのできない集積度の高い半導体装置には適用が困難である。
【０００９】
また、特許文献２に記載のエッチングストッパー膜を基板全面に形成する構成では、ＭＯＳＦＥＴの特性が著しく劣化する。これは、よく知られているようにＳｉ３Ｎ４膜等のＳｉＯ２膜以外の絶縁膜はＳｉに対して多くの界面準位を形成するので、ＭＯＳＦＥＴのチャネル領域の上にもエッチングストッパー膜が形成される構成ではチャネル領域に多くの界面準位が形成されてしまうからである。
【００１０】
本発明は上記の問題に鑑みなされたものであり、その目的は、支持基板上の絶縁層上に形成されたＭＯＳトランジスタ（ＭＯＳＦＥＴ）を含んで成る集積度の高い半導体装置を製造する際、層間絶縁膜にコンタクトホールを形成するときにエッチングが活性シリコン等の半導体層で止まらず、絶縁層を突き抜け、その結果、その後の電極形成時において半導体層と支持基板とが導通することを、ＭＯＳＦＥＴの特性を劣化させることなく防止することである。
【００１１】
【課題を解決するための手段】
上記目的を達成すべく本発明によれば、絶縁層上に形成され、チャネル領域を有する半導体層と、前記半導体層内に形成され、前記チャネル領域に隣接して配置された拡散層と、前記拡散層の側面及び下部に隣接して形成されたエッチングストッパー膜とを有し、前記チャネル領域下には前記絶縁層が隣接して配置されていることを特徴とする半導体装置が提供される。
【００１２】
また、上記目的を達成すべく本発明によれば、絶縁層上にチャネル領域を有する半導体層を形成する工程と、前記半導体層内に前記チャネル領域に隣接して配置された拡散層を形成する工程と、前記拡散層下部の絶縁層を前記半導体層をマスクとしてエッチングする工程と、前記拡散層の側面及び下部にエッチングストッパー膜を隣接して形成する工程と、形成した前記エッチングストッパー膜をエッチングしてサイドウォールを形成する工程とを具備することを特徴とする半導体装置の製造方法が提供される。
【００１３】
【発明の実施の形態】
以下、本発明をその実施の形態を示す図面に基づいて具体的に説明する。
【００１４】
図１を参照して本発明の第１の実施形態に係る半導体装置を説明する。本実施形態は、図１（ｇ）に示す様に、基板１の表面に形成された絶縁層２上に形成された半導体層（拡散層とチャネル領域）３の側面と、該半導体層３の底面の中のＭＯＳＦＥＴのチャネル領域の下（即ちゲート電極５の直下）を除いた部分とを囲むようにシリコン窒化膜（Ｓｉ３Ｎ４膜）等のエッチングストッパー膜１２を形成することを特徴とするものである。この半導体装置の製造方法を以下に説明する。
【００１５】
まず、ホトリソ・エッチング技術により例えば膜厚が１０〜２００ｎｍの絶縁層２が形成されたＳｉ支持基板１上に、例えば膜厚が５〜５０ｎｍのシリコン活性層等の半導体層３を形成する（図１（ａ））。その後、熱酸化処理により例えば膜厚が０．５〜１０ｎｍのゲート酸化膜またはゲート窒化膜４を形成し、続いてＣＶＤ法により例えばポリシリコンを堆積させ、ホトリソ・エッチング技術によりこれを加工して膜厚が例えば１０〜２００ｎｍのゲート電極５を形成する（図１（ｂ））。次に、ＣＶＤ法により例えばシリコン窒化膜（Ｓｉ３Ｎ４膜）を堆積させて、エッチング技術によるエッチバックにより例えば１〜１００ｎｍのサイドウォール６を形成し、続いて、イオン注入技術により例えば不純物としてリンイオン注入し、半導体層内にソース−ドレイン拡散層領域７を形成する（図１（ｃ））。
【００１６】
次に、例えば膜厚が１０〜２００ｎｍの絶縁層２を例えば０．１〜５０％のＨＦ（フッ化水素）溶液により、ウェットエッチングする（図１（ｄ））。続いて、ＣＶＤ法により例えば５〜１００ｎｍのシリコン窒化層１１を堆積する（図１（ｅ））。その後、エッチング技術により、シリコン窒化層１１をエッチバックして半導体層３の側面と底面の一部とを埋めるシリコン窒化膜等のエッチングストッパー膜１２を形成する（図１（ｆ））。
【００１７】
その後、層間絶縁膜８を形成し、ホトリソ−エッチング技術により、コンタクトホールを開口し、例えばタングステンをコンタクトホールに埋め込んでコンタクト電極９を形成し、更に、例えばアルミニウムを堆積し、これをホトリソ−エッチング技術により加工して配線１０を形成する。これにより、絶縁層上の半導体層の側面及び底面の一部に埋め込まれたエッチングストッパー膜１２を持つＭＯＳＦＥＴを含む半導体装置が完成する（図１（ｇ））。
【００１８】
本実施形態では、絶縁層上の半導体層３の側面にエッチングストッパー膜１２が形成されるため、コンタクト形成時にホトリソ合わせずれが生じた場合においても、コンタクトホールが絶縁層２まで伸びることはない。即ち、半導体層３の側面に形成されたエッチングストッパー膜１２の幅分だけ、合わせ余裕が増加することになる。また、半導体層３の底面（但し、ＭＯＳＦＥＴのチャネル領域の下、即ち、ゲート電極５の直下を除く）にもエッチングストッパー膜が埋め込まれるので、ある確率で半導体層に生じるピンホールの様な局所的に薄い箇所がコンタクトホールの直下に存在する場合に、図２に示すようにエッチング時にコンタクトホールが絶縁層２を突き抜けてしまうことを防止できる。その結果、ＭＯＳＦＥＴ半導体装置の歩留まりが向上する。
【００１９】
さらに、本実施形態によれば、半導体層のＭＯＳＦＥＴのチャネル領域の下（ゲート電極直下）には、エッチングストッパー膜は存在しないので、ＭＯＳＦＥＴの特性が劣化することはない。
【００２０】
尚、本実施形態の半導体装置を製造する際、サイドウォール６とエッチングストッパー膜１２とを同時に形成するようにしてもよく、この場合、従来の工程から新たに必要となる工程は絶縁層２のＨＦ溶液によるウェットエッチングのみであるので、大幅な工程変更を伴わずに上記構成の半導体装置を製造することができる。
【００２１】
次に、図３を参照して本発明の第２の実施形態に係る半導体装置を説明する。本実施形態の半導体装置を製造するに際は、先ず、従来公知の工程により、第１の実施形態と同様の構造を有するＭＯＳＦＥＴを作成した後、例えばアルゴンイオン（Ａｒ＋）を、例えば加速電圧１Ｋ〜１ＭｅＶ、ドーズ量１Ｅ１２ｃｍ−２〜１Ｅ１６ｃｍ−２の条件でイオン注入する（図３（ａ））。
【００２２】
続いて、第１の実施形態と同様にして、例えば１０〜２００ｎｍの膜厚の絶縁層２を例えば０．１〜５０％のＨＦ（フッ化水素）溶液により、ウェットエッチングする（図３（ｂ））。その後の工程は第１の実施形態の場合と同様である。
【００２３】
本実施形態では、ゲート電極５及び半導体層３はアルゴンイオン注入時のマスクとして働くが、特に、ゲート電極５は膜厚も厚いため、イオン注入時のマスクとしての効果が大きい。その結果、ゲート電極５直下の絶縁層へのアルゴン不純物の導入量は少なくなる。一般に、イオン注入技術により酸化膜中に不純物が導入されると酸化膜中に誘起される欠陥や不純物の作用により、ウェットエッチング時のエッチング速度が増大することが知られている。
【００２４】
本実施形態では、アルゴンイオン注入時の加速電圧の最適化により、ゲート電極５直下の部分を除き、絶縁層２内に、半導体層３との界面付近の部分でアルゴンイオンを注入することができる。また、このとき、絶縁層層の半導体層３直下以外の領域には、膜中の深い位置にアルゴンイオンが注入される。その結果、以下に説明するように絶縁層２の半導体層３直下以外の領域が過度にエッチングされることを防止できる。
【００２５】
即ち、ＭＯＳＦＥＴを上方から見た図３（ｃ）の平面図から明らかなように、基板にはゲート電極が絶縁層上に直接形成される領域がある。半導体層３の下方の部分をより多くエッチングするためエッチング時間を長くした場合、ゲート電極が絶縁層に直接形成された領域では、絶縁層がエッチングにより完全に除去されてしまう可能性がある。絶縁層が完全に除去されてしまうとゲート電極を支えるものがなくなるので、半導体層と隣の半導体層との距離が長い場合、最悪、ゲート電極が支持基板に接触して短絡する可能性がある。
【００２６】
そのため、第１の実施形態では、半導体層の下の絶縁層のエッチング量には制限があるが、本第２の実施形態では、絶縁層のエッチング速度は、半導体層直下のアルゴンイオンの注入された部分で速くなっているので、第１の実施形態に比べ、半導体層の下にある絶縁層をより多くエッチングすることが可能となる。これにより、その後に形成されるエッチングストッパー膜は拡散層の下部にも埋め込まれ、より大きくなるので、コンタクト電極形成時、コンタクトホールが絶縁層を突き抜ける可能性は更に減少する。
【００２７】
次に、図４を参照して本発明の第３の実施形態に係る半導体装置を説明する。本実施形態の半導体装置は、その構成を図４（ａ）の平面図に示すように、絶縁層上のゲート電極の長さが、半導体層上のゲート電極の長さよりも長いことを特徴とする。本実施形態の半導体装置を製造するには、先ず第１の実施形態の場合と同様の工程により、図４（ａ）の平面レイアウトを持つＭＯＳＦＥＴを作製する。このとき、ゲート電極直下の部分を除き、絶縁層を完全にＨＦ溶液によりウェットエッチングすると、図４（ａ）のＡ−Ａ’断面構造が図４（ｂ）に示すようなものとなるＭＯＳＦＥＴができる。これに、第１の実施形態の場合と同様、ＣＶＤ法により例えばシリコン窒化層を形成し、エッチバックすることによりエッチングストッパー膜１２を形成する（図４（ｃ））。更に従来公知の方法により、コンタクト電極と配線を形成すれば、エッチングストッパー膜１２が半導体層の側面と拡散層の下部とに埋め込まれたＭＯＳＦＥＴが完成する（図４（ｄ））。
【００２８】
図４（ｅ）に、例えばシリコン窒化層を堆積する前の上記ＭＯＳＦＥＴの図４（ａ）のＢ−Ｂ’断面の構造を示す。本実施形態では、Ｂ−Ｂ’断面におけるゲート電極の長さ、即ち、絶縁層上のゲート電極の長さを、図４（ｂ）に示したＡ−Ａ’断面におけるゲート電極の長さ、即ち、半導体層上のゲート電極の長さより長くしている。これにより、半導体層下の絶縁層をゲート電極直下の部分を除き、完全にＨＦ溶液によりエッチングする場合においても、絶縁層上に直接形成されたゲート電極下の絶縁層が完全に除去されてしまうことを避けることが可能であり、それによりゲート電極が支持基板に接触することを防止できる。
【００２９】
次に、図５を参照して本発明の第４の実施形態に係る半導体装置を説明する。本実施形態の特徴は、第１〜３の実施形態において、ＨＦ溶液による絶縁層のウェットエッチング後、シリコン活性層の下にＣＶＤ法により、例えばシリコン窒化膜をエッチングストッパー膜として埋め込む際に、堆積後のシリコン窒化膜の熱収縮率がＳｉ及びＳｉＯ２よりも大きくなる条件下で堆積させることにある。ＣＶＤ法によるシリコン窒化膜の形成条件としては、成膜温度は例えば６００〜８００℃、圧力０．１〜１Ｔｏｒｒであるが、成膜温度および圧力を低くするとシリコン窒化膜はより大きな熱収縮率を持つために、成膜温度および圧力は低い方が好ましい。
【００３０】
本実施形態によれば、半導体層の下にＣＶＤ法により埋め込まれたエッチングストッパー膜の熱収縮率は大きく、室温付近の温度に戻った際のエッチングストッパー膜の収縮量は、半導体層３や絶縁層２より多い。従って本実施形態では、薄い半導体層はゲート直下の絶縁層を支点として下方に曲げられ、該半導体層内に引っ張り応力が発生して歪むことになる。よく知られているように、半導体層に引っ張り応力が発生すると、Ｎ型ＭＯＳＦＥＴのキャリアの移動度が増大するので、本実施形態によればＮＭＯＳＦＥＴの性能を向上させることができる。
【００３１】
以上、本発明の第１〜第４の実施形態を説明したが、本発明はそれらに限定されるものではない。例えば、第１の実施形態では、素子分離はＬＯＣＯＳ法によらないが、ＬＯＣＯＳ法により素子分離を行ってもよい。また、ゲート絶縁膜は、酸化膜でも窒化膜のいずれであってもよい。但し、ＨＦ溶液での耐性を考えた場合、窒化膜の方が好ましい。ゲート絶縁膜には、シリコン系の膜に限らず、例えば、ＺｒＯ２、ＨｆＯ２、Ａｔ２Ｏ３等の金属酸化膜を用いることも可能である。また、第１の実施形態では、サイドウォール形成後にＨＦ溶液による絶縁層の除去を行ったが、サイドウォール形成前でも可能である。この場合、半導体層下のエッチングストッパー膜とサイドウォールとを同時に形成できるので、工程が簡略化される。更に、半導体層下のエッチングストッパー膜はシリコン窒化膜に限らず、コンタクトホールエッチングにおけるエッチング速度が層間絶縁膜のエッチング速度よりも遅いものであれば他の絶縁材料を用いることができる。例えばＳｉを用いてもよく、この場合、拡散層の抵抗を低減できる。
【００３２】
第２の実施形態では、アルゴンイオンを注入したが、必ずしもアルゴンイオンに限定されるものではなく、他の元素のイオンを注入するようにしてもよい。
【００３３】
第３の実施形態では、半導体層下の絶縁層を、ゲート電極直下の部分を除き完全にＨＦ溶液によりウェットエッチングしたが、一部分だけウェットエッチングするようにしてもよい。また、第２の実施形態と第３の実施形態とを組み合わせてもよい。
【００３４】
第４の実施形態では、エッチングストッパー膜を熱収縮率が半導体層及び絶縁層のそれよりも大きくなる条件下で堆積させたが、半導体層または絶縁層の熱収縮率よりもエッチングストッパー膜の熱収縮率が小さくなる条件下で堆積させてもよい。ただし、この場合、Ｎ型ではなく、Ｐ型のＭＯＳＦＥＴの駆動能力が向上する。また、Ｎ型ＭＯＳＦＥＴ領域とＰ型ＭＯＳＦＥＴ領域とでエッチングストッパー膜の熱収縮率を変えて堆積させることも可能である。
【００３５】
また、第１〜４の実施形態では、ＨＦ溶液によるウェットエッチング技術により埋め込み酸化層を除去したが、必ずしもウェットエッチング法に限られるものではなく、ドライエッチング法を用いることも可能である。この場合、等方的にエッチングされる条件がより好ましい。さらに、ソース−ドレイン活性領域の形成はコンタクトホール形成前であればよく、特定の順序に限定されるものではない。
【００３６】
【発明の効果】
請求項１〜３、５及び６に記載の発明によれば、ＳＯＩ基板上に形成されたＭＯＳトランジスタ（ＭＯＳＦＥＴ）を含んで成る集積度の高い半導体装置を製造する際、層間絶縁膜にコンタクトホールを形成するときにエッチングが半導体層で止まらず、絶縁層を突き抜け、その結果、その後の電極形成時において半導体層と支持基板とが導通することを、ＭＯＳＦＥＴの特性を劣化させることなく防止することが可能になる。
【００３７】
請求項４に記載の発明は、請求項１〜３、５及び６に記載の発明の効果に加え、ＭＯＳＦＥＴの駆動能力が向上するという効果を有する。
【図面の簡単な説明】
【図１】本発明の第１の実施形態に係る半導体装置の構成及び製造方法を示す図である。
【図２】コンタクトホトリソ工程での合わせずれが生じた場合にコンタクトホールが絶縁層を突き抜けることを説明する図である。
【図３】本発明の第２の実施形態に係る半導体装置の構成及び製造方法を示す図である。
【図４】本発明の第３の実施形態に係る半導体装置の構成及び製造方法を示す図である。
【図５】本発明の第４の実施形態に係る半導体装置の構成を示す図である。
【符号の説明】
１ 支持基板、 ２ 絶縁層、 ３ 半導体層、 ４ ゲート酸化膜、 ５ ゲート電極、 ６ サイドウォール、 ７ ソース・ドレイン拡散領域、 ８ 層間絶縁膜、 ９ コンタクト電極、 １０ 配線、 １１ シリコン窒化層、１２ エッチングストッパー膜。
【００３６】
【発明の効果】
本発明によれば、ＳＯＩ基板上に形成されたＭＯＳトランジスタ（ＭＯＳＦＥＴ）を含んで成る集積度の高い半導体装置を製造する際、層間絶縁膜にコンタクトホールを形成するときにエッチングが半導体層で止まらず、絶縁層を突き抜け、その結果、その後の電極形成時において半導体層と支持基板とが導通することを、ＭＯＳＦＥＴの特性を劣化させることなく防止することが可能になる。
【発明の効果】
本発明によれば、ＳＯＩ基板上に形成されたＭＯＳトランジスタ（ＭＯＳＦＥＴ）を含んで成る集積度の高い半導体装置を製造する際、層間絶縁膜にコンタクトホールを形成するときにエッチングが半導体層で止まらず、絶縁層を突き抜け、その結果、その後の電極形成時において半導体層と支持基板とが導通することを、ＭＯＳＦＥＴの特性を劣化させることなく防止することが可能になる。
【００３７】
また、エッチングストッパー膜の熱収縮率が、半導体層と絶縁層の熱収縮率と異なる場合には、上記効果に加え、ＭＯＳＦＥＴの駆動能力が向上するという効果が得られる。
また、エッチングストッパー膜の熱収縮率が、半導体層と絶縁層の熱収縮率と異なる場合には、上記効果に加え、ＭＯＳＦＥＴの駆動能力が向上するという効果が得られる。
Claims (19)
- 絶縁層上に形成され、チャネル領域を有する半導体層と、前記半導体層内に形成され、前記チャネル領域に隣接して配置された拡散層と、前記拡散層の側面及び下部に隣接して形成されたエッチングストッパー膜とを有し、
前記チャネル領域下には前記絶縁層が隣接して配置されていることを特徴とする半導体装置。 - 前記エッチングストッパー膜は一体形成されていることを特徴とする請求項１に記載の半導体装置。
- 前記エッチングストッパー膜は前記絶縁層に隣接して形成されていることを特徴とする請求項１に記載の半導体装置。
- 前記エッチングストッパー膜の熱収縮率が、前記半導体層と前記絶縁層の熱収縮率と異なることを特徴とする請求項１、２、及び３の何れか一項に記載の半導体装置。
- 前記半導体層がチャネル領域下の絶縁層を支点として曲げられていることを特徴とする請求項４に記載の半導体装置。
- 絶縁層上に形成され、チャネル領域を有する半導体層と、前記半導体層内に形成され、前記チャネル領域に隣接して配置された拡散層と、前記拡散層の側面及び下部に隣接して形成されたエッチングストッパー膜とを有し、
前記チャネル領域下には前記絶縁層が隣接して配置され、
ゲート電極は第１の方向に延在して、前記半導体層の前記チャネル領域、前記エッチングストッパー膜及び前記絶縁層上に形成されており、
前記ゲート電極の前記第１の方向に略垂直な第２の方向の長さは、前記エッチングストッパー膜及び前記絶縁層上における前記ゲート電極の前記第２の方向の長さと、前記チャネル領域上における前記ゲート電極の前記第２の方向の長さとで異なることを特徴とする半導体装置。 - 前記エッチングストッパー膜及び前記絶縁層上の前記ゲート電極の前記第２の方向の長さよりも前記チャネル領域上の前記ゲート電極の前記第２の方向の長さの方が短いことを特徴とする請求項６に記載の半導体装置。
- 前記エッチングストッパー膜は一体形成されていることを特徴とする請求項６または７に記載の半導体装置。
- 前記エッチングストッパー膜は前記絶縁層に隣接して形成されていることを特徴とする請求項６または７に記載の半導体装置。
- 前記エッチングストッパー膜の熱収縮率が、前記半導体層と前記絶縁層の熱収縮率と異なることを特徴とする請求項６、７、８及び９の何れか一項に記載の半導体装置。
- 前記半導体層がチャネル領域下の絶縁層を支点として曲げられていることを特徴とする請求項１０に記載の半導体装置。
- 絶縁層上に形成され、チャネル領域を有する半導体層と、前記半導体層内に形成され、前記チャネル領域に隣接して配置された拡散層と、前記拡散層の側面及び下部に隣接して形成されたエッチングストッパー膜とを有し、
前記チャネル領域下には前記絶縁層が隣接して配置され、
ゲート電極は第１の方向に延在して、前記半導体層の前記チャネル領域、前記エッチングストッパー膜及び前記絶縁層上に形成されており、
前記ゲート電極の前記第１の方向に略垂直な第２の方向の長さは、前記エッチングストッパー膜及び前記絶縁層上における前記ゲート電極の前記第２の方向の長さよりも前記チャネル領域上における前記ゲート電極の一部の前記第２の方向の長さが短くなっていることを特徴とする半導体装置。 - 前記エッチングストッパー膜は一体形成されていることを特徴とする請求項１２に記載の半導体装置。
- 前記エッチングストッパー膜は前記絶縁層に隣接して形成されていることを特徴とする請求項１２に記載の半導体装置。
- 前記エッチングストッパー膜の熱収縮率が、前記半導体層と前記絶縁層の熱収縮率と異なることを特徴とする請求項１２、１３、及び１４の何れか一項に記載の半導体装置。
- 前記半導体層がチャネル領域下の絶縁層を支点として曲げられていることを特徴とする請求項１５に記載の半導体装置。
- 絶縁層上にチャネル領域を有する半導体層を形成する工程と、
前記半導体層内に前記チャネル領域に隣接して配置された拡散層を形成する工程と、
前記拡散層下部の絶縁層を前記半導体層をマスクとしてエッチングする工程と、
前記拡散層の側面及び下部にエッチングストッパー膜を隣接して形成する工程と、
形成した前記エッチングストッパー膜をエッチングしてサイドウォールを形成する工程と
を具備することを特徴とする半導体装置の製造方法。 - 前記エッチングストッパー膜を形成する工程において、前記拡散層と前記絶縁層との間に、エッチングストッパー膜を隣接して形成することを特徴とする請求項１７に記載の半導体装置の製造方法。
- 前記拡散層下部の前記絶縁層を前記半導体層をマスクとしてエッチングする工程の前に、前記拡散層下部の上面に不純物イオンを注入する工程を具備することを特徴とする請求項１７または１８に記載の半導体装置の製造方法。
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|---|---|---|---|---|
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| JP2006511975A (ja) * | 2002-12-20 | 2006-04-06 | エス オー イ テク シリコン オン インシュレータ テクノロジース | シリコン板にキャビティーを形成する方法 |
| JP2007531294A (ja) * | 2004-03-31 | 2007-11-01 | インターナショナル・ビジネス・マシーンズ・コーポレーション | 歪みシリコンオンインシュレータ構造を製造する方法およびそれによって形成された歪みシリコンオンインシュレータ構造 |
| JP2009021565A (ja) * | 2007-06-12 | 2009-01-29 | Semiconductor Energy Lab Co Ltd | 半導体装置及び半導体装置の作製方法 |
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|---|---|---|---|---|
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| US7541240B2 (en) * | 2005-10-18 | 2009-06-02 | Sandisk Corporation | Integration process flow for flash devices with low gap fill aspect ratio |
| DE102007015504B4 (de) * | 2007-03-30 | 2014-10-23 | Advanced Micro Devices, Inc. | SOI-Transistor mit Drain- und Sourcegebieten mit reduzierter Länge und einem dazu benachbarten verspannten dielektrischen Material und Verfahren zur Herstellung |
| US20090142891A1 (en) * | 2007-11-30 | 2009-06-04 | International Business Machines Corporation | Maskless stress memorization technique for cmos devices |
| US7821068B2 (en) * | 2008-08-18 | 2010-10-26 | Xerox Corporation | Device and process involving pinhole undercut area |
| CN102544097B (zh) * | 2010-12-31 | 2015-01-07 | 中国科学院微电子研究所 | 半导体结构及其制造方法 |
| US8716800B2 (en) * | 2010-12-31 | 2014-05-06 | Institute of Microelectronics, Chinese Academy of Sciences | Semiconductor structure and method for manufacturing the same |
| US20150079739A1 (en) * | 2013-09-16 | 2015-03-19 | United Microelectronics Corp. | Method for manufacturing semiconductor substrate |
| US9515181B2 (en) * | 2014-08-06 | 2016-12-06 | Qualcomm Incorporated | Semiconductor device with self-aligned back side features |
Family Cites Families (8)
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|---|---|---|---|---|
| US5039621A (en) * | 1990-06-08 | 1991-08-13 | Texas Instruments Incorporated | Semiconductor over insulator mesa and method of forming the same |
| JPH0730125A (ja) * | 1993-07-07 | 1995-01-31 | Semiconductor Energy Lab Co Ltd | 半導体装置およびその作製方法 |
| JP3469616B2 (ja) | 1993-09-01 | 2003-11-25 | ソニー株式会社 | 半導体装置製造方法 |
| JP3078720B2 (ja) * | 1994-11-02 | 2000-08-21 | 三菱電機株式会社 | 半導体装置およびその製造方法 |
| US5851897A (en) * | 1996-11-18 | 1998-12-22 | Powerchip Semiconductor Corp. | Method of forming a dram cell with a crown-fin-pillar structure capacitor |
| JP3640546B2 (ja) | 1998-10-28 | 2005-04-20 | シャープ株式会社 | 半導体装置の製造方法 |
| US6469350B1 (en) * | 2001-10-26 | 2002-10-22 | International Business Machines Corporation | Active well schemes for SOI technology |
| KR100406537B1 (ko) * | 2001-12-03 | 2003-11-20 | 주식회사 하이닉스반도체 | 반도체장치의 제조 방법 |
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Cited By (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006511975A (ja) * | 2002-12-20 | 2006-04-06 | エス オー イ テク シリコン オン インシュレータ テクノロジース | シリコン板にキャビティーを形成する方法 |
| JP4942343B2 (ja) * | 2002-12-20 | 2012-05-30 | ソワテク | シリコン板にキャビティーを形成する方法 |
| JP2007531294A (ja) * | 2004-03-31 | 2007-11-01 | インターナショナル・ビジネス・マシーンズ・コーポレーション | 歪みシリコンオンインシュレータ構造を製造する方法およびそれによって形成された歪みシリコンオンインシュレータ構造 |
| US8450806B2 (en) | 2004-03-31 | 2013-05-28 | International Business Machines Corporation | Method for fabricating strained silicon-on-insulator structures and strained silicon-on insulator structures formed thereby |
| JP2006019662A (ja) * | 2004-07-05 | 2006-01-19 | Fujitsu Ltd | 半導体装置及びその製造方法 |
| JP4568041B2 (ja) * | 2004-07-05 | 2010-10-27 | 富士通セミコンダクター株式会社 | 半導体装置及びその製造方法 |
| JP2019197923A (ja) * | 2007-03-26 | 2019-11-14 | 株式会社半導体エネルギー研究所 | 半導体装置 |
| US8604552B2 (en) | 2007-03-27 | 2013-12-10 | Fujitsu Semiconductor Limited | Semiconductor device and method for fabricating semiconductor device |
| JP5310543B2 (ja) * | 2007-03-27 | 2013-10-09 | 富士通セミコンダクター株式会社 | 半導体装置の製造方法 |
| US8921902B2 (en) | 2007-06-12 | 2014-12-30 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and manufacturing method thereof |
| JP2009021565A (ja) * | 2007-06-12 | 2009-01-29 | Semiconductor Energy Lab Co Ltd | 半導体装置及び半導体装置の作製方法 |
| JP2013161966A (ja) * | 2012-02-06 | 2013-08-19 | Lapis Semiconductor Co Ltd | 半導体装置の製造方法及び半導体装置 |
| JP2016208059A (ja) * | 2016-09-07 | 2016-12-08 | ラピスセミコンダクタ株式会社 | 半導体装置 |
| JP2018032877A (ja) * | 2017-11-29 | 2018-03-01 | ラピスセミコンダクタ株式会社 | 半導体装置 |
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