JPH0410548A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH0410548A JPH0410548A JP11296390A JP11296390A JPH0410548A JP H0410548 A JPH0410548 A JP H0410548A JP 11296390 A JP11296390 A JP 11296390A JP 11296390 A JP11296390 A JP 11296390A JP H0410548 A JPH0410548 A JP H0410548A
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- Pending
Links
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Landscapes
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、半導体装置に関し、ＭＯ５構造において浅い
接合を有するソース／ドレイン形成方法に関する。
接合を有するソース／ドレイン形成方法に関する。
本発明は、シリコン基板表面へのボロンの化学吸着に基
づいたドーピングの方法（ＭｏｌｅｃｕｌａｒＬａｙｒ
ｅ Ｄｏｐｉｎｇ ： ＭＬＤ）に関するもので、ＭＯ
３集積回路のソース／ドレイン形成におけるボロン拡散
層のシャロー化を実現するものである。
づいたドーピングの方法（ＭｏｌｅｃｕｌａｒＬａｙｒ
ｅ Ｄｏｐｉｎｇ ： ＭＬＤ）に関するもので、ＭＯ
３集積回路のソース／ドレイン形成におけるボロン拡散
層のシャロー化を実現するものである。
まずシリコン基板表面にいわゆるＬＯＣＯ３法で素子分
離領域を形成する。次に素子領域内に薄いシリコン酸化
膜を形成し次いでその上に多結晶シリコンを用いたゲー
ト電極を形成する。次に素子領域内の自然酸化膜を真空
中におけるサーマルクリーニングにより除去し、活性な
シリコン表面を露出させる。次に活性なシリコン表面上
にＢｚＨａを導入し、基板表面上にボロンの吸着層を形
成させる。次に基板全面にフォトレジストを塗布し、こ
のレジスト膜を犠牲膜としてエソチバ・７りすることに
より、ゲート電極上のボロンの吸着層を同時に除去する
。
離領域を形成する。次に素子領域内に薄いシリコン酸化
膜を形成し次いでその上に多結晶シリコンを用いたゲー
ト電極を形成する。次に素子領域内の自然酸化膜を真空
中におけるサーマルクリーニングにより除去し、活性な
シリコン表面を露出させる。次に活性なシリコン表面上
にＢｚＨａを導入し、基板表面上にボロンの吸着層を形
成させる。次に基板全面にフォトレジストを塗布し、こ
のレジスト膜を犠牲膜としてエソチバ・７りすることに
より、ゲート電極上のボロンの吸着層を同時に除去する
。
半導体集積回路の不純物拡散層を形成する技術としては
、従来、第１図に示すようにイオン注入等の技術がある
が、これらの技術では、０．１−以下の浅い接合を形成
することは容易ではない。とりわけＰ型のドーパントで
あるボロンを用いてＰＭＯ３のソース／ドレインの接合
を浅く形成することは、ＮＭＯ３のそれに比べて原理的
により難しい。
、従来、第１図に示すようにイオン注入等の技術がある
が、これらの技術では、０．１−以下の浅い接合を形成
することは容易ではない。とりわけＰ型のドーパントで
あるボロンを用いてＰＭＯ３のソース／ドレインの接合
を浅く形成することは、ＮＭＯ３のそれに比べて原理的
により難しい。
そこで、ボロンの拡散層のシャロー化を実現するために
、我々はシリコン基板表面へのボロンの化学吸着に基づ
いたドーピング方法であるＭＬＤｒを確立しつつある。
、我々はシリコン基板表面へのボロンの化学吸着に基づ
いたドーピング方法であるＭＬＤｒを確立しつつある。
’、−＋ｆｉ９ （発明が解決しようとする課題］しか
し、ＰＭＯ３）ランジスタのソース／ドレインをＭＬＤ
で形成しようとすると、多結晶シリコンのゲート電極上
にも、ボロンの吸着層が形成されるため、この後に不純
物拡散（アニール）を行うと、多結晶シリコン電極内に
Ｐ゛拡散れるため、多結晶シリコンの抵抗が高くなって
しまう問題があった。
し、ＰＭＯ３）ランジスタのソース／ドレインをＭＬＤ
で形成しようとすると、多結晶シリコンのゲート電極上
にも、ボロンの吸着層が形成されるため、この後に不純
物拡散（アニール）を行うと、多結晶シリコン電極内に
Ｐ゛拡散れるため、多結晶シリコンの抵抗が高くなって
しまう問題があった。
上記問題点を解決するためにこの発明は、多結晶シリコ
ンゲート電極上に形成したボロンの吸着層をフォトレジ
ストを用いたエッチハックにより除去する。
ンゲート電極上に形成したボロンの吸着層をフォトレジ
ストを用いたエッチハックにより除去する。
ゲート電極上のボロンの吸着層を除去することにより、
Ｐ゛拡散よるゲート電極の高抵抗化を防止できる。
Ｐ゛拡散よるゲート電極の高抵抗化を防止できる。
以下、本発明の実施例を図面を用いて詳細に説明する。
第２図は、本発明による半導体製造装置の製造方法の一
実施例を示す工程図であり、本実施例ではＰチャネルＭ
Ｏ３ＦＥＴを取り上げている。無論本実施例に限定され
るものではない。
実施例を示す工程図であり、本実施例ではＰチャネルＭ
Ｏ３ＦＥＴを取り上げている。無論本実施例に限定され
るものではない。
第２図（ａ）に示すように、Ｎ型シリコン基板１の上に
ＬＯＣＯ３法を用いて素子分離用の厚い熱酸化膜２を形
成した後、ゲート酸化膜３をＣＶＤ法で形成し、次いで
その上に多結晶シリコン膜をＣＶＤ法で形成し、フォト
エツチングによりゲート電極４を形成する。次に、第２
図（ｂｌに示すように素子領域内のゲート酸化膜３をゲ
ート電極４の真下部分以外、エツチングにより除去する
。
ＬＯＣＯ３法を用いて素子分離用の厚い熱酸化膜２を形
成した後、ゲート酸化膜３をＣＶＤ法で形成し、次いで
その上に多結晶シリコン膜をＣＶＤ法で形成し、フォト
エツチングによりゲート電極４を形成する。次に、第２
図（ｂｌに示すように素子領域内のゲート酸化膜３をゲ
ート電極４の真下部分以外、エツチングにより除去する
。
次にソリコン基板表面の自然酸化膜を、高真空下Ｈ２雰
囲気におけるサーマルクリーニングによって除去する。
囲気におけるサーマルクリーニングによって除去する。
次いで第２図ＦＣ＋に示すようにシリコン基板表面にＢ
Ｊ６を導入することにより基板表面上にボロンの吸着層
５及び６を形成させる。以上の自然酸化膜の除去からボ
ロンの吸着層形成までの工程はＭＬＤ装置による。次に
第２図（ｄｉに示すようにフォトレジストを全面に塗布
し、フォトレジスト膜７を形成させる。次に第２図ｔｅ
ｌに示すよ（Ｓｐｉｎ Ｏｎ Ｇｌａｓｓ）膜等を用い
ることもできる。残ったフォトレジストを除去した後、
第２図ｔｅｌの残ったボロンの吸着層５を拡散源とした
不純物拡散（アニール）を行って、ボロンのバルクへの
ｔ敗と活性化を行うと浅い接合を有するボロンの拡散層
８が形成される。
Ｊ６を導入することにより基板表面上にボロンの吸着層
５及び６を形成させる。以上の自然酸化膜の除去からボ
ロンの吸着層形成までの工程はＭＬＤ装置による。次に
第２図（ｄｉに示すようにフォトレジストを全面に塗布
し、フォトレジスト膜７を形成させる。次に第２図ｔｅ
ｌに示すよ（Ｓｐｉｎ Ｏｎ Ｇｌａｓｓ）膜等を用い
ることもできる。残ったフォトレジストを除去した後、
第２図ｔｅｌの残ったボロンの吸着層５を拡散源とした
不純物拡散（アニール）を行って、ボロンのバルクへの
ｔ敗と活性化を行うと浅い接合を有するボロンの拡散層
８が形成される。
多結晶シリコンゲート電極の高抵抗化を防（ことにより
、しきい値電圧の安定化とドライバビリティ−の向上が
実現できる。
、しきい値電圧の安定化とドライバビリティ−の向上が
実現できる。
第１図＋ａｌ〜（ｄｉは従来の製造方法の工程順を示す
断面図、第２図（ａ）〜ｆｆｌは本発明の製造方法の工
程順を示す断面図である。 吸着層６を同時にエツチングし除去する。この方法はい
わゆるエッチハック法であるが、フォトレジストと同し
効果を与えるものであれば、５ＯＧＮ型半導体基板 熱酸化膜 ゲート酸化膜 多結晶シリコンゲート電極 ５゜ ６・・・ポロン吸着層 ・フォトレジスト ・ボロン拡散層
断面図、第２図（ａ）〜ｆｆｌは本発明の製造方法の工
程順を示す断面図である。 吸着層６を同時にエツチングし除去する。この方法はい
わゆるエッチハック法であるが、フォトレジストと同し
効果を与えるものであれば、５ＯＧＮ型半導体基板 熱酸化膜 ゲート酸化膜 多結晶シリコンゲート電極 ５゜ ６・・・ポロン吸着層 ・フォトレジスト ・ボロン拡散層
Claims (1)
- 半導体基板の一主面に選択的に絶縁分離層を形成する
工程と上記半導体基板表面に絶縁膜を形成する工程と前
記絶縁膜上に多結晶シリコン層によるゲート電極を形成
する工程と素子領域内の自然酸化膜を除去した後、ボロ
ンの吸着層を形成する工程と上記構造を有する基板全面
にフォトレジストを所望の厚さに塗布する工程と次いで
パターニングなしの全面エッチングを行い、エッチング
速度をコントロールすることによりフォトレジストを除
去すると同時にゲート電極表面のボロン吸着層をエッチ
ングして除去する工程を含むことを特徴とする半導体装
置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11296390A JPH0410548A (ja) | 1990-04-27 | 1990-04-27 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11296390A JPH0410548A (ja) | 1990-04-27 | 1990-04-27 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0410548A true JPH0410548A (ja) | 1992-01-14 |
Family
ID=14599923
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11296390A Pending JPH0410548A (ja) | 1990-04-27 | 1990-04-27 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0410548A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2013058740A (ja) * | 2011-07-27 | 2013-03-28 | Advanced Ion Beam Technology Inc | 代用ソース／ドレインフィンｆｅｔ加工 |
-
1990
- 1990-04-27 JP JP11296390A patent/JPH0410548A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2013058740A (ja) * | 2011-07-27 | 2013-03-28 | Advanced Ion Beam Technology Inc | 代用ソース／ドレインフィンｆｅｔ加工 |
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