JPH02226758A - 半導体装置 - Google Patents
半導体装置Info
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- JPH02226758A JPH02226758A JP4549089A JP4549089A JPH02226758A JP H02226758 A JPH02226758 A JP H02226758A JP 4549089 A JP4549089 A JP 4549089A JP 4549089 A JP4549089 A JP 4549089A JP H02226758 A JPH02226758 A JP H02226758A
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- 239000004065 semiconductor Substances 0.000 title claims description 8
- 238000009792 diffusion process Methods 0.000 claims abstract description 25
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 claims abstract description 17
- 229910052782 aluminium Inorganic materials 0.000 claims abstract description 17
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 abstract description 18
- 238000000034 method Methods 0.000 abstract description 17
- 239000000377 silicon dioxide Substances 0.000 abstract description 9
- 229910052681 coesite Inorganic materials 0.000 abstract description 8
- 229910052906 cristobalite Inorganic materials 0.000 abstract description 8
- 235000012239 silicon dioxide Nutrition 0.000 abstract description 8
- 229910052682 stishovite Inorganic materials 0.000 abstract description 8
- 229910052905 tridymite Inorganic materials 0.000 abstract description 8
- 239000000758 substrate Substances 0.000 abstract description 7
- 230000015556 catabolic process Effects 0.000 abstract description 4
- 229910052710 silicon Inorganic materials 0.000 abstract description 4
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 abstract description 2
- 229910021421 monocrystalline silicon Inorganic materials 0.000 abstract description 2
- 239000010703 silicon Substances 0.000 abstract description 2
- 239000010408 film Substances 0.000 description 63
- 239000010410 layer Substances 0.000 description 42
- 239000012298 atmosphere Substances 0.000 description 10
- 239000013078 crystal Substances 0.000 description 10
- 238000010438 heat treatment Methods 0.000 description 7
- 238000004519 manufacturing process Methods 0.000 description 7
- 238000000206 photolithography Methods 0.000 description 7
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 5
- 229910052796 boron Inorganic materials 0.000 description 5
- 238000000151 deposition Methods 0.000 description 5
- 238000010586 diagram Methods 0.000 description 5
- NBIIXXVUZAFLBC-UHFFFAOYSA-N Phosphoric acid Chemical compound OP(O)(O)=O NBIIXXVUZAFLBC-UHFFFAOYSA-N 0.000 description 4
- 238000005530 etching Methods 0.000 description 4
- 230000003647 oxidation Effects 0.000 description 4
- 238000007254 oxidation reaction Methods 0.000 description 4
- 239000010409 thin film Substances 0.000 description 4
- 238000007740 vapor deposition Methods 0.000 description 3
- 208000035541 Device inversion Diseases 0.000 description 2
- BLRPTPMANUNPDV-UHFFFAOYSA-N Silane Chemical compound [SiH4] BLRPTPMANUNPDV-UHFFFAOYSA-N 0.000 description 2
- 229910000147 aluminium phosphate Inorganic materials 0.000 description 2
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 239000007789 gas Substances 0.000 description 2
- 239000001301 oxygen Substances 0.000 description 2
- 229910052760 oxygen Inorganic materials 0.000 description 2
- 229910000077 silane Inorganic materials 0.000 description 2
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 1
- 229910021419 crystalline silicon Inorganic materials 0.000 description 1
- 230000005684 electric field Effects 0.000 description 1
- 238000000605 extraction Methods 0.000 description 1
- 108010017131 high fluorescent intermediate II Proteins 0.000 description 1
- 239000012535 impurity Substances 0.000 description 1
- 230000008018 melting Effects 0.000 description 1
- 238000002844 melting Methods 0.000 description 1
- 239000012299 nitrogen atmosphere Substances 0.000 description 1
- 229910052698 phosphorus Inorganic materials 0.000 description 1
- 239000011574 phosphorus Substances 0.000 description 1
- 230000000704 physical effect Effects 0.000 description 1
- 238000004904 shortening Methods 0.000 description 1
- 239000002356 single layer Substances 0.000 description 1
- 238000009751 slip forming Methods 0.000 description 1
Landscapes
- Bipolar Transistors (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体装置、特に＾ｌゲー）ＭＯＳ ）ランジ
スタとバイポーラトランジスタとを同一チノブ内に形成
した半導体装置に関するものである。
スタとバイポーラトランジスタとを同一チノブ内に形成
した半導体装置に関するものである。
従来、この種の半導体装置は「超高速バイポーラデバイ
スシリーズｌｋｌ、昭和６０年１１月１５日１株式会社
培風館発行、菅野卓雄監修、第２５８〜２６３頁」に開
示される。第６図はかかる装置におけるＡｌゲートＭＯ
Ｓトランジスタの要部平面図、第７図は第６図のＡ−Ａ
断面図を示す。
スシリーズｌｋｌ、昭和６０年１１月１５日１株式会社
培風館発行、菅野卓雄監修、第２５８〜２６３頁」に開
示される。第６図はかかる装置におけるＡｌゲートＭＯ
Ｓトランジスタの要部平面図、第７図は第６図のＡ−Ａ
断面図を示す。
即ち、従来装置は同一基板上にＡｌゲートＭＯＳトラン
ジスタ及びバイポーラトランジスタを具備したものであ
る。特に、図面に示すように、Ｐ型５１Ｍｌ１上のＮ型
車結晶シリコン層２表面に形成されたＡｌゲートＭＯＳ
トランジスタのソース・ドレイン領域３及びソース・ド
レイン領域３間に介在したゲート膜のＳｉｎ！ｔｉ１４
の周囲は、素子の反転を防止するための高濃度チャネル
ストップ拡散層５によって囲繞されている。又、上記Ｓ
ｉｎ！ＷＡ４は薄膜に形成され、この５ｉｏｔｌｌ！４
を除くＮ型単結８２９３７層２上にはバイポーラ部分の
高耐圧化のために厚膜のＳｉＯ！膜６が形成されている
。そして、これら５ｉｏｔ膜４，６上にはアルミ配線７
が選択形成されていた。
ジスタ及びバイポーラトランジスタを具備したものであ
る。特に、図面に示すように、Ｐ型５１Ｍｌ１上のＮ型
車結晶シリコン層２表面に形成されたＡｌゲートＭＯＳ
トランジスタのソース・ドレイン領域３及びソース・ド
レイン領域３間に介在したゲート膜のＳｉｎ！ｔｉ１４
の周囲は、素子の反転を防止するための高濃度チャネル
ストップ拡散層５によって囲繞されている。又、上記Ｓ
ｉｎ！ＷＡ４は薄膜に形成され、この５ｉｏｔｌｌ！４
を除くＮ型単結８２９３７層２上にはバイポーラ部分の
高耐圧化のために厚膜のＳｉＯ！膜６が形成されている
。そして、これら５ｉｏｔ膜４，６上にはアルミ配線７
が選択形成されていた。
（発明が解決しようとする課題）
然し乍ら、従来装置においては、工程を増やさずバイポ
ーラ部分の高耐圧化を図るために５ｔｏｔ膜６の膜厚を
例えば１００００ 人と厚くしアルミ配線７下における
電界集中を緩和する必要があり、更にはＭＯＳトランジ
スタにおいては、ゲート直下の５１０ｇ膜４が重要な物
性の１つであるしきい値電圧（ソース・ドレイン３間に
電流が流れはじめる最少のゲート電圧）を支配している
ため、 Ｓｉｎ、膜４の膜厚を一定の厚さ、例えば５０
０〜１０００人の薄膜に制ｉｎ Ｌでおく必要があった
。
ーラ部分の高耐圧化を図るために５ｔｏｔ膜６の膜厚を
例えば１００００ 人と厚くしアルミ配線７下における
電界集中を緩和する必要があり、更にはＭＯＳトランジ
スタにおいては、ゲート直下の５１０ｇ膜４が重要な物
性の１つであるしきい値電圧（ソース・ドレイン３間に
電流が流れはじめる最少のゲート電圧）を支配している
ため、 Ｓｉｎ、膜４の膜厚を一定の厚さ、例えば５０
０〜１０００人の薄膜に制ｉｎ Ｌでおく必要があった
。
よって、厚い５ＩＯｚ膜６と薄いＳｉｎｇ膜４とが直接
接する場合において、例えば約９０００人もの段差が生
じるため、当該段差の上にへ！蒸着を行なうと、急峻な
段差の頂上付近ではＡ１層のカバレージが悪くなり、一
部が薄い、つまり断面積が小さいアルミ配線７が形成さ
れる。このため、アルミ配＋ＩＬＩＡ７の断面積が小さ
い部分では電流密度が大きくなり、溶解による断切れや
エレクトロマイグレーションが発生し、デバイスの寿命
が短くなる他、信鎖性が著しく損なわれるという問題点
があった。
接する場合において、例えば約９０００人もの段差が生
じるため、当該段差の上にへ！蒸着を行なうと、急峻な
段差の頂上付近ではＡ１層のカバレージが悪くなり、一
部が薄い、つまり断面積が小さいアルミ配線７が形成さ
れる。このため、アルミ配＋ＩＬＩＡ７の断面積が小さ
い部分では電流密度が大きくなり、溶解による断切れや
エレクトロマイグレーションが発生し、デバイスの寿命
が短くなる他、信鎖性が著しく損なわれるという問題点
があった。
本発明の目的は上述の問題点に鑑み、アルミ配線の断切
れやエレクトロマイグレーションが防止できる半導体装
置を提供するものである。
れやエレクトロマイグレーションが防止できる半導体装
置を提供するものである。
本発明は上述した目的を達成するため、同一基板上に高
耐圧のバイポーラトランジスタ及びＡｔゲ−）ＭＯＳ
）ランジスタを形成した半導体装置において、上記バイ
ポーラトランジスタの高耐圧化のために厚膜に形成され
た第１の絶縁膜と、上記Ａｉ）ｆ−）ＭＯＳトランジス
タのソース・ドレイン領域を囲繞したチャネルストップ
拡散層と、上記ソース・ドレイン紐域間に形成され、上
記チャネルストップ拡散層の部分上に臨む薄膜のゲート
絶縁膜と、上記第１の絶縁膜厚と上記ゲート絶縁膜厚と
の中間膜厚を有し、上記第１の絶縁膜と上記ゲート絶縁
膜との間に形成されて上記第１の絶縁膜と上記ゲート絶
縁膜とを階段状に連続させる中間絶縁膜と、これら第１
の絶縁膜、中間絶縁膜及びゲート絶縁膜上に形成された
アルミ配線とを具備したものである。
耐圧のバイポーラトランジスタ及びＡｔゲ−）ＭＯＳ
）ランジスタを形成した半導体装置において、上記バイ
ポーラトランジスタの高耐圧化のために厚膜に形成され
た第１の絶縁膜と、上記Ａｉ）ｆ−）ＭＯＳトランジス
タのソース・ドレイン領域を囲繞したチャネルストップ
拡散層と、上記ソース・ドレイン紐域間に形成され、上
記チャネルストップ拡散層の部分上に臨む薄膜のゲート
絶縁膜と、上記第１の絶縁膜厚と上記ゲート絶縁膜厚と
の中間膜厚を有し、上記第１の絶縁膜と上記ゲート絶縁
膜との間に形成されて上記第１の絶縁膜と上記ゲート絶
縁膜とを階段状に連続させる中間絶縁膜と、これら第１
の絶縁膜、中間絶縁膜及びゲート絶縁膜上に形成された
アルミ配線とを具備したものである。
本発明においては、薄膜のゲート絶縁膜をチャネルスト
ップ拡散層の部分上に延在させ、チャネルストップ拡散
層上に形成された中間絶縁膜を以て上記ゲート絶縁膜、
中間絶縁膜及び厚膜の第１の絶縁膜を階段状に連続形成
したので、アルミ配線のカバレージが向上する。よって
、アルミ配線の断切れやエレクトロマイグレーションが
防止される。又、絶縁膜の階段形状は、チャネルストッ
プ拡散層上の中間絶縁膜を利用して形成されるので、少
ない工数で容易に得られる。
ップ拡散層の部分上に延在させ、チャネルストップ拡散
層上に形成された中間絶縁膜を以て上記ゲート絶縁膜、
中間絶縁膜及び厚膜の第１の絶縁膜を階段状に連続形成
したので、アルミ配線のカバレージが向上する。よって
、アルミ配線の断切れやエレクトロマイグレーションが
防止される。又、絶縁膜の階段形状は、チャネルストッ
プ拡散層上の中間絶縁膜を利用して形成されるので、少
ない工数で容易に得られる。
Ｃ実施例〕
本発明装置の一実施例を第１図乃至第５図に基づいて説
明する。
明する。
尚、第１図は＾ｌゲー１−Ｍ０３）ランジスタの要部平
面図、第２図は第１図のＡ−Ａ断面図、第３図は第１図
のＢ−Ｂ断面図、第４図は第２図の製造工程図及び第５
図は第３図の製造工程図である。
面図、第２図は第１図のＡ−Ａ断面図、第３図は第１図
のＢ−Ｂ断面図、第４図は第２図の製造工程図及び第５
図は第３図の製造工程図である。
即ち、本装置はＰ型Ｓｉ基板１０１上に成長させたＮ型
単結晶９９３７層１０２の表面にへ！ゲートＭＯＳトラ
ンジスタと高耐圧のバイポーラトランジスタとを形成し
たものである。Ｎ型単結８２９３７層１０２上にはバイ
ポーラ部の高耐圧化のため厚膜の１０□膜１０３が形成
されている。 ＡｌゲートＭＯＳトランジスタのソース
・ドレイン領域１０４及びソース・ドレイン領域１０４
間に介在しゲート膜となる薄膜のＳｉＯｔＭ Ｉ Ｏ５
は素子の反転を防止するためのチャネルストップ拡散層
１０６によって囲繞されている。上記５ｉ（ｈ膜１０５
はチャネルストップ拡散層１０６の部分上に臨むよう薄
膜に形成され、チャネルストップ拡散層１０５上のその
他の部分上には、ＳｉＯ□膜１０３，１０５の膜厚の概
ね中間膜厚を有するＳｉＯ２膜１０７が形成されている
。そして、これらＳｉｎｇ膜１０３゜１０５．１０７は
階段状に連続形成され、これらの表面にはアルミ配線１
０Ｂが堆積形成されている（第１図、第２図、第３図〉 次に、第４図及び第５図に基づいてかかる装置の製造方
法を述べる。
単結晶９９３７層１０２の表面にへ！ゲートＭＯＳトラ
ンジスタと高耐圧のバイポーラトランジスタとを形成し
たものである。Ｎ型単結８２９３７層１０２上にはバイ
ポーラ部の高耐圧化のため厚膜の１０□膜１０３が形成
されている。 ＡｌゲートＭＯＳトランジスタのソース
・ドレイン領域１０４及びソース・ドレイン領域１０４
間に介在しゲート膜となる薄膜のＳｉＯｔＭ Ｉ Ｏ５
は素子の反転を防止するためのチャネルストップ拡散層
１０６によって囲繞されている。上記５ｉ（ｈ膜１０５
はチャネルストップ拡散層１０６の部分上に臨むよう薄
膜に形成され、チャネルストップ拡散層１０５上のその
他の部分上には、ＳｉＯ□膜１０３，１０５の膜厚の概
ね中間膜厚を有するＳｉＯ２膜１０７が形成されている
。そして、これらＳｉｎｇ膜１０３゜１０５．１０７は
階段状に連続形成され、これらの表面にはアルミ配線１
０Ｂが堆積形成されている（第１図、第２図、第３図〉 次に、第４図及び第５図に基づいてかかる装置の製造方
法を述べる。
即ち、第４図において、１０１は比抵抗がｌＯΩ備のＰ
型Ｓｉ基板であり、このＰ型Ｓｉ基板１０１の表面に比
抵抗が５Ω１のＮ型単結晶２９３２層１０２をエピタキ
シャル法を用いて１３μ厚成長する。更に、１０００〜
１１００℃のウェット０２雰囲気で熱酸化法を用いて酸
化処理を行ない、Ｎ型単結８２９３７層１０２上に厚膜
のＳｉｎｇ膜１０３を約１００００大要形成する（第４
図ａ） 次に、公知のホトリソ技術によりレジストパターンを形
成し、これをマスクとしてＨＦＩ街溶液溶液りＳｉＯ□
１１１０３の開口部１０３ａを形成する。
型Ｓｉ基板であり、このＰ型Ｓｉ基板１０１の表面に比
抵抗が５Ω１のＮ型単結晶２９３２層１０２をエピタキ
シャル法を用いて１３μ厚成長する。更に、１０００〜
１１００℃のウェット０２雰囲気で熱酸化法を用いて酸
化処理を行ない、Ｎ型単結８２９３７層１０２上に厚膜
のＳｉｎｇ膜１０３を約１００００大要形成する（第４
図ａ） 次に、公知のホトリソ技術によりレジストパターンを形
成し、これをマスクとしてＨＦＩ街溶液溶液りＳｉＯ□
１１１０３の開口部１０３ａを形成する。
更に、公知のデポジション技術を用いて開口部１０３ａ
よりチャネルストップとなるＮ型単結晶９９３７層１０
２表面にボロンを導入する（第４図ｂ）。
よりチャネルストップとなるＮ型単結晶９９３７層１０
２表面にボロンを導入する（第４図ｂ）。
続いて、１０００〜１１００℃のウェフト０□雰囲気で
熱処理を行なうことによりボロンを拡散させ、チャネル
ストップ拡散層１０６を形成した後、開口部１０３ａに
おけるＮ型単結晶２９３２層１０２の１出面に約４００
０人のＳｉＯ□膜１０７を堆積する（第４図Ｃ）。
熱処理を行なうことによりボロンを拡散させ、チャネル
ストップ拡散層１０６を形成した後、開口部１０３ａに
おけるＮ型単結晶２９３２層１０２の１出面に約４００
０人のＳｉＯ□膜１０７を堆積する（第４図Ｃ）。
しかる後、公知のホトリソ技術によるレジストパターン
をマスクとして、ＨＦＩＩ街溶液を用いてゲートとなる
領域上のＳｉＯ□膜１０３の窓あけを行なう。Ｏ２雰囲
気で熱処理を行ない、露出したＮ型単結８２９３７層１
０２上に約８００人の薄膜の５ｉ（ｈ膜１０５を形成す
る。この場合、ＳｉＯ□膜１０３の窓あけは両側のチャ
ネルスト・ツブ拡散層１０６上のＳｉＪ膜１０７の部分
を含んだ領域を行ない、このときのＳｊＯｇ膜１０７の
巾は、例えば２７ｔｔｍ以上とする。その後、全面に公
知のＡ／蒸着技術を用いて、Ｓｉを１．５％含んだＡｌ
を１ 、２ ｐｍ蒸着する。そして、公知のホトリソ技
術によるレジストパターンをマスクとして、Ａ１層をリ
ン酸系Ａｌエツチング液を用いてアルミ配線１０８を形
成する（第４図ｄ）次いで、第５図について説明する。
をマスクとして、ＨＦＩＩ街溶液を用いてゲートとなる
領域上のＳｉＯ□膜１０３の窓あけを行なう。Ｏ２雰囲
気で熱処理を行ない、露出したＮ型単結８２９３７層１
０２上に約８００人の薄膜の５ｉ（ｈ膜１０５を形成す
る。この場合、ＳｉＯ□膜１０３の窓あけは両側のチャ
ネルスト・ツブ拡散層１０６上のＳｉＪ膜１０７の部分
を含んだ領域を行ない、このときのＳｊＯｇ膜１０７の
巾は、例えば２７ｔｔｍ以上とする。その後、全面に公
知のＡ／蒸着技術を用いて、Ｓｉを１．５％含んだＡｌ
を１ 、２ ｐｍ蒸着する。そして、公知のホトリソ技
術によるレジストパターンをマスクとして、Ａ１層をリ
ン酸系Ａｌエツチング液を用いてアルミ配線１０８を形
成する（第４図ｄ）次いで、第５図について説明する。
先ず、Ｐ型Ｓｉ基板１０１上に熱酸化法を用い約１００
０°ＣのウェットＯ２雰囲気で約ｔｏｏｏｏ 人のＳ
ｉＯ□膜１０９を形成する（第５図ａ）。
０°ＣのウェットＯ２雰囲気で約ｔｏｏｏｏ 人のＳ
ｉＯ□膜１０９を形成する（第５図ａ）。
次に、公知のホトリソ技術により埋込層形成部分の芯あ
けを行ない、全面にｓｂシリカフィルム（図示略す）を
コーティングする。Ａｒ１０２雰囲気で１２００℃の熱
処理を行なうことによりＭＦｉ１０１表面にｓｂを不純
物として導入・拡散し、シート抵抗が１５〜３０Ω／口
で深さが５戸−の埋込層１１０を形成する（第５図ｂ） 続いて、表面のＳ＋０１Ｍ！！１０９をＨＦを用いて全
面除去した後、シランガスを用いたエピタキシャル法に
より全面に厚さ１３ｚ−で比抵抗が約５Ω国のＮ型単結
晶２９３２層１０２を成長させる。更に、熱酸化法を用
い、１０００〜１１００℃のウェット０２雰囲気で酸化
処理を行ない、約１００００ 人の厚膜のＳｉＯ□膜１
０３をＮ型車結晶ソリコン層１０２上に形成する（第５
図Ｃ） その後、バイポーラ部分を他の部分と分離するため、分
離を行なう部分に公知のホトリソ・エツチング技術でＳ
ｉｎ！膜１０３に窓あけを行ない、公知のデポジション
技術でボロンをＮ型単結晶７９３７層１０２に導入し、
拡散層ｉｌｌを形成する（第５図ｄ） 更に、１２００℃の酸素雰囲気で１３０分間及び１２０
０℃の窒素雰囲気で２３０分間の熱処理を行なうことに
よりボロンの拡散層１１１を基板１０１迄到達させ、Ｎ
型単結晶２９３２層１０２を分離する。そして、ＳｉＪ
膜１０３のＮＰＮ型バイポーラトランジスタのヘース領
域となる部分とＰ型ＭＯ５）ランジスタのソース及びド
レインとなる部分に公知のホトリソエツチング技術によ
り窓あけを行ない、公知のデポジション技術でボロンを
Ｎ型単結晶９９３７層１０２表面に導入する（第５図θ
） 次に、１０００〜１１００℃のウェット０．雰囲気で熱
処理を行ない、ベース１１２及びソース・ドレイン領域
１０４を形成する（第５図ｆ） しかる後、Ｓ＋Ｏ２膜１０３のＮＰＮ型バイポーラトラ
ンジスタのコレクタの取り出し及びエミッタになる部分
に公知のホトリソエツチング技術で窓あけを行ない、公
知のデポジション技術を用いてリンをＮ型車結晶シリコ
ン層１０２表面に導入する（第５図ｇ）。
けを行ない、全面にｓｂシリカフィルム（図示略す）を
コーティングする。Ａｒ１０２雰囲気で１２００℃の熱
処理を行なうことによりＭＦｉ１０１表面にｓｂを不純
物として導入・拡散し、シート抵抗が１５〜３０Ω／口
で深さが５戸−の埋込層１１０を形成する（第５図ｂ） 続いて、表面のＳ＋０１Ｍ！！１０９をＨＦを用いて全
面除去した後、シランガスを用いたエピタキシャル法に
より全面に厚さ１３ｚ−で比抵抗が約５Ω国のＮ型単結
晶２９３２層１０２を成長させる。更に、熱酸化法を用
い、１０００〜１１００℃のウェット０２雰囲気で酸化
処理を行ない、約１００００ 人の厚膜のＳｉＯ□膜１
０３をＮ型車結晶ソリコン層１０２上に形成する（第５
図Ｃ） その後、バイポーラ部分を他の部分と分離するため、分
離を行なう部分に公知のホトリソ・エツチング技術でＳ
ｉｎ！膜１０３に窓あけを行ない、公知のデポジション
技術でボロンをＮ型単結晶７９３７層１０２に導入し、
拡散層ｉｌｌを形成する（第５図ｄ） 更に、１２００℃の酸素雰囲気で１３０分間及び１２０
０℃の窒素雰囲気で２３０分間の熱処理を行なうことに
よりボロンの拡散層１１１を基板１０１迄到達させ、Ｎ
型単結晶２９３２層１０２を分離する。そして、ＳｉＪ
膜１０３のＮＰＮ型バイポーラトランジスタのヘース領
域となる部分とＰ型ＭＯ５）ランジスタのソース及びド
レインとなる部分に公知のホトリソエツチング技術によ
り窓あけを行ない、公知のデポジション技術でボロンを
Ｎ型単結晶９９３７層１０２表面に導入する（第５図θ
） 次に、１０００〜１１００℃のウェット０．雰囲気で熱
処理を行ない、ベース１１２及びソース・ドレイン領域
１０４を形成する（第５図ｆ） しかる後、Ｓ＋Ｏ２膜１０３のＮＰＮ型バイポーラトラ
ンジスタのコレクタの取り出し及びエミッタになる部分
に公知のホトリソエツチング技術で窓あけを行ない、公
知のデポジション技術を用いてリンをＮ型車結晶シリコ
ン層１０２表面に導入する（第５図ｇ）。
続いて、約９００℃のウェットｏ！雰囲気中で熱処理を
行ない、コレクタの取り出し層及びエミツタ層１１３を
形成する。更に、ＳｉＯ！膜１０３のＭＯＳ）ランジス
タのゲートとなる部分を公知のホトリソエツチング技術
で除去し開口部１０３ａを形成する（第５図ｈ）。
行ない、コレクタの取り出し層及びエミツタ層１１３を
形成する。更に、ＳｉＯ！膜１０３のＭＯＳ）ランジス
タのゲートとなる部分を公知のホトリソエツチング技術
で除去し開口部１０３ａを形成する（第５図ｈ）。
続いて、酸素雰囲気で熱処理を行ない、開口部１０３ａ
に約８００人のＦｉｉｌｌの５ｌｏｔ膜１０５を形成す
る（第５図ｉ） 次いで、全面に公知のＣＶＤ技術を以て５ｉｓＮｎ膜１
１４を４５０人形成する。その後、シラン系カスヲ用イ
て、５ｉＪ４膜１１４をプラズマエツチングすると共に
、緩衝ＨＦ溶液を用いてＳｉＯ□膜１０３をエツチング
して、ベース１１２、コレクタ・エミツタ層１１３及び
ソース・ドレイン領域１０４と導通をとるためのコンタ
クトホール１１５を形成する（第５図ｊ）。
に約８００人のＦｉｉｌｌの５ｌｏｔ膜１０５を形成す
る（第５図ｉ） 次いで、全面に公知のＣＶＤ技術を以て５ｉｓＮｎ膜１
１４を４５０人形成する。その後、シラン系カスヲ用イ
て、５ｉＪ４膜１１４をプラズマエツチングすると共に
、緩衝ＨＦ溶液を用いてＳｉＯ□膜１０３をエツチング
して、ベース１１２、コレクタ・エミツタ層１１３及び
ソース・ドレイン領域１０４と導通をとるためのコンタ
クトホール１１５を形成する（第５図ｊ）。
しかる後、全面に公知のＡｌ蒸着技術を用いて、１．５
％Ｓｉ含有のＡ１層を約１．２Ｉ−蒸着した後、リン酸
系Ａｌエツチング液を用いて上記Ａ１層をエツチングし
、アルミ配置１０８をコンタクトホール１１５及びゲー
ト部分に形成し、完成する（第５図ｋ）〔発明の効果〕 以上説明したように本発明によれば、チャネルストップ
拡散層上の中間絶縁膜と、チャネルストップ拡散層の部
分上に延在する薄膜のゲート絶縁膜と、厚膜の第１の絶
縁膜とを階段状に連続形成したので、アルミがより均一
に蒸着され、アルミ配線のカバレージ不良が防止される
。よって、アルミ配線の断切れやエレクトロマイグレー
ションによる信幀性の低下が防止でき、デバイスの耐用
年数が向上できる。更に、絶縁膜の階段形状は、予めチ
ャネルストップ拡散層上に形成された中間絶縁膜を利用
して形成されるので、極めて少ない工数で容易に得られ
る等の特有の効果により上述のｔｌＭを解決し得る。
％Ｓｉ含有のＡ１層を約１．２Ｉ−蒸着した後、リン酸
系Ａｌエツチング液を用いて上記Ａ１層をエツチングし
、アルミ配置１０８をコンタクトホール１１５及びゲー
ト部分に形成し、完成する（第５図ｋ）〔発明の効果〕 以上説明したように本発明によれば、チャネルストップ
拡散層上の中間絶縁膜と、チャネルストップ拡散層の部
分上に延在する薄膜のゲート絶縁膜と、厚膜の第１の絶
縁膜とを階段状に連続形成したので、アルミがより均一
に蒸着され、アルミ配線のカバレージ不良が防止される
。よって、アルミ配線の断切れやエレクトロマイグレー
ションによる信幀性の低下が防止でき、デバイスの耐用
年数が向上できる。更に、絶縁膜の階段形状は、予めチ
ャネルストップ拡散層上に形成された中間絶縁膜を利用
して形成されるので、極めて少ない工数で容易に得られ
る等の特有の効果により上述のｔｌＭを解決し得る。
第１図乃至第５図は本発明装置に係わる実施例を示すも
ので、第１図は要部断面図、第２図は第１図のＡ−Ａ断
面図、第３図は第１図のＢ−Ｂ断面図、第４図は第２図
の製造工程図、第５図は第３図の製造工程図、第６図及
び第７図は従来例を示すもので、第６図は装置の要部平
面図、第７図は第６図のＡ−Ａ断面図である。 １０１・・・Ｐ型Ｓｉ基板、１０２・・・Ｎ型単結晶シ
リコン層、ｌ Ｏ３； １０５． １０７・ＳｉＯ２
膜、１０４・・ソース・ドレイン領域、１０６・・・チ
ャネルストップ拡散層、１０８・・・アルミ配線。 本ｔｌ［！ＬのｔｆＴ”Ｆｍ１ｉ２］ 第ｊ図 第２図 ７１．ｔＵのＢ−Ｂ１ｖＴ６’Ｅａ 第２記の叛垣工捏ｌ ケざｌ ■ ’！Ｊ３’ＥＪｆ）〜員ｉ工捏肥 第５図
ので、第１図は要部断面図、第２図は第１図のＡ−Ａ断
面図、第３図は第１図のＢ−Ｂ断面図、第４図は第２図
の製造工程図、第５図は第３図の製造工程図、第６図及
び第７図は従来例を示すもので、第６図は装置の要部平
面図、第７図は第６図のＡ−Ａ断面図である。 １０１・・・Ｐ型Ｓｉ基板、１０２・・・Ｎ型単結晶シ
リコン層、ｌ Ｏ３； １０５． １０７・ＳｉＯ２
膜、１０４・・ソース・ドレイン領域、１０６・・・チ
ャネルストップ拡散層、１０８・・・アルミ配線。 本ｔｌ［！ＬのｔｆＴ”Ｆｍ１ｉ２］ 第ｊ図 第２図 ７１．ｔＵのＢ−Ｂ１ｖＴ６’Ｅａ 第２記の叛垣工捏ｌ ケざｌ ■ ’！Ｊ３’ＥＪｆ）〜員ｉ工捏肥 第５図
Claims (1)
- 【特許請求の範囲】 同一基板上に高耐圧のバイポーラトランジスタ及びＡｌ
ゲートＭＯＳトランジスタを形成した半導体装置におい
て、 上記バイポーラトランジスタの高耐圧化のために厚膜に
形成された第１の絶縁膜と、 上記ＡｌゲートＭＯＳトランジスタのソース・ドレイン
領域を囲繞したチャネルストップ拡散層と、上記ソース
・ドレイン領域間に形成され、上記チャネルストップ拡
散層の部分上に臨む薄膜のゲート絶縁膜と、 上記第１の絶縁膜厚と上記ゲート絶縁膜厚との中間膜厚
を有し、上記第１の絶縁膜と上記ゲート絶縁膜との間に
形成されて上記第１の絶縁膜と上記ゲート絶縁膜とを階
段状に連続させる中間絶縁膜と、 これら第１の絶縁膜、中間絶縁膜及びゲート絶縁膜上に
形成されたアルミ配線とを具備したことを特徴とする半
導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4549089A JPH02226758A (ja) | 1989-02-28 | 1989-02-28 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4549089A JPH02226758A (ja) | 1989-02-28 | 1989-02-28 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02226758A true JPH02226758A (ja) | 1990-09-10 |
Family
ID=12720845
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4549089A Pending JPH02226758A (ja) | 1989-02-28 | 1989-02-28 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02226758A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100326236B1 (ko) * | 1998-12-30 | 2002-05-09 | 박종섭 | 모스/바이폴라복합트랜지스터를이용한반도체메모리장치의감지증폭기 |
| US6489657B1 (en) * | 1999-09-17 | 2002-12-03 | Sony Corporation | Semiconductor device with improved channel stopper |
-
1989
- 1989-02-28 JP JP4549089A patent/JPH02226758A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100326236B1 (ko) * | 1998-12-30 | 2002-05-09 | 박종섭 | 모스/바이폴라복합트랜지스터를이용한반도체메모리장치의감지증폭기 |
| US6489657B1 (en) * | 1999-09-17 | 2002-12-03 | Sony Corporation | Semiconductor device with improved channel stopper |
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