JPS6058651A - 半導体装置 - Google Patents
半導体装置Info
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 33
- 229910021417 amorphous silicon Inorganic materials 0.000 claims abstract description 24
- 239000000758 substrate Substances 0.000 claims abstract description 12
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 11
- 229910052710 silicon Inorganic materials 0.000 claims description 11
- 239000010703 silicon Substances 0.000 claims description 11
- 239000013078 crystal Substances 0.000 claims description 4
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 abstract description 12
- 238000000034 method Methods 0.000 abstract description 6
- 239000010410 layer Substances 0.000 abstract 4
- 229910052681 coesite Inorganic materials 0.000 abstract 3
- 229910052906 cristobalite Inorganic materials 0.000 abstract 3
- 239000000377 silicon dioxide Substances 0.000 abstract 3
- 235000012239 silicon dioxide Nutrition 0.000 abstract 3
- 229910052682 stishovite Inorganic materials 0.000 abstract 3
- 239000002344 surface layer Substances 0.000 abstract 3
- 229910052905 tridymite Inorganic materials 0.000 abstract 3
- 230000015572 biosynthetic process Effects 0.000 abstract 1
- 238000010276 construction Methods 0.000 abstract 1
- 238000009413 insulation Methods 0.000 abstract 1
- 230000010354 integration Effects 0.000 abstract 1
- 239000010408 film Substances 0.000 description 17
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 11
- 229910052782 aluminium Inorganic materials 0.000 description 11
- 238000009792 diffusion process Methods 0.000 description 11
- 229910052814 silicon oxide Inorganic materials 0.000 description 6
- 238000005530 etching Methods 0.000 description 4
- 239000012535 impurity Substances 0.000 description 4
- 238000000605 extraction Methods 0.000 description 3
- XYFCBTPGUUZFHI-UHFFFAOYSA-N Phosphine Chemical compound P XYFCBTPGUUZFHI-UHFFFAOYSA-N 0.000 description 2
- 238000000151 deposition Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 239000007789 gas Substances 0.000 description 2
- 229920002120 photoresistant polymer Polymers 0.000 description 2
- 229920001721 polyimide Polymers 0.000 description 2
- 239000009719 polyimide resin Substances 0.000 description 2
- 230000001681 protective effect Effects 0.000 description 2
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 1
- BLRPTPMANUNPDV-UHFFFAOYSA-N Silane Chemical compound [SiH4] BLRPTPMANUNPDV-UHFFFAOYSA-N 0.000 description 1
- 238000000137 annealing Methods 0.000 description 1
- 238000005234 chemical deposition Methods 0.000 description 1
- 239000003795 chemical substances by application Substances 0.000 description 1
- 238000005229 chemical vapour deposition Methods 0.000 description 1
- 239000011248 coating agent Substances 0.000 description 1
- 238000000576 coating method Methods 0.000 description 1
- 238000011982 device technology Methods 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 239000002019 doping agent Substances 0.000 description 1
- 238000001704 evaporation Methods 0.000 description 1
- 230000008020 evaporation Effects 0.000 description 1
- 238000010438 heat treatment Methods 0.000 description 1
- 229910052739 hydrogen Inorganic materials 0.000 description 1
- 239000001257 hydrogen Substances 0.000 description 1
- 125000004435 hydrogen atom Chemical class [H]* 0.000 description 1
- 238000002955 isolation Methods 0.000 description 1
- 210000003127 knee Anatomy 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 229910052698 phosphorus Inorganic materials 0.000 description 1
- 239000011574 phosphorus Substances 0.000 description 1
- 229910000073 phosphorus hydride Inorganic materials 0.000 description 1
- 238000001259 photo etching Methods 0.000 description 1
- 229910000077 silane Inorganic materials 0.000 description 1
- 239000005368 silicate glass Substances 0.000 description 1
- 238000010301 surface-oxidation reaction Methods 0.000 description 1
- 239000010409 thin film Substances 0.000 description 1
- 239000012808 vapor phase Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
- H01L27/0688—Integrated circuits having a three-dimensional layout
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔技術分野〕
本発明はアモルファス（非晶質）半導体を利用した半導
体装置技術に関する。
体装置技術に関する。
シリコン系アモルファス半導体（ａ −Ｓ ｉ ）、特
にその結合構造中に水素（Ｈ）を組み込んだ水素化アモ
ルファスシリコン（ａ−８ｉ：Ｈ）は置換形の不純物ド
ーピングが可能でｐｎ接合などの素子特性を制御でき良
好な光導電性を示すことが知られ、又、比較的に低い温
度で任意の基材上にデポジットできることにより低摩で
製造でき太陽電池などに利用されてｒる。
にその結合構造中に水素（Ｈ）を組み込んだ水素化アモ
ルファスシリコン（ａ−８ｉ：Ｈ）は置換形の不純物ド
ーピングが可能でｐｎ接合などの素子特性を制御でき良
好な光導電性を示すことが知られ、又、比較的に低い温
度で任意の基材上にデポジットできることにより低摩で
製造でき太陽電池などに利用されてｒる。
しかし、このよう々ａ−８ｉ：Ｈにｐｎ接合を形成して
トランジスタとして利用する場合・動作速度が遅いため
にそのままの形でデバイス化することは難しいという問
題点が生じることが本発明者によってあきらかとされた
。
トランジスタとして利用する場合・動作速度が遅いため
にそのままの形でデバイス化することは難しいという問
題点が生じることが本発明者によってあきらかとされた
。
本発明は上記のごときアモルファスＳｉの特性を利用し
てデバイスの３次元化による高密度ＩＣを実現すること
にある。
てデバイスの３次元化による高密度ＩＣを実現すること
にある。
そのほかの目的と新規な特徴は本願の記述においてあき
らかになるであろう。
らかになるであろう。
本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば亀下記のとおりである。
を簡単に説明すれば亀下記のとおりである。
すなわち、シリコン半導体基体の一主面にトランジスタ
などの半導体素子を形成したものの上にアモルファス−
シリコン層を形成し、このアモルフ丁スシリコン層の表
面に絶縁ゲート電極と、この絶縁ゲート電極をはさんで
アモルファスシリコン層とオーミック接触するソース・
ドレイン電極とからなるＭＯＳＦＥＴ等を形成すること
罠より、半導体装置を３次元的に構成して高密化を実現
できるものである。
などの半導体素子を形成したものの上にアモルファス−
シリコン層を形成し、このアモルフ丁スシリコン層の表
面に絶縁ゲート電極と、この絶縁ゲート電極をはさんで
アモルファスシリコン層とオーミック接触するソース・
ドレイン電極とからなるＭＯＳＦＥＴ等を形成すること
罠より、半導体装置を３次元的に構成して高密化を実現
できるものである。
〔実施例１〕
第１図は本発明の一実施例を示すものであって、アモル
ファス−シリコンを用いた半導体装置の断面図である。
ファス−シリコンを用いた半導体装置の断面図である。
同図において、■はシリコン結晶基体、２，３は基体表
面に不純前選択拡散により形成した素子領域、例えばト
ランジスタのペース、エミッタ領域である。４は拡散マ
スクに使用したシリコン酸化物（Ｓｉｎ、）膜である。
面に不純前選択拡散により形成した素子領域、例えばト
ランジスタのペース、エミッタ領域である。４は拡散マ
スクに使用したシリコン酸化物（Ｓｉｎ、）膜である。
５はアルミニウム電極で素子領域にそれぞれオーミック
接続する。６は保護用絶縁膜で、例えばＣＶＤ（気相化
学堆積法）にょるＳｔＯ！膜又はポリイミド系樹脂等の
有機性絶縁膜である。７はアモルファスシリコン層であ
って、上記絶縁膜６上にグロー放電法等にエリデポジッ
ト（堆積）したものである。８は電極取り出しのための
高濃度不純物拡散層である。９は表面酸化によるシリコ
ン酸化膜％１０はアルミニウム電極Ａ、Ｂで上記拡散層
８にオーミック接続する。１１はゲート用テルミニウム
電極ＣＧ）で上記シリコン酸化膜９の上に設けられる。
接続する。６は保護用絶縁膜で、例えばＣＶＤ（気相化
学堆積法）にょるＳｔＯ！膜又はポリイミド系樹脂等の
有機性絶縁膜である。７はアモルファスシリコン層であ
って、上記絶縁膜６上にグロー放電法等にエリデポジッ
ト（堆積）したものである。８は電極取り出しのための
高濃度不純物拡散層である。９は表面酸化によるシリコ
ン酸化膜％１０はアルミニウム電極Ａ、Ｂで上記拡散層
８にオーミック接続する。１１はゲート用テルミニウム
電極ＣＧ）で上記シリコン酸化膜９の上に設けられる。
上記半導体構造において保護用絶縁膜６がら下の領域は
在来の半導体素子、例えばｎｐｎ型トランジスタでアリ
、アモルファス・シリコン層の表面に形成された素子は
可変抵抗層として使用できる。この可変抵抗層はゲート
電極Ｇへの電圧印加によってＡ−Ｂ間の抵抗を変化させ
ることができる。第２図はアモルファスシリコンを用い
た抵抗のＶ−１ｔＨ性を示すものである。
在来の半導体素子、例えばｎｐｎ型トランジスタでアリ
、アモルファス・シリコン層の表面に形成された素子は
可変抵抗層として使用できる。この可変抵抗層はゲート
電極Ｇへの電圧印加によってＡ−Ｂ間の抵抗を変化させ
ることができる。第２図はアモルファスシリコンを用い
た抵抗のＶ−１ｔＨ性を示すものである。
上記のアモルファス拳シリコン層ｆ）表面に形成された
素子は能動素子、たとえばＭＯＳＦＥＴとして使用する
こともできる。
素子は能動素子、たとえばＭＯＳＦＥＴとして使用する
こともできる。
〔実施例２〕
第３図乃至第９図は本発明の他の一実施例を示すもので
あって、アモルファス・シリコンを用いた半導体装置を
その製造プロセスの工程断面図である。
あって、アモルファス・シリコンを用いた半導体装置を
その製造プロセスの工程断面図である。
以下各工程に従って詳述する。
（１）第３図に示すように１公知のバイポーラＩＣプロ
セスにより半導体基体の上にｎｐｎ）ランジスタを形成
する。
セスにより半導体基体の上にｎｐｎ）ランジスタを形成
する。
すなわち、ｐ型シリコン結晶基板（サブストレート）１
２上にｎ＋型埋込層１３を介してｎ型シ１１コン層１を
エピタキシャル成長させ、選択拡散によるアイソレージ
タンｐ型層１４．コレクタ取出しのためのｎ＋型層１５
．ペースｐ型拡散層２゜エミッ／ｊｎ＋型拡散層３を形
成し、表面のシリコンｒｌｌ化膜４をコンタクトホトエ
ッチし、アルミニウム電極５を各領域にコンタクトさせ
る。
２上にｎ＋型埋込層１３を介してｎ型シ１１コン層１を
エピタキシャル成長させ、選択拡散によるアイソレージ
タンｐ型層１４．コレクタ取出しのためのｎ＋型層１５
．ペースｐ型拡散層２゜エミッ／ｊｎ＋型拡散層３を形
成し、表面のシリコンｒｌｌ化膜４をコンタクトホトエ
ッチし、アルミニウム電極５を各領域にコンタクトさせ
る。
（２）全面にＣＶＤ法によるＰＳＧ（リン拳シリケート
ガラス）をデポジットし、又はポリイミド系樹脂等を塗
布、ベーキングした上番τ保い絶縁膜６を形成した後、
スルーホールエッチを行なってｍ４図に示すように外部
へ取り出すべきアルミニウム電極（配線）５の一部を露
出する。
ガラス）をデポジットし、又はポリイミド系樹脂等を塗
布、ベーキングした上番τ保い絶縁膜６を形成した後、
スルーホールエッチを行なってｍ４図に示すように外部
へ取り出すべきアルミニウム電極（配線）５の一部を露
出する。
ｆ３１ 全面にアモルファス・シリコン層７を堆積する
。たと工ば、シラン （ｂ＋Ｈ，） ガスを直流あるい
は高周波グロー放電中で分解し１通常２００〜３００℃
加熱さかた前記半導体素子の表面に第５図に示すように
薄膜状にａ−８ｌ：Ｈを適当な厚さく１０μｍ又はそれ
以上）に成長させる。
。たと工ば、シラン （ｂ＋Ｈ，） ガスを直流あるい
は高周波グロー放電中で分解し１通常２００〜３００℃
加熱さかた前記半導体素子の表面に第５図に示すように
薄膜状にａ−８ｌ：Ｈを適当な厚さく１０μｍ又はそれ
以上）に成長させる。
＋４） 上記アモルファス−シリコン層７０表面にｐ（
リン）不純物をイオン打込み、又はデポジットし、拡散
のためのアニールを行って第６図に示すように、高濃度
のｎ＋型ａ−８ｉ：Ｈ層１６を得る。
リン）不純物をイオン打込み、又はデポジットし、拡散
のためのアニールを行って第６図に示すように、高濃度
のｎ＋型ａ−８ｉ：Ｈ層１６を得る。
なお・ このような拡散によらないで、フォスフィン（
ＰＨｓ）をドーパンガスとして前記ＳｉＨ，に加えなが
ら新たにｎ＋型ａ −Ｓｉ ：Ｈ層を形成するようにし
てもよい。
ＰＨｓ）をドーパンガスとして前記ＳｉＨ，に加えなが
ら新たにｎ＋型ａ −Ｓｉ ：Ｈ層を形成するようにし
てもよい。
（５）第７図に示すようにホトレジスト処理圧よりマス
ク１７ヲ形１１ｉ１１−し、アモルファス・シリコン層
の一部を選択的にエッチして、凹部１８，１９をあける
。このうち、下部のｎｐｎ）ランジスタからの電極取り
出し部とする凹部１８は下のアルミニウム配線に到達す
る程度に深くエッチする必要がある。
ク１７ヲ形１１ｉ１１−し、アモルファス・シリコン層
の一部を選択的にエッチして、凹部１８，１９をあける
。このうち、下部のｎｐｎ）ランジスタからの電極取り
出し部とする凹部１８は下のアルミニウム配線に到達す
る程度に深くエッチする必要がある。
（６） 熱酸化又はＣＶＤ法により凹部の形成されたア
モルファスシリコ２層の表面全面に第８図に示すように
シリコン酸化物（Ｓｉｎ、 ）膜９を形成する。
モルファスシリコ２層の表面全面に第８図に示すように
シリコン酸化物（Ｓｉｎ、 ）膜９を形成する。
このあとコンタクトホトエッチを行いｎｐｎ）ランジス
タからの電極取り出し部とｌる凹部１８の底部の上のＳ
ｉＯ，膜及び凹部１９の形成されないｎ＋型ａ−８ｉ：
Ｈ層の表面の８１０２膜をエッチ除去する。
タからの電極取り出し部とｌる凹部１８の底部の上のＳ
ｉＯ，膜及び凹部１９の形成されないｎ＋型ａ−８ｉ：
Ｈ層の表面の８１０２膜をエッチ除去する。
（７ｊ アルミニラムラ、蒸着し、ハクーニングエッチ
することによりアルミニウム電極ｉｏ、ｉｘ。
することによりアルミニウム電極ｉｏ、ｉｘ。
２０を形成する。このうち、１０はアモルファス・シリ
コン抵抗素子の電極、１１はゲート電極、２０はｎｐｎ
）ランジスタのコレクタ電極となる。
コン抵抗素子の電極、１１はゲート電極、２０はｎｐｎ
）ランジスタのコレクタ電極となる。
以上実施例で説明した本発明によれば下記のような効果
が得られる。
が得られる。
（１）在来の半導体素子の上を有効に利用してアモルフ
ァス半導体に抵抗などの受動素子やＭＯＳＦＥＴなどの
能動素子を形成し、半導体装置の３次元化による高密度
化が実現できる。
ァス半導体に抵抗などの受動素子やＭＯＳＦＥＴなどの
能動素子を形成し、半導体装置の３次元化による高密度
化が実現できる。
（２）アモルファス・シリコンは比較的低温度で形成で
き、拡散、エッチ等の加工が容易であり・素子の形成が
可能である。
き、拡散、エッチ等の加工が容易であり・素子の形成が
可能である。
（３） アモルファス・シリコンは可変抵抗等ノ動作速
度を要しない素子として使用し、ＩＣ特性を任意に変更
できる。
度を要しない素子として使用し、ＩＣ特性を任意に変更
できる。
以上本発明者によっＣなされた発明を実施例にもとづき
具体的に説明したが、本発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で穏々変更可
能であることはいうまでもない。たとえば、アモルファ
ス層の一部にフォトコンデンサを形成し、回路の一部と
して利用することができる。
具体的に説明したが、本発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で穏々変更可
能であることはいうまでもない。たとえば、アモルファ
ス層の一部にフォトコンデンサを形成し、回路の一部と
して利用することができる。
本発明はＩＣ，ＬＳＩ等の半導体装置一般に利用ひきる
。
。
以上の説明では主として本発明者によってなされた発明
をその背景となった利用分野である半導体装置釦適用し
た場合について説明したが、それに限定されるものでは
ない。
をその背景となった利用分野である半導体装置釦適用し
た場合について説明したが、それに限定されるものでは
ない。
第１図は不発明による一実施例を示すものであって、ア
モルファス魯シリコンを利用した半導体装置の断面図で
ある。 第２図はアモルファスシリコンのＩ −Ｖ％性ヲ示す曲
線図である。 第３図乃至第９図は本発明による他の一実施例を示すも
のであって、アモルファスシリコンを利用した半導体装
置のプロセスの一部を示す工程断面図である。 １・・・シリコン基体（エピタキシャルｎ型シリコンｆ
ｆ１）、２・・・ベースｐｕｓ、３・・・エミ、、りｎ
＋型層、４・・・シリコン酸化物膜、５・・・アルミニ
ウム電！ （配、Ｗ） 、６・・・絶縁膜・７・・・ア
モルファス・シリコン層、８・・・高濃度拡散層、９・
・・シリコン酸化物膜、１０・・・アルミニウム電極、
１１・・・ゲート・アルミニウム電極、１２・・・ｐ型
シリコン基板（サブストレー））、１３・・・ｎ＋型埋
込層％ １４・・アイソレージロンｐ型層、１５・・・
コレクタ取出し部ｎ＋型層、１６・・・口“型拡散層、
１７・・・ホトレジストマスク、１Ｂ、１９・・・凹部
、２０・・・アルミニウム電極。 代理人 弁理士 高 橋 明 夫１ 、＼、１ 、・
ニ ー／ 第 １ 図 Ｊ 第 ２ 図 第 ６ 図 ｆ 第 ８ 図 第 ９ 図
モルファス魯シリコンを利用した半導体装置の断面図で
ある。 第２図はアモルファスシリコンのＩ −Ｖ％性ヲ示す曲
線図である。 第３図乃至第９図は本発明による他の一実施例を示すも
のであって、アモルファスシリコンを利用した半導体装
置のプロセスの一部を示す工程断面図である。 １・・・シリコン基体（エピタキシャルｎ型シリコンｆ
ｆ１）、２・・・ベースｐｕｓ、３・・・エミ、、りｎ
＋型層、４・・・シリコン酸化物膜、５・・・アルミニ
ウム電！ （配、Ｗ） 、６・・・絶縁膜・７・・・ア
モルファス・シリコン層、８・・・高濃度拡散層、９・
・・シリコン酸化物膜、１０・・・アルミニウム電極、
１１・・・ゲート・アルミニウム電極、１２・・・ｐ型
シリコン基板（サブストレー））、１３・・・ｎ＋型埋
込層％ １４・・アイソレージロンｐ型層、１５・・・
コレクタ取出し部ｎ＋型層、１６・・・口“型拡散層、
１７・・・ホトレジストマスク、１Ｂ、１９・・・凹部
、２０・・・アルミニウム電極。 代理人 弁理士 高 橋 明 夫１ 、＼、１ 、・
ニ ー／ 第 １ 図 Ｊ 第 ２ 図 第 ６ 図 ｆ 第 ８ 図 第 ９ 図
Claims (1)
- 【特許請求の範囲】 １、半導体結晶基体の一生面に半導体素子が形成され、
上記主面上にアモルファス半導体層が形成され、アモル
ファス半導体層の表面に絶縁ゲート電極とこの絶縁ゲー
ト電極をはさんで設けられたアモルファス半導体層表面
とオーミック接触する電極とからなる半導体素子が形成
されていることを特徴とする半導体装置。 ２、上記半導体結晶基体はシリコンからなり、上記アモ
ルファス半導体層はアモルファスシリ２コンからなる特
許請求の範囲第１項に記載の半導体装置０ ８、 上記アモルファス半導体層の一部表面に凹部が形
成され、この凹部表面に絶縁ゲート電極が形成されてい
る特許請求の範囲第１項又は第２項に記載の半導体装置
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16661283A JPS6058651A (ja) | 1983-09-12 | 1983-09-12 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16661283A JPS6058651A (ja) | 1983-09-12 | 1983-09-12 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6058651A true JPS6058651A (ja) | 1985-04-04 |
Family
ID=15834532
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16661283A Pending JPS6058651A (ja) | 1983-09-12 | 1983-09-12 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6058651A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62236546A (ja) * | 1986-04-09 | 1987-10-16 | 株式会社 吉田製作所 | 歯科治療設備の制御システム |
| JPH02246262A (ja) * | 1989-03-20 | 1990-10-02 | New Japan Radio Co Ltd | 半導体装置 |
-
1983
- 1983-09-12 JP JP16661283A patent/JPS6058651A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62236546A (ja) * | 1986-04-09 | 1987-10-16 | 株式会社 吉田製作所 | 歯科治療設備の制御システム |
| JPH02246262A (ja) * | 1989-03-20 | 1990-10-02 | New Japan Radio Co Ltd | 半導体装置 |
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