JPH05234884A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPH05234884A JPH05234884A JP3367892A JP3367892A JPH05234884A JP H05234884 A JPH05234884 A JP H05234884A JP 3367892 A JP3367892 A JP 3367892A JP 3367892 A JP3367892 A JP 3367892A JP H05234884 A JPH05234884 A JP H05234884A
- Authority
- JP
- Japan
- Prior art keywords
- insulating film
- film
- layer
- epitaxial layer
- window
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
Links
Landscapes
- Element Separation (AREA)
- Recrystallisation Techniques (AREA)
Abstract
(57)【要約】
【目的】 SOI 構造に関し，リーク電流を低減するため
に下地酸化膜／Si層界面に熱酸化膜を挟む方法であっ
て, プロセスが簡単で，高集積化に適し，素子分離耐圧
が高く，ソフトエラー対策の可能な方法の提供を目的と
する。 【構成】 １）基板１上に下地絶縁膜２を成長して窓３
を開口し，窓内の基板を種にしてエピ層４を成長し，窓
を含む素子領域ごとにエピ層を分離し，下地絶縁膜を除
去し，露出されたエピ層上に熱酸化膜５を形成し，下地
絶縁膜が除去された空洞部に新規下地絶縁膜６を埋め込
み，エピ層に素子形成する，２）分割されたエピ層４に
素子を形成する際に窓の部分を含んで素子分離領域とす
る，３）新規下地絶縁膜６にエピ層４と同導電型のポリ
シリコン膜を用いる，４）基板１の表面に凸部を形成
し，基板上に下地絶縁膜を成長しエッチバックして凸部
の表面を露出し凸部を種にして該下地絶縁膜上にエピ層
４を成長するように構成する。
に下地酸化膜／Si層界面に熱酸化膜を挟む方法であっ
て, プロセスが簡単で，高集積化に適し，素子分離耐圧
が高く，ソフトエラー対策の可能な方法の提供を目的と
する。 【構成】 １）基板１上に下地絶縁膜２を成長して窓３
を開口し，窓内の基板を種にしてエピ層４を成長し，窓
を含む素子領域ごとにエピ層を分離し，下地絶縁膜を除
去し，露出されたエピ層上に熱酸化膜５を形成し，下地
絶縁膜が除去された空洞部に新規下地絶縁膜６を埋め込
み，エピ層に素子形成する，２）分割されたエピ層４に
素子を形成する際に窓の部分を含んで素子分離領域とす
る，３）新規下地絶縁膜６にエピ層４と同導電型のポリ
シリコン膜を用いる，４）基板１の表面に凸部を形成
し，基板上に下地絶縁膜を成長しエッチバックして凸部
の表面を露出し凸部を種にして該下地絶縁膜上にエピ層
４を成長するように構成する。
Description
【０００１】
【産業上の利用分野】本発明は半導体装置の製造方法に
係り，特にSOI (Silicon on Insulator)構造の半導体装
置のリーク電流の抑制方法に関する。
係り，特にSOI (Silicon on Insulator)構造の半導体装
置のリーク電流の抑制方法に関する。
【０００２】近年, 半導体装置の高集積化に伴い, 素子
間の距離が短縮されて素子分離技術と浅い接合形成技術
が不可欠となってきた。これらの要求を満たすためには
SOI構造が理想的であり，広く用いられるようになって
きた。
間の距離が短縮されて素子分離技術と浅い接合形成技術
が不可欠となってきた。これらの要求を満たすためには
SOI構造が理想的であり，広く用いられるようになって
きた。
【０００３】
【従来の技術】通常, SOI 構造は半導体基板上に形成し
た気相成長(CVD) による二酸化シリコン(SiO2)膜の上に
単結晶シリコン(Si)膜を形成するか，SIMOX(Separation
byIMplanted OXigen) 法により, Si基板内部に酸素
(O2)を注入して絶縁層を形成し，その上のSi層を素子形
成層としている。
た気相成長(CVD) による二酸化シリコン(SiO2)膜の上に
単結晶シリコン(Si)膜を形成するか，SIMOX(Separation
byIMplanted OXigen) 法により, Si基板内部に酸素
(O2)を注入して絶縁層を形成し，その上のSi層を素子形
成層としている。
【０００４】しかし，このようにして形成されたSOI 構
造のSi層に形成したpn接合が下地酸化膜（CVD SiO2膜ま
たはSIMOX 酸化膜) に接しているために, リーク電流が
観察される。このリーク電流は下地酸化膜／Si膜界面を
流れる。この現象は下地酸化膜界面の未結合手を電流が
流れているものと考えられる。
造のSi層に形成したpn接合が下地酸化膜（CVD SiO2膜ま
たはSIMOX 酸化膜) に接しているために, リーク電流が
観察される。このリーク電流は下地酸化膜／Si膜界面を
流れる。この現象は下地酸化膜界面の未結合手を電流が
流れているものと考えられる。
【０００５】このため，下地酸化膜／Si層界面に安定な
熱酸化膜を挟む試みが提案されている1)。 1) 例えば, 特開昭63-258063 号公報参照
熱酸化膜を挟む試みが提案されている1)。 1) 例えば, 特開昭63-258063 号公報参照
【０００６】
【発明が解決しようとする課題】従来のSOI 構造では，
デバイスの高集積化，低消費電力化に伴い微小なリーク
電流の素子動作に与える影響が無視できなくなってき
た。このため，SOI 構造の長所が十分に発揮できないと
いう問題があった。
デバイスの高集積化，低消費電力化に伴い微小なリーク
電流の素子動作に与える影響が無視できなくなってき
た。このため，SOI 構造の長所が十分に発揮できないと
いう問題があった。
【０００７】本発明はSOI 構造のSi層に形成されたpn接
合が酸化膜界面に接することにより生ずるリーク電流を
低減するために下地酸化膜／Si層界面に熱酸化膜を挟む
方法であって，プロセスが簡単で，高集積化に適し，素
子分離耐圧が高く，ソフトエラー対策の可能な方法の提
供を目的とする。
合が酸化膜界面に接することにより生ずるリーク電流を
低減するために下地酸化膜／Si層界面に熱酸化膜を挟む
方法であって，プロセスが簡単で，高集積化に適し，素
子分離耐圧が高く，ソフトエラー対策の可能な方法の提
供を目的とする。
【０００８】
【課題を解決するための手段】上記課題の解決は，１）
半導体基板１上に下地絶縁膜２を成長し，該下地絶縁膜
にエピタキシャル成長用の窓３を開口する第１工程と,
該窓内の該半導体基板を種にして該下地絶縁膜上にエピ
タキシャル層４を成長する第２工程と, 該窓を含む素子
領域ごとに該エピタキシャル層を分離し，選択的に下地
絶縁膜を露出する第３工程と, 露出領域の該下地絶縁膜
よりエッチングを開始し，該エピタキシャル層の庇がで
きるまで該下地絶縁膜を除去する第４工程と，該エッチ
ングによって露出された該庇を含むエピタキシャル層上
に熱酸化膜５を形成する第５工程と, 該下地絶縁膜が除
去された空洞部に新規下地絶縁膜(6) を埋め込む第６工
程と, 該エピタキシャル層に素子形成する第７工程とを
有する半導体装置の製造方法，あるいは２）分割された
前記エピタキシャル層４に素子を形成し，その際に前記
窓の部分を含んで素子分離領域を形成する前記１）記載
の半導体装置の製造方法，あるいは３）前記新規下地絶
縁膜６に前記エピタキシャル層４と同導電型のポリシリ
コン膜を用いる前記１）あるいは２）記載の半導体装置
の製造方法，あるいは４）請求項１の第１および第２の
工程に代えて，半導体基板(1) の表面に凸部を形成し，
該半導体基板上に下地絶縁膜を成長し，該下地絶縁膜を
エッチバックして該凸部の表面を露出する工程と，該凸
部の該半導体基板を種にして該下地絶縁膜上にエピタキ
シャル層(4）を成長する工程とを用いる前記１）あるい
は２）あるいは３）記載の半導体装置の製造方法により
達成される。
半導体基板１上に下地絶縁膜２を成長し，該下地絶縁膜
にエピタキシャル成長用の窓３を開口する第１工程と,
該窓内の該半導体基板を種にして該下地絶縁膜上にエピ
タキシャル層４を成長する第２工程と, 該窓を含む素子
領域ごとに該エピタキシャル層を分離し，選択的に下地
絶縁膜を露出する第３工程と, 露出領域の該下地絶縁膜
よりエッチングを開始し，該エピタキシャル層の庇がで
きるまで該下地絶縁膜を除去する第４工程と，該エッチ
ングによって露出された該庇を含むエピタキシャル層上
に熱酸化膜５を形成する第５工程と, 該下地絶縁膜が除
去された空洞部に新規下地絶縁膜(6) を埋め込む第６工
程と, 該エピタキシャル層に素子形成する第７工程とを
有する半導体装置の製造方法，あるいは２）分割された
前記エピタキシャル層４に素子を形成し，その際に前記
窓の部分を含んで素子分離領域を形成する前記１）記載
の半導体装置の製造方法，あるいは３）前記新規下地絶
縁膜６に前記エピタキシャル層４と同導電型のポリシリ
コン膜を用いる前記１）あるいは２）記載の半導体装置
の製造方法，あるいは４）請求項１の第１および第２の
工程に代えて，半導体基板(1) の表面に凸部を形成し，
該半導体基板上に下地絶縁膜を成長し，該下地絶縁膜を
エッチバックして該凸部の表面を露出する工程と，該凸
部の該半導体基板を種にして該下地絶縁膜上にエピタキ
シャル層(4）を成長する工程とを用いる前記１）あるい
は２）あるいは３）記載の半導体装置の製造方法により
達成される。
【０００９】
【作用】本発明では，SOI 構造のSi層（素子形成層）を
形成した後, Si層の下にある下地酸化膜を一旦除去した
後に, Si層の表面を数10Å以上熱酸化した後に, CVD 膜
により埋め込んで再度下地絶縁膜を形成している。
形成した後, Si層の下にある下地酸化膜を一旦除去した
後に, Si層の表面を数10Å以上熱酸化した後に, CVD 膜
により埋め込んで再度下地絶縁膜を形成している。
【００１０】以上の工程により, Si層に形成されたpn接
合が安定な熱酸化膜に接触するためにリーク電流を低減
できる。本発明は，SOI 構造のSi層を下地絶縁膜の開口
に露出した基板（種）よりエピタキシャル成長して形成
するため，サブミクロン級の微小な開口を高密度に配置
することにより，また，素子分離領域は薄いSi層をエッ
チングして分離するため，素子分離領域の専有面積を極
度に小さくできて高集積化が達成でき，しかも素子間は
熱酸化膜を介在した新規下地絶縁膜で分離されるため，
高耐圧の素子分離が実現できる。
合が安定な熱酸化膜に接触するためにリーク電流を低減
できる。本発明は，SOI 構造のSi層を下地絶縁膜の開口
に露出した基板（種）よりエピタキシャル成長して形成
するため，サブミクロン級の微小な開口を高密度に配置
することにより，また，素子分離領域は薄いSi層をエッ
チングして分離するため，素子分離領域の専有面積を極
度に小さくできて高集積化が達成でき，しかも素子間は
熱酸化膜を介在した新規下地絶縁膜で分離されるため，
高耐圧の素子分離が実現できる。
【００１１】本発明の素子分離方法は, 従来の選択酸化
(LOCOS) 法に比して専有面積が小さくてすみ，且つLOCO
S 酸化膜のようにその下側のリークによる素子分離耐圧
低下の心配がない。さらに, 従来のトレンチ分離法は深
いトレンチを掘るため深いトレンチ内の洗浄が困難なた
めに生ずる耐圧低下の問題があるが, 本発明の素子分離
方法はこの問題を解決できる。
(LOCOS) 法に比して専有面積が小さくてすみ，且つLOCO
S 酸化膜のようにその下側のリークによる素子分離耐圧
低下の心配がない。さらに, 従来のトレンチ分離法は深
いトレンチを掘るため深いトレンチ内の洗浄が困難なた
めに生ずる耐圧低下の問題があるが, 本発明の素子分離
方法はこの問題を解決できる。
【００１２】また，下地酸化膜の除去はフッ酸によるウ
エット処理等で極めて容易に行え，エピタキシャル種を
支柱として傘状に保持されたSi層の下側には, CVD 法に
より再度の下地絶縁膜をSi層に歪みを与えないようにSi
O2, 窒化シリコン(Si3N4) ,ポリシリコン等を極めて容
易に埋め込むことができる。
エット処理等で極めて容易に行え，エピタキシャル種を
支柱として傘状に保持されたSi層の下側には, CVD 法に
より再度の下地絶縁膜をSi層に歪みを与えないようにSi
O2, 窒化シリコン(Si3N4) ,ポリシリコン等を極めて容
易に埋め込むことができる。
【００１３】また，前記Si層を下地絶縁膜の開口に露出
した基板（種）よりエピタキシャル成長して形成し，下
地酸化膜を一旦除去した後は種を支柱として傘状にSi層
が保持されるため，再度の下地絶縁膜の埋め込みに際し
種との接続部分に歪みが入りやすいが，下地絶縁膜の埋
め込み後この部分を素子分離領域として除去することに
よりこの問題を解決できる。
した基板（種）よりエピタキシャル成長して形成し，下
地酸化膜を一旦除去した後は種を支柱として傘状にSi層
が保持されるため，再度の下地絶縁膜の埋め込みに際し
種との接続部分に歪みが入りやすいが，下地絶縁膜の埋
め込み後この部分を素子分離領域として除去することに
よりこの問題を解決できる。
【００１４】また，再度の下地埋込膜をCVD 法により前
記Si層と同導電型のポリシリコンで埋め込んで素子の周
りを囲めばソフトエラー対策として利用できる2)。 2) 例えば, 特開示昭 61-231747号公報 参照
記Si層と同導電型のポリシリコンで埋め込んで素子の周
りを囲めばソフトエラー対策として利用できる2)。 2) 例えば, 特開示昭 61-231747号公報 参照
【００１５】
【実施例】図１(A) 〜(H) は本発明の実施例１の説明図
である。図１(A) において，ｐ型Si基板１上に下地絶縁
膜として厚さ2000ÅのCVD SiO2膜２を成長し，エピタキ
シャル成長用の窓３を開口する。なお，この窓は点線で
示されるように上向きに漸次広がったテーパをつける
と，エピタキシャル層にかかる歪みを低減できる。
である。図１(A) において，ｐ型Si基板１上に下地絶縁
膜として厚さ2000ÅのCVD SiO2膜２を成長し，エピタキ
シャル成長用の窓３を開口する。なお，この窓は点線で
示されるように上向きに漸次広がったテーパをつける
と，エピタキシャル層にかかる歪みを低減できる。
【００１６】窓の径は 0.8μｍφで, エッチングはCF4/
H2ガスを用いた反応性イオンエッチング(RIE) を用い
た。図１(B) において，開口した窓内のSiを種にして基
板上にSiエピタキシャル層４を成長する。
H2ガスを用いた反応性イオンエッチング(RIE) を用い
た。図１(B) において，開口した窓内のSiを種にして基
板上にSiエピタキシャル層４を成長する。
【００１７】エピタキシャル成長の前処理は, 成長室内
で減圧下, 950 ℃で水素(H2)を流して行った。この後,
減圧下でSiH2Cl2/HCl/H2(1:4:100) を流して選択的エピ
タキシャル成長する。
で減圧下, 950 ℃で水素(H2)を流して行った。この後,
減圧下でSiH2Cl2/HCl/H2(1:4:100) を流して選択的エピ
タキシャル成長する。
【００１８】図１(C) において，リソグラフィを用い
て，Siエピタキシャル層４を素子（トランジスタ）領域
ごとに分離する。図１(H) は平面図である。図１(D) に
おいて，フッ化水素酸（HF溶液1/100)により, CVD SiO2
膜２を溶解する。
て，Siエピタキシャル層４を素子（トランジスタ）領域
ごとに分離する。図１(H) は平面図である。図１(D) に
おいて，フッ化水素酸（HF溶液1/100)により, CVD SiO2
膜２を溶解する。
【００１９】図１(E) において，露出されたSiエピタキ
シャル層４の表面に，900 ℃の熱酸化により厚さ500 Å
のSiO2膜５膜を形成する。次いで, 除去されたCVD SiO2
膜２の空洞部を埋め込んで新規下地絶縁膜としてCVD Si
O2膜６を成長する。
シャル層４の表面に，900 ℃の熱酸化により厚さ500 Å
のSiO2膜５膜を形成する。次いで, 除去されたCVD SiO2
膜２の空洞部を埋め込んで新規下地絶縁膜としてCVD Si
O2膜６を成長する。
【００２０】また，CVD SiO2膜の代わりに，Si3N4 膜，
またはポリシリコン膜を用いてもよい。ポリシリコン膜
の場合はSiエピタキシャル層４と同型の不純物を導入
し，さらに高不純物濃度にするとα線によるソフトエラ
ーの防止に役立つ。
またはポリシリコン膜を用いてもよい。ポリシリコン膜
の場合はSiエピタキシャル層４と同型の不純物を導入
し，さらに高不純物濃度にするとα線によるソフトエラ
ーの防止に役立つ。
【００２１】図１(F) において，基板表面の余分なCVD
SiO2膜６およびSiO2膜５を除去してSiエピタキシャル層
４の表面を露出させる。図１(G) において，通常工程に
より，Siエピタキシャル層４上にゲート絶縁膜７を介し
てゲート８を形成し，ゲートに自己整合してイオン注入
によりソースドレイン領域９を形成する。
SiO2膜６およびSiO2膜５を除去してSiエピタキシャル層
４の表面を露出させる。図１(G) において，通常工程に
より，Siエピタキシャル層４上にゲート絶縁膜７を介し
てゲート８を形成し，ゲートに自己整合してイオン注入
によりソースドレイン領域９を形成する。
【００２２】図２(A) 〜(C) は本発明の実施例２の説明
図である。この例は，図１の分割されたSiエピタキシャ
ル層４に複数のトランジスタを作製し，エピタキシャル
種部分をリソグラフィを用いて除去したものである。
図である。この例は，図１の分割されたSiエピタキシャ
ル層４に複数のトランジスタを作製し，エピタキシャル
種部分をリソグラフィを用いて除去したものである。
【００２３】図２(A) は図１(F) と同じである。図２
(B) において，分割されたSiエピタキシャル層４に複数
のトランジスタを形成する。
(B) において，分割されたSiエピタキシャル層４に複数
のトランジスタを形成する。
【００２４】この際，Siエピタキシャル層４のエピタキ
シャル種部分は結晶欠陥が発生するおそれがあるので，
図２(C) の素子分離工程で除去する。図３(A) 〜(D) は
本発明の実施例３の説明図である。
シャル種部分は結晶欠陥が発生するおそれがあるので，
図２(C) の素子分離工程で除去する。図３(A) 〜(D) は
本発明の実施例３の説明図である。
【００２５】図３(A) において，RIE を用いて, 半導体
基板１をパターニングして凸部を形成する。図３(B) に
おいて，基板上に下地絶縁膜としてCVD SiO2膜２を成長
する。
基板１をパターニングして凸部を形成する。図３(B) に
おいて，基板上に下地絶縁膜としてCVD SiO2膜２を成長
する。
【００２６】図３(C) において，CVD SiO2膜２をエッチ
バックして凸部の表面を露出し, 基板表面を平坦化す
る。図３(D) において，凸部の半導体基板を種にして,
CVD SiO2膜２上にSiエピタキシャル層４を成長する。
バックして凸部の表面を露出し, 基板表面を平坦化す
る。図３(D) において，凸部の半導体基板を種にして,
CVD SiO2膜２上にSiエピタキシャル層４を成長する。
【００２７】この後の工程は, 図１(C) に続く。
【００２８】
【発明の効果】本発明によれば, SOI 構造のSi層に形成
されたpn接合が酸化膜界面に接することにより生ずるリ
ーク電流を低減するために下地酸化膜／Si層界面に熱酸
化膜を挟む際に，プロセスが簡単で，高集積化に適し，
素子分離耐圧が高く，ソフトエラー対策の可能な方法が
提供された。
されたpn接合が酸化膜界面に接することにより生ずるリ
ーク電流を低減するために下地酸化膜／Si層界面に熱酸
化膜を挟む際に，プロセスが簡単で，高集積化に適し，
素子分離耐圧が高く，ソフトエラー対策の可能な方法が
提供された。
【図１】 本発明の実施例１の説明図
【図２】 本発明の実施例２の説明図
【図３】 本発明の実施例３の説明図
１ 半導体基板でSi基板， ２ 下地絶縁膜でCVD SiO2膜 ３ エピタキシャル成長用の窓 ４ エピタキシャル層 ５ 熱酸化膜でSiO2膜 ６ 新規下地絶縁膜でCVD SiO2膜またはCVD Si3N4 膜ま
たはポリシリコン膜 ７ ゲート絶縁膜 ８ ゲート ９ ソースドレイン領域
たはポリシリコン膜 ７ ゲート絶縁膜 ８ ゲート ９ ソースドレイン領域
Claims (4)
- 【請求項１】 半導体基板(1) 上に下地絶縁膜(2) を成
長し，該下地絶縁膜にエピタキシャル成長用の窓(3）を
開口する第１工程と, 該窓内の該半導体基板を種にして該下地絶縁膜上にエピ
タキシャル層(4）を成長する第２工程と, 該窓を含む素子領域ごとに該エピタキシャル層を分離
し，選択的に下地絶縁膜を露出する第３工程と, 露出領域の該下地絶縁膜よりエッチングを開始し，該エ
ピタキシャル層の庇ができるまで該下地絶縁膜を除去す
る第４工程と， 該エッチングによって露出された該庇を含むエピタキシ
ャル層上に熱酸化膜(5) を形成する第５工程と, 該下地絶縁膜が除去された空洞部に新規下地絶縁膜(6)
を埋め込む第６工程と, 該エピタキシャル層に素子形成する第７工程とを有する
ことを特徴とする半導体装置の製造方法。 - 【請求項２】 分割された前記エピタキシャル層(4）に
素子を形成し，その際に前記窓の部分を含んで素子分離
領域を形成することを特徴とする請求項１記載の半導体
装置の製造方法。 - 【請求項３】 前記新規下地絶縁膜(6) に前記エピタキ
シャル層(4）と同導電型のポリシリコン膜を用いること
を特徴とする請求項１あるいは２記載の半導体装置の製
造方法。 - 【請求項４】 請求項１の第１および第２工程に代え
て， 半導体基板(1) の表面に凸部を形成し，該半導体基板上
に下地絶縁膜を成長し，該下地絶縁膜をエッチバックし
て該凸部の表面を露出する工程と， 該凸部の該半導体基板を種にして該下地絶縁膜上にエピ
タキシャル層(4）を成長する工程と， を用いることを特徴とする請求項１あるいは２あるいは
３記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3367892A JPH05234884A (ja) | 1992-02-20 | 1992-02-20 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3367892A JPH05234884A (ja) | 1992-02-20 | 1992-02-20 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05234884A true JPH05234884A (ja) | 1993-09-10 |
Family
ID=12393105
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3367892A Withdrawn JPH05234884A (ja) | 1992-02-20 | 1992-02-20 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05234884A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100322533B1 (ko) * | 1999-05-27 | 2002-03-25 | 윤종용 | 선택 에피택셜 성장을 이용한 소자분리방법 |
| KR100365738B1 (ko) * | 1998-06-29 | 2003-03-04 | 주식회사 하이닉스반도체 | 반도체소자의소자분리막형성방법 |
| KR100605368B1 (ko) * | 2004-10-20 | 2006-07-28 | 삼성전자주식회사 | Ｓｏｉ기판, 그 제조방법, 그리고, 그 ｓｏｉ기판을이용한 부유 구조체 제조 방법 |
-
1992
- 1992-02-20 JP JP3367892A patent/JPH05234884A/ja not_active Withdrawn
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100365738B1 (ko) * | 1998-06-29 | 2003-03-04 | 주식회사 하이닉스반도체 | 반도체소자의소자분리막형성방법 |
| KR100322533B1 (ko) * | 1999-05-27 | 2002-03-25 | 윤종용 | 선택 에피택셜 성장을 이용한 소자분리방법 |
| KR100605368B1 (ko) * | 2004-10-20 | 2006-07-28 | 삼성전자주식회사 | Ｓｏｉ기판, 그 제조방법, 그리고, 그 ｓｏｉ기판을이용한 부유 구조체 제조 방법 |
| US7208800B2 (en) | 2004-10-20 | 2007-04-24 | Samsung Electronics Co., Ltd. | Silicon-on-insulator substrate, fabricating method thereof, and method for fabricating floating structure using the same |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP4322453B2 (ja) | 半導体装置およびその製造方法 | |
| JP4428520B2 (ja) | Ｓｉ１−ｘＧｅｘ層の選択的エッチングを用いるシリコンオンナッシング（ＳＯＮ）ＭＯＳＦＥＴの製造 | |
| US5057450A (en) | Method for fabricating silicon-on-insulator structures | |
| JP3208575B2 (ja) | 半導体装置の製法 | |
| JP2004103613A (ja) | 半導体装置とその製造方法 | |
| US4619033A (en) | Fabricating of a CMOS FET with reduced latchup susceptibility | |
| JP3944087B2 (ja) | 素子形成用基板の製造方法 | |
| KR100234408B1 (ko) | 반도체장치의 소자분리방법 | |
| JP3253099B2 (ja) | 半導体基板の作製方法 | |
| JP3500820B2 (ja) | 半導体装置の製造方法 | |
| JP3953563B2 (ja) | 絶縁物上シリコン技術のための分離酸化物形成方法 | |
| US7541258B2 (en) | Method of manufacturing semiconductor substrate and method of manufacturing semiconductor device | |
| US5597738A (en) | Method for forming isolated CMOS structures on SOI structures | |
| JPS60253267A (ja) | ヘテロ接合バイポ−ラトランジスタおよびその製造方法 | |
| US6268268B1 (en) | Method of manufacturing semiconductor device | |
| JPH05234884A (ja) | 半導体装置の製造方法 | |
| JPH0697400A (ja) | Ｓｏｉウェーハ及びその製造方法 | |
| US5926725A (en) | Method of manufacturing semiconductor devices with a reverse tapered sectional configuration | |
| JP2839088B2 (ja) | 半導体装置 | |
| JP4325134B2 (ja) | 半導体基板の製造方法及び電界効果型トランジスタの製造方法 | |
| JPH0669430A (ja) | 半導体装置の製造方法 | |
| JP3109121B2 (ja) | 半導体基板の製造方法 | |
| JP2011049603A (ja) | 半導体装置およびその製造方法 | |
| JPS5893252A (ja) | 半導体装置及びその製造方法 | |
| JPH06120332A (ja) | 半導体装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19990518 |