JPS5893252A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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- JPS5893252A JPS5893252A JP19218881A JP19218881A JPS5893252A JP S5893252 A JPS5893252 A JP S5893252A JP 19218881 A JP19218881 A JP 19218881A JP 19218881 A JP19218881 A JP 19218881A JP S5893252 A JPS5893252 A JP S5893252A
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- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は半導体装置及びその製造方法に係り、特に微細
素子構造の素子間分離法の改良に関する。
素子構造の素子間分離法の改良に関する。
発明の技術的背景
従来、半導体としてシリコンを用いた半導体装置、特に
ＭＯ３半導体集積回路装置では、寄生チャネルによる絶
縁不良をなくし、かつ寄生容量を小さくするために素子
間のいわゆるフィールド領域に厚い絶縁膜を形成する方
法として、選択酸化法が知られている。これに、素子形
成領域を耐酸化性マスク、代表的には、シリコン窒化膜
でおおい、高温酸化を行って、フィールド領域に選択的
に厚い酸化膜を生成させる事を壮 〜徴とし、フィールド領域の厚い絶縁膜と反転防止のた
めの高濃度不純物層とを自己整合で作る事ができるため
、広く素子間分離法として使用されている。
ＭＯ３半導体集積回路装置では、寄生チャネルによる絶
縁不良をなくし、かつ寄生容量を小さくするために素子
間のいわゆるフィールド領域に厚い絶縁膜を形成する方
法として、選択酸化法が知られている。これに、素子形
成領域を耐酸化性マスク、代表的には、シリコン窒化膜
でおおい、高温酸化を行って、フィールド領域に選択的
に厚い酸化膜を生成させる事を壮 〜徴とし、フィールド領域の厚い絶縁膜と反転防止のた
めの高濃度不純物層とを自己整合で作る事ができるため
、広く素子間分離法として使用されている。
背景技術の問題点
しかしながらこの選択酸化法をます捷す微細化、高密度
化が進む集積回路の素子間分離法として用いるには次の
ような問題□がある。
化が進む集積回路の素子間分離法として用いるには次の
ような問題□がある。
第１に、厚いフィールド酸化膜を選択的に形成する際、
酸化は横方向にも進行するため、耐酸化性マスクである
窒化シリコン膜の端部から厚いフィールド酸化膜が鳥の
くちばしくバードビー ベーク）状に食い込み、これが素子領域の寸法誤差の原
因となシ、まだ高集積化の妨げとなる。
酸化は横方向にも進行するため、耐酸化性マスクである
窒化シリコン膜の端部から厚いフィールド酸化膜が鳥の
くちばしくバードビー ベーク）状に食い込み、これが素子領域の寸法誤差の原
因となシ、まだ高集積化の妨げとなる。
第２に、選択酸化法においてはフィールド酸化膜の膜厚
の約半分を、半導体基板に埋没する事が出来るが、基板
表面にはフィールド酸化膜厚の約半分の段差ができる。
の約半分を、半導体基板に埋没する事が出来るが、基板
表面にはフィールド酸化膜厚の約半分の段差ができる。
これが後々の工程まで段差として残るため、金属配線を
行う時この段差部で金属配線が薄くなったり切断された
シして製品の歩留シが低下する原因となっていた。これ
に対して、フィールド酸化膜を形成する前にフィールド
領域の基板表面を一部エッチングしてフィールド酸化膜
を完全に基板中に埋め込む方法がＲＯＸ （Ｒｅｃｅｓ
ｓｅｄ ０ｘｉｄｅ）構造として公知である。しかしこ
の構造でも、選択酸化中、厚いフィールド酸化膜は窒化
シリコン膜の端部から烏のくちばし状に食い込むため、
窒化シリコン膜端では、鳥の頭（バードヘッド）状に酸
化膜が盛シ上がシ、やはシ段差部が形成される。このよ
うなバードヘッドによる段差も配線の信頼性を著しく低
下し製品の歩留りを落とす原因となる。
行う時この段差部で金属配線が薄くなったり切断された
シして製品の歩留シが低下する原因となっていた。これ
に対して、フィールド酸化膜を形成する前にフィールド
領域の基板表面を一部エッチングしてフィールド酸化膜
を完全に基板中に埋め込む方法がＲＯＸ （Ｒｅｃｅｓ
ｓｅｄ ０ｘｉｄｅ）構造として公知である。しかしこ
の構造でも、選択酸化中、厚いフィールド酸化膜は窒化
シリコン膜の端部から烏のくちばし状に食い込むため、
窒化シリコン膜端では、鳥の頭（バードヘッド）状に酸
化膜が盛シ上がシ、やはシ段差部が形成される。このよ
うなバードヘッドによる段差も配線の信頼性を著しく低
下し製品の歩留りを落とす原因となる。
第４に、選択酸化法においては、フィールド酸化中選択
的な酸化膜の成長によって、シリコン窒化膜のニップを
中心にシリコン基板にストレスが加わシリコン基板中に
転位などの結晶欠陥ができる原因となっていた。このよ
うな結晶欠陥の発生は素子特性に悪影響を与えていた。
的な酸化膜の成長によって、シリコン窒化膜のニップを
中心にシリコン基板にストレスが加わシリコン基板中に
転位などの結晶欠陥ができる原因となっていた。このよ
うな結晶欠陥の発生は素子特性に悪影響を与えていた。
本発明は上記素子間分離法の欠点に鑑みなされたもので
、−回の写真食刻工程によシ、素子間分離を行い、しか
もフィールド領域に完全に絶縁膜を配置することにより
基板表面を平坦化し、かつ素子特性を劣化させることな
く、微細素子の高密度集積化を可能とした半導体装置及
びその製造方法を提供するものである。
、−回の写真食刻工程によシ、素子間分離を行い、しか
もフィールド領域に完全に絶縁膜を配置することにより
基板表面を平坦化し、かつ素子特性を劣化させることな
く、微細素子の高密度集積化を可能とした半導体装置及
びその製造方法を提供するものである。
発明の概要
本発明においてはまず、反転防止のだめの不純物添加層
が全面形成された、または反転防止に十分な表面濃度を
もつ半導体基板全面に絶縁５− 膜をつける。その後、フィールド領域だけに絶縁膜を残
して他をエツチング除去し、素子形成領域の基板面を露
出させる。そして次に通常の気相エピタキシャル成長法
又は、分子線エピタキシャル成長法によって、素子形成
領域に単結晶が成長するように半導体膜の成長を行う。
が全面形成された、または反転防止に十分な表面濃度を
もつ半導体基板全面に絶縁５− 膜をつける。その後、フィールド領域だけに絶縁膜を残
して他をエツチング除去し、素子形成領域の基板面を露
出させる。そして次に通常の気相エピタキシャル成長法
又は、分子線エピタキシャル成長法によって、素子形成
領域に単結晶が成長するように半導体膜の成長を行う。
この後表面が平坦になるように第一の膜を形成し、次い
でこの第一の膜と前記半導体膜に対して等しいエツチン
グ速度のエツチング法で全面均一にエツチングを行い、
素子形成領域に平坦に単結晶半導体膜が埋込まれた状態
を形成する。その後、この埋込まれた単結晶半導体膜に
所望の素子を形成するものである。
でこの第一の膜と前記半導体膜に対して等しいエツチン
グ速度のエツチング法で全面均一にエツチングを行い、
素子形成領域に平坦に単結晶半導体膜が埋込まれた状態
を形成する。その後、この埋込まれた単結晶半導体膜に
所望の素子を形成するものである。
発明の効果
本発明によれば、従来の選択酸化と同様に一回の写真食
刻工程によシ、フィールド領域に反転防止層と、厚い絶
縁膜の形成を行える。しかも従来の選択酸化法のような
フィールド酸化膜のくい込み（バード暁−り）による素
子領域の寸法誤差がなくなシ、これを０．１μｍ以下に
抑６− えることができ、かつ、高集積化が可能と々る、また本
発明の方法によれば、絶縁膜を完全に平坦にフィールド
領域に埋め込む事が可能になりフィールド領域周辺での
段差は、０．１μｎ１以下に抑えることができる。その
ため、段差部で金属配線が薄くなったり、切断されたり
する現象がなく写り、配線の信頼性が著しく向上し、製
品の歩留りが向上する。更に、フィールド絶縁膜をスト
レスのない状態で埋設することができるため、素子特性
の信頼性が向上する。
刻工程によシ、フィールド領域に反転防止層と、厚い絶
縁膜の形成を行える。しかも従来の選択酸化法のような
フィールド酸化膜のくい込み（バード暁−り）による素
子領域の寸法誤差がなくなシ、これを０．１μｍ以下に
抑６− えることができ、かつ、高集積化が可能と々る、また本
発明の方法によれば、絶縁膜を完全に平坦にフィールド
領域に埋め込む事が可能になりフィールド領域周辺での
段差は、０．１μｎ１以下に抑えることができる。その
ため、段差部で金属配線が薄くなったり、切断されたり
する現象がなく写り、配線の信頼性が著しく向上し、製
品の歩留りが向上する。更に、フィールド絶縁膜をスト
レスのない状態で埋設することができるため、素子特性
の信頼性が向上する。
発明の実施例
以下この発明を１１ｆＩＯ８型半導体装置に適用した実
施例につき図面を参照して説明する。
施例につき図面を参照して説明する。
第１図に示すように面方位（１００）比抵抗５−５０Ω
−のＰ型シリコン基板１０を用意し全面に？ロンを拡散
してＰ＋ 層１１を形成する。
−のＰ型シリコン基板１０を用意し全面に？ロンを拡散
してＰ＋ 層１１を形成する。
その後全面にシリコン酸化膜１２を例えば７０００Ｘ程
度形成する。この酸化膜１２は熱酸化法で形成してもＣ
ＶＤ法で形成してもかまわない。次に第２図に示すよう
にフィールド領域上に酸化膜１２を残して、素子領域上
の酸化膜をエツチングする。この時異方性のエツチング
方法例えば反応性イオンエツチングを用いて酸化膜のサ
イドエッチをなくし、パターン変換差を０にする事が望
ましい。続いて気相エピタキシャル成長法、たとえば基
板を１０５０℃に加熱しＳ ｉＨ４の熱分留による工ぎ
タキシキル法でシリコンの成長を行う。このとき第３図
に示すように基板が露出している素子領域で単結晶シリ
コン膜１３１が、フィールド領域では多結晶シリコン１
１Ｇ！ １３２が成長する。次に第４図に示すように基
板の凹部を埋め込み表面が平坦化するようにレジスト１
４を塗布する。その後レジスト１４およびシリコンのエ
ツチング速度が等しくなる条件で反応性イオンエツチン
グにより均一にエツチングし、酸化膜１３の間に単結晶
シリコン膜１３１を平坦に埋１：、、め込む。こうして
第５図に示すように素子形晟領域に単結晶シリコンが完
全に平坦な状態で埋め込まれる。
度形成する。この酸化膜１２は熱酸化法で形成してもＣ
ＶＤ法で形成してもかまわない。次に第２図に示すよう
にフィールド領域上に酸化膜１２を残して、素子領域上
の酸化膜をエツチングする。この時異方性のエツチング
方法例えば反応性イオンエツチングを用いて酸化膜のサ
イドエッチをなくし、パターン変換差を０にする事が望
ましい。続いて気相エピタキシャル成長法、たとえば基
板を１０５０℃に加熱しＳ ｉＨ４の熱分留による工ぎ
タキシキル法でシリコンの成長を行う。このとき第３図
に示すように基板が露出している素子領域で単結晶シリ
コン膜１３１が、フィールド領域では多結晶シリコン１
１Ｇ！ １３２が成長する。次に第４図に示すように基
板の凹部を埋め込み表面が平坦化するようにレジスト１
４を塗布する。その後レジスト１４およびシリコンのエ
ツチング速度が等しくなる条件で反応性イオンエツチン
グにより均一にエツチングし、酸化膜１３の間に単結晶
シリコン膜１３１を平坦に埋１：、、め込む。こうして
第５図に示すように素子形晟領域に単結晶シリコンが完
全に平坦な状態で埋め込まれる。
表お、上記方法において、レジスト１４のかわりにシリ
コン窒化膜をプラズマＣＶＤ法により均一に堆積し、Ｃ
Ｆ４とＨ２ガスを用いた反応性イオンエツチングによシ
表面を一部エッチングする４Ｓによりシリコン窒化膜の
表面を平坦化し、その後シリコン窒化膜とシリコンのエ
ツチング速度が等しくなるようなエツチング条件で均一
エツチングして同様に素子領域に単結晶シリコンを埋め
込む事もできる。
コン窒化膜をプラズマＣＶＤ法により均一に堆積し、Ｃ
Ｆ４とＨ２ガスを用いた反応性イオンエツチングによシ
表面を一部エッチングする４Ｓによりシリコン窒化膜の
表面を平坦化し、その後シリコン窒化膜とシリコンのエ
ツチング速度が等しくなるようなエツチング条件で均一
エツチングして同様に素子領域に単結晶シリコンを埋め
込む事もできる。
この後は良く知られた方法に従い、第５図に示すように
ダートｍ化膜１５を介して多結晶シリコン膜からなるダ
ート電極１６を形成し、ｎ型不純物として例えばヒ素を
ドープして、ｎ＋型のソース領域１７、ドレイン領域１
８を形成し、全面にＣＶＤ法によシ、酸化シリコン１′
１Ａ１９を堆積し、コンタクトホールを開けて取出し電
極２０．２１を配設して完成する。
ダートｍ化膜１５を介して多結晶シリコン膜からなるダ
ート電極１６を形成し、ｎ型不純物として例えばヒ素を
ドープして、ｎ＋型のソース領域１７、ドレイン領域１
８を形成し、全面にＣＶＤ法によシ、酸化シリコン１′
１Ａ１９を堆積し、コンタクトホールを開けて取出し電
極２０．２１を配設して完成する。
この実施例によれば、従来の選択酸化法と同様に一回の
写真食刻工程により、フィールド領域に厚い絶縁膜と反
転防止層を形成する事ができる。しかも選択酸化法によ
る場合の前述した９− 問題点も解決される。
写真食刻工程により、フィールド領域に厚い絶縁膜と反
転防止層を形成する事ができる。しかも選択酸化法によ
る場合の前述した９− 問題点も解決される。
即ちまず第１に、本実施例のようにサイドエツチングの
ない異方性エツチングを用いれば素子領域の寸法誤差を
０．１μｍ以下に抑える事ができるようになった。その
ため、１．０μｍ程度のバード■−りが発生する従来の
選択酸化法に比べて著しく、高集積化が可能となった。
ない異方性エツチングを用いれば素子領域の寸法誤差を
０．１μｍ以下に抑える事ができるようになった。その
ため、１．０μｍ程度のバード■−りが発生する従来の
選択酸化法に比べて著しく、高集積化が可能となった。
第２に本実施例においては、絶縁膜を完全にフィールド
領域に埋め込む事が可能になシフイールド領域周辺での
段差は０，１μｍ 以下に抑える事ができる。そのため
、段差部で金属配線が湖〈なったシ、切断されたシする
現象がなくなシ、配線の信頼性が著しく向上し、製品の
歩留りが向上した。
領域に埋め込む事が可能になシフイールド領域周辺での
段差は０，１μｍ 以下に抑える事ができる。そのため
、段差部で金属配線が湖〈なったシ、切断されたシする
現象がなくなシ、配線の信頼性が著しく向上し、製品の
歩留りが向上した。
第３に本実施例においてはたやすくシリコン単結晶を絶
縁膜中に埋め込むことができ、またストレスのない状態
でフィールド絶縁膜を配置できる。このため素子特性の
信頼性が著しく向上した。
縁膜中に埋め込むことができ、またストレスのない状態
でフィールド絶縁膜を配置できる。このため素子特性の
信頼性が著しく向上した。
なお、この発明ｔｒｉＭＯ８半導体装置に限らず、１０
− バイポーラ型半導体装置での素子間分前にも論用できる
事は勿論である。壕だ実施例ではシリコン窒化膜をプラ
ズマ気相成長法により形成したが、通常の気相成長法を
用いた場合にもこの発明の方法は有効である。捷だ、反
転電圧を高めるため基板全面に不純物拡散を行う代りに
、表面不純物濃度が１０１７／Ｃｍ３以上の基板を使用
してもよい。
− バイポーラ型半導体装置での素子間分前にも論用できる
事は勿論である。壕だ実施例ではシリコン窒化膜をプラ
ズマ気相成長法により形成したが、通常の気相成長法を
用いた場合にもこの発明の方法は有効である。捷だ、反
転電圧を高めるため基板全面に不純物拡散を行う代りに
、表面不純物濃度が１０１７／Ｃｍ３以上の基板を使用
してもよい。
第１図〜第６図は本発明の一実施例の製造工程を示す図
である。 １０・・・Ｐ型シリコン基板、１１・・・Ｖ 層、１２
・・・シリコン酸化膜、１３１・・・単結晶シリコンＩ
＋Ｌ １３□・・・多結晶シリコン膜、１４・・・レ
ジスト（第一の膜）。 出願人代理人 弁理士 鈴 江 武 彦１１− 第１図
である。 １０・・・Ｐ型シリコン基板、１１・・・Ｖ 層、１２
・・・シリコン酸化膜、１３１・・・単結晶シリコンＩ
＋Ｌ １３□・・・多結晶シリコン膜、１４・・・レ
ジスト（第一の膜）。 出願人代理人 弁理士 鈴 江 武 彦１１− 第１図
Claims (5)
- （１）半導体基板表面の絶縁膜を選択的に除去した四部
に単結晶半導層を埋込み、この半導体層に所望の素子を
形成してなることを特徴とする半導体装置。 - （２）半導体基板の表面全体を絶縁膜で榎う工程と、写
真食刻工程により素子形成領域の前記絶縁膜を選択的に
エツチング除去する工程と、素子形成領域に基板よシ単
結晶を成長させるべく半導体膜のエピタキシャル成長を
行う工程と、その上に表面が平坦になるように第一の膜
を形成する工程と、この第一の膜と前記半導体層のエツ
チング速度が等しくなるようなエツチング条件で全面均
一にエツチングして素子形成領域に単結晶半導体膜を埋
め込む工程と、この埋め込まれた単結晶半導体膜部分に
所望の素子を形成する工程とを備えたことを特徴とする
半導体装置の製造方法。 - （３）第一の膜としてレジストを塗布してその表面を平
坦化する事を特徴とする特許請求の範囲第１項記載の半
導体装置の製造方法。 - （４）第一の膜としてシリコン窒化膜をＣＶＤ法により
堆積し、これをＣＦ４とＨ２ガスを用いた反応性イオン
エツチングでエツチングする事によりその表面を平坦化
する事を特徴とする特許請求の範囲第１項記載の半導体
装置の製造方法。 - （５） フィールド領域での反転電圧を高めるために
半導体基板表面全面にあらかじめ不純物を拡散しておく
か捷たは不純物の表面濃度が１０’／ｃｍ”以上の半導
体基板を使用することを特徴とする特許請求の範囲第１
項記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19218881A JPS5893252A (ja) | 1981-11-30 | 1981-11-30 | 半導体装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19218881A JPS5893252A (ja) | 1981-11-30 | 1981-11-30 | 半導体装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5893252A true JPS5893252A (ja) | 1983-06-02 |
Family
ID=16287136
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19218881A Pending JPS5893252A (ja) | 1981-11-30 | 1981-11-30 | 半導体装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5893252A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60152024A (ja) * | 1984-01-19 | 1985-08-10 | Nec Corp | 気相エピタキシヤル成長法 |
| US5079183A (en) * | 1983-07-15 | 1992-01-07 | Kabushiki Kaisha Toshiba | C-mos device and a process for manufacturing the same |
| US5084419A (en) * | 1988-03-23 | 1992-01-28 | Nec Corporation | Method of manufacturing semiconductor device using chemical-mechanical polishing |
| US5096844A (en) * | 1988-08-25 | 1992-03-17 | Licentia Patent-Verwaltungs-Gmbh | Method for manufacturing bipolar transistor by selective epitaxial growth of base and emitter layers |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS54115084A (en) * | 1978-02-28 | 1979-09-07 | Cho Lsi Gijutsu Kenkyu Kumiai | Method of fabricating semiconductor |
-
1981
- 1981-11-30 JP JP19218881A patent/JPS5893252A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS54115084A (en) * | 1978-02-28 | 1979-09-07 | Cho Lsi Gijutsu Kenkyu Kumiai | Method of fabricating semiconductor |
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