JPS60126847A - 半導体装置の製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔技術分野〕 本発明は半導体装置の製造法、特にＵ形溝を用いたアイ
ソレーション（素子間分離）技術に関する。

〔背景技術〕

、バイポーラＩＣ等の半導体集積回路装置においては、
半導体基体の表面に形成された多種多数の段の一つとし
て横方向に面積を大きくとらず高密度化に適合した溝を
利用したアイソレーション技術が採用されつつある。

本発明者等はＵ形溝を利用してアイソレーション技術に
ついて次に述べるような技術を開発した。

第１図に示すように、内部にｎ′″型埋込層２が埋め込
まれた半導体（シリコン結晶）基体１の上側にエピタキ
シャル半導体層（シリコン）３の表面に酸化膜（Ｓｉｎ
２ｇ９％）　４を下地に半導体窒化膜（Ｓｉ３　Ｎ４膜
）５のマスクを形成し、結晶方位によるエッチ速度の差
を利用しエッチ液にヒドラジンを使った異方性エツチン
グにより、マスクの窓孔を通して半導体層３の一部にテ
ーパ状溝６をあける。

次いで第２図に示すように上記窒化膜５をマスクにして
シリコン・ドライエッチを行い、上記テーパ状溝６の底
部に縦方向に細長い溝、Ｕ形溝７を上記ｎ１型埋込層２
を貫通して掘る。

続いて第３図に示すように酸化等により溝内の表面に酸
化膜８を形成する。

このあと図示されないが溝内にポリ　（多結晶）シリコ
ン等をデポジットし、上面を平坦化し、溝の上部を酸化
してアイソレーション部の形成を完成する。

ところで、上記のシリコン・ドライエッチの際に窒化膜
５の一部もエッチされてしまうが、この窒化膜５はあと
の溝内の酸化のマスクとして耐えるだけの厚さを残す必
要がある。例えば、溝内酸化時の窒化膜の厚さは５００
±１０ＯＡが好ましいということが本発明者が行なった
実験によりあきらかとされた。

すなわち、窒化膜５の厚さが前記膜厚より厚い場合、溝
内熱酸化の際に半導体層と窒化膜５間の熱膨張率の差に
よって一部に応力分集中が生じＵ形溝近傍の半導体層内
部に結晶欠陥を生じる。そのため素子形成後にその特性
に悪影響を及ぼし、歩留りの低下の原因となる。また、
窒化膜５の膜厚が薄い場合、溝内酸化時のマスクとなら
ないということが本発明者によりあきらかとされた。

さらに、溝内酸化時に前記窒化膜５の膜厚を得るため、
最初に形成する窒化膜の膜厚を厚くすることが考えられ
る。

しかし、シリコン・ドライエッチ後に所望の窒化膜の膜
厚を得るのは極めて困難であるという問題点が生じると
いうことが本発明者によりあきらかとされた。

〔発明の目的〕

本発明は上記した問題を解消するためになされたもので
あり、その目的はＵ形溝を利用したアイソレーションに
おいてＵ形溝酸化時の結晶の欠陥の発生を防止し、半導
体装置の歩留りを向上することにある。

本発明の前記ならびにそのほかの目的と新規な特徴は、
本明細書の記述ならびに添付図面よりあきらかになるで
あろう。

〔発明の概要〕

本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、下記のとおりである。

すなわち、シリコン半導体基体の一生表面に部分的に形
成した半導体窒化膜をマスクにしてドライエッチにより
素子分離用のＵ形溝を掘るとともに、上記窒化膜をマス
クとしてＵ形溝内に酸化膜を生成する半導体装置の製造
法であって、上記半導体窒化膜をそれによって結晶欠陥
を生じないように保つ程度の厚さに形成するとともに、
上記半導体窒化膜が上記ドライエッチによって損傷され
るのを防止するための膜、例えば高圧低温処理による半
導体酸化膜を上記半導体窒化膜上に形成してドライエッ
チを行うものであり、これ゛によりＵ形溝近傍の半導体
結晶欠陥のないアイソレーション部が得られ、前記発明
の目的が達成される。

〔実施例１〕 第４図及至第９図は本発明の一実施例を示すものであっ
て、Ｕ形溝を利用したアイソレージ目ン部形成プロセス
の要部を示す工程断面図である。

以下各工程に従って詳述する。

（１）第１図において示すように（Ｐ−型）シリコン結
晶基板１、ｎ９型埋込層２、ｎ型エピタキシャル ・シリコン層（深さ１．６μｍ程度）３からなる半導体
基体を用意し、その表面に薄い熱酸化膜（Ｓｉｎ２膜）
４を介してシリコン窒化膜（Ｓｉ３　Ｎａ膜）５を厚く
５００〜７００Ａに形成し、さらにそのうえに高圧低温
条件下に気相より化学反応させてデポジットしたシリコ
ン酸化物（以下ＨＬＤと略称する）膜９を３０００Ａ程
度の厚さに形成する。

このＨＬＤ膜９をホトレジスト処理によりアイソレーシ
ョン部となる一部を取り除き、次いで窒化膜５、酸化膜
４を取り除いてあらかじめ−生面を（１００）結晶面に
設定しであるシリコン基体（エピタキシャルｎ型層）３
の表面の一部を露出する。

（２）上記窒化膜５等をマスクとして第５図に示すよう
にヒドラジンエッチによる異方性エッチを行い深さ０．
５５μｍ程度にテーパ状溝６を掘る。

このエツチングにおいて酸化膜４の一部はサイドエッチ
される。

（３）ついでプラズマ放電等を利用したシリコン・ドラ
イエッチを行い第６図に示すようにテーパ状溝の底にＵ
形溝７を深く（３μｍ程度）ｎ＋型埋込層２を貫いて形
成する。このとき、ＨＬＤ膜９がマスクとなって窒化膜
５の表面はエッチされることがない。

（４）つづいてフッ酸素エッチ液でＨＬＤ膜を取り除き
、熱酸化又はウェット酸化を行って第７図に示すように
Ｕ形溝７内面に酸化膜８を形成する。

このあとボロン（Ｂ）不純物イオン打込みを行い、Ｕ形
溝底部の酸化膜を通してシリコン基板１内にＰ聖人層１
２を形成する。

（５）全面にシリコン（ポリシリコン）を厚くデポジッ
トし、第８図に示すようにＵ形溝を埋めるポリシリコン
層１０を形成する。前記Ｐ型導入層には基板内に拡散さ
れてＰ型ストッパ１３を形成する。

（６）このあと表面の平坦化エッチを行ってＵ形溝の中
のポリシリコン１０を残し、他部のポリシリコンを取り
除き、表面ウェット酸化を行い第９図に示すようにＵ形
溝のポリシリコンを封止するように酸化膜１１を形成し
、表面の窒化膜５を取り除くことによりアイソレーショ
ン部を完成する。

〔実施例２〕 第１０図乃至第１４図は本発明の他の一実施例を示すも
のであって、Ｕ形溝を利用してアイソレーション部を形
成し、バイポーラ形トランジスタを作りこむプロセスを
工程断面図により示すものである。

（１）第１０図において示すようにＰ型シリコン基板１
上にｎ１型埋込層２、ｎ型エピタキシャル・シリコン層
３を有する半導体基体を用意し、酸化膜４、窒化膜５及
びＨＬ、Ｄ膜９をマスクとして一つの島領域３ａを囲む
ようにテーパ状溝６を掘る。

（２）第１１図（正面断面斜面図により示される）に示
すように、島領域３ａ上の一部の窒化膜等のマスクを取
り除いた状態でシリコンドライエッチを行い、Ｕ形溝７
ａ、７ｂを掘る。このうち７ａは島領域３ａを囲み他領
域から分離されるアイソレーション部とな□るものでＰ
型基板に達するほど深く形成され７ｂは島領域３ａ内で
ベース側とコレクタ取出し部側とを分離するアイソレー
ション部となる。このあと深いＵ形溝の底部にはボロン
イオン打込みによりチャネルストッパＰ型層を形成する
。

（３）窒化膜５を除去し、溝内面及び他部表面に窒化膜
１４を形成した後、第１２図に示すようにポリシリコン
層１０を厚くデポジットする。

（４）第１３図に示すように平坦化エッチにより溝内の
ポリシリコン層１０を残して不要のポリシリコンを取除
き、酸化によりポリシリコン層表面に酸化膜１１を形成
し、表面の窒化膜１４を取り除く。

（５）通常のバイポーラ・プロセスによる選択拡散を行
い島領域内にベースのためのＰ型領域１５エミッタのた
めのｎ４″型領域１６及びコレクタ取出しのためのｎ９
型−領域１７を形成し、コンタクトホトエッチ、アルミ
ニウム蒸着、バターニングエッチ等の諸工程を経て第１
４図に示すようにベース電極Ｂ、エミッタ電極Ｅ、コレ
クタ電極Ｃを有するｎｐｎトランジスタを完成する。

〔効果〕

以上実施例で述べた本発明によれば下記のように効果が
もたらされる。

シリコンドライエッチのためのマスクの窒化膜の上にＨ
ＬＤｔｔ段けておくことにより、Ｕ形溝エッチの際に窒
化膜がエッチされることないから、窒化膜は最初からシ
リコン基体の結晶欠陥を生じないような適当な膜を付け
ればよく、後の溝内酸化によって結晶欠陥を生じること
がない。したがってＵ形溝近傍の半導体領域に形成され
た素子の特性に悪影響が及ぼされることなく歩留り向上
が期待できる。

以−ヒ本発明者によってなされた発明を実施例にもとづ
き具体的に説明したが、本発明は上記実施例に限定され
るものではなく、その要旨を逸脱しない範囲で種々変更
可能であることはいうまでもない。

〔利用分野〕

以上の説明では主として本発明者によってなされた発明
をその背景となった利用分野である半導体装置のアイソ
レージ町ン技術に適用した場合について説明したがそれ
に限定されるものではない。

本発明はＵ形溝を利用したアイソレーション部を有する
ＩＣの全てに適用できる。特にバイポーラメモリを有す
るＩＣ，バイポー９０ＭＯ８ＩＣ等に応用して有効であ
る。

【図面の簡単な説明】

第１図乃至第３図はＵ形溝を利用してアイソレーション
部を形成するプロセスの例を示す工程断面図である。 第４図乃至第９図は本発明の一実施例であってＵ形溝を
利用してアイツレジョン部を形成するプロセスを示す工
程断面図である。 第１０図乃至第１４図は本発明の他の実施例であって、
バイポーラＩＣにおけるＵ形溝を利用してアイソ−ジョ
ン部を形成するプロセスの工程断囮図である。なお、こ
のうち第１１図は正面断面斜面図によりあられされる。 ■・・・Ｐ−型シリコン基板、２・・・ｎ＋型埋込層、
３・・・エピタキシャルｎ型シリコン層、４・・・酸化
膜（ＳｉＯ７膜）、５・・・窒化膜（Ｓｉ３　Ｎ４膜）
、６・・・テーパ状溝、７・・・Ｕ形溝、８・・・酸化
膜、９・・・ＨＬＤ膜、１０・・・ポリシリコン層、１
１・・・酸化膜、１２・・・Ｐ型不純物導入層、１３・
・・Ｐ型拡散層（チャネルストッパ）、１４・・・窒化
膜、１５・・・ベースＰ副領域、１６・・・エミッタｎ
＋型領域、１７・・・コレクタ取出しｎ０型層。 第　２　図 １↑ 第　３　図 第　５・　図 第　６　図

Claims (1)

【特許請求の範囲】
1. １、半導体基体の一主面上に部分的に形成した半導体酸
   化物をマスクにして異方性エッチにより素子分離用−の
   Ｕ形溝を掘るとともに、上記半導体窒化膜をマスクにし
   てＵ形溝内に酸化膜を生成する半導体装置の製造法であ
   って、上記半導体窒化膜をそれによって半導体基体に結
   晶欠陥を生じないように保つ程度のグさに形成するとと
   もに、上記異方性エラ、！５よる。損傷を防止するムめ
   の膜を上記半導体窒化膜上に形成して異方性エッチを行
   うこｉを特徴とす、る半導体装置の製造方法。′２、上
   記半導体基体はシリコン結晶を用い、上記異方性エッチ
   による損傷を防止するための膜として高圧低温条件下に
   気相より析出した半導体酸化物を用いる特許請求の範囲
   第１項に記載の半導体装置の製造方法。