JP2575206B2 - 半導体集積回路装置の製造方法 - Google Patents

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体集積回路装置の製造方法に係り、特に
素子分離技術を改良した製造方法に関するものである。

〔従来の技術〕

近年、半導体集積回路装置の高性能化を図る目的で、
素子の微細化の度合を高める工夫が種々の方法で成され
ている。半導体集積回路装置を作製する重要技術の一つ
に挙げられる素子分離技術に関しても例外なく技術的改
良が加えられ、半導体集積回路装置の高性能化に寄与し
ている。このような素子分離技術は、基板面に対して垂
直に半導体材料をエッチングできる異方性エッチング技
術（以下RIE技術と称す）を用いた溝掘りとCVD酸化膜や
多結晶シリコンによる溝の埋め戻し及び平坦化とを組合
せたトレンチ分離技術が素子分離の最先端技術としての
主流となっている。

従来、かかるトレンチ分離技術を用いた素子分離構造
を実現する製造方法について第２図にその工程図を示し
て述べる。

先ず、Ｐ型基板201の主表面にN⁺埋込拡散層202を形成
する。次いで、このN⁺埋込拡散層202上に、Ｎ型エピタ
キシャル層203を成長した後、この上に、CVD法又は熱酸
化法により酸化膜204を生成する（第２図Ａ）。

次に、公知のホトリソ技術を用いて上記酸化膜204の
部分をエッチング除去し酸化膜除去パターン205を得る
（第２図Ｂ−１）。ここで、この酸化膜除去パターン20
5はトランジスタの周辺分離形状を決定するものであ
り、トランジスタの能動領域を取り囲む形状で作成され
る（第２図Ｂ−２）。尚、第２図（Ｂ−１）は第２図
（Ｂ−２）のＸ−Ｙ断面図である。

そして、酸化膜除去パターン205領域に露出したＮ型
エピタキシャル層203を、RIE技術を用いて、概略垂直な
１回目のエッチングをN⁺埋込拡散層202に到達する迄施
し、溝206を形成する（第２図Ｃ）。

次いで、公知のホトリソ技術により形成したレジスト
207をマスクにして酸化膜204の一部をエッチング除去
し、開孔部208を形成する。このとき、上記溝206はレジ
ストが完全に充填されるようにして開孔部208の形成時
にはその形状が変化しないようにする（第２図Ｄ−
１）。ここでの開孔部208は前に形成したトランジスタ
の周辺分離形状を決める酸化膜除去パターン205により
画定されるトランジスタの能動領域を２分割するように
配置され、トランジスタのコレクタ領域とベース領域と
を分離する形状を決定する（第２図Ｄ−２）。尚、第２
図（Ｄ−１）は第２図（Ｄ−２）のＸ−Ｙ断面図であ
る。

その後、レジスト207を除去して、酸化膜204をマスク
としてRIE技術を用いて概略垂直な２回目のエッチング
を施し深い溝209と浅い溝210とを得る。深い溝209は、
将来素子間分離領域となり、浅い溝210は将来コレクタ
・ベース間分離領域となる（第２図Ｅ−１）。ここでの
深い溝209と浅い溝210とは、浅い溝210の周囲を深い溝2
09が取り囲む形状となる（第２図Ｅ−２）。尚、第２図
（Ｅ−１）は第２図（Ｅ−２）のＸ−Ｙ断面図である。

しかる後、深い溝209と浅い溝210との底部に反転防止
層となるP⁺拡散層を必要に応じて形成し、夫々の溝209,
210を絶縁物材料で埋め戻すことにより浅い溝210による
コレクタ・ベース間分離と深い溝209による素子間分離
を同時に実現したトレンチ分離構造を得ていた。

〔発明が解決しようとする課題〕

然し乍ら、上述した従来方法においては、コレクタ・
ベース間の浅い分離構造と素子間の深い分離構造とを同
時に得るため、RIE技術を用いてのシリコンのエッチン
グを２回に分割して行なっているので、２度目のシリコ
ンエッチングの際に被エッチングシリコン表面の汚れや
荒れ或いは処理途中で表面に付着若しくは生成した酸化
物等が原因でエッチング後の表面に微細な凹凸、所謂ブ
ラックシリコンが発生し、素子間分離特性を悪化させ、
良品歩留りの低下を招くという問題点があった。

又、２回のシリコンエッチングの際に用いる酸化膜マ
スクのパターニングのための２度のホトリソ工程におい
て、合せずれが発生することがあるため、予め合せ余裕
を見込んで素子面積を大目に設計しなければならないた
め、素子間分離のための接合容量を増加させ、素子性能
の低下並びに素子の微細化に対する阻害要因となり素子
性能の向上に限界をもたらすという問題点があった。

本発明の目的は、上述の問題点に鑑み、高歩留りで且
つ高性能素子を実現する半導体集積回路装置の製造方法
を提供するものである。

〔課題を解決するための手段〕

本発明は上述した目的を達成するため、第１導電型の
半導体基板の主表面上に、第２導電型の第１領域を形成
する工程と、該第１領域の素子間分離領域及びコレクタ
・ベース間分離領域となる表面に、選択的に絶縁膜を形
成する工程と、上記第１領域上に第２導電型の単結晶シ
リコン材を積層すると共に、上記絶縁膜上に第２導電型
の多結晶シリコン材を積層する工程と、該多結晶シリコ
ン層全面に第１導電型の不純物を導入して、第１導電型
の第２領域を形成する工程と、該第２領域を酸化物に変
換した後、これを化学エッチングして、除去する工程
と、露出した上記絶縁膜のうちコレクタ・ベース間分離
領域となる部分を残して、素子間分離領域となる部分を
エッチング除去する工程と、上記残された絶縁膜をマス
クとして、上記半導体基板に到達する溝を形成する工程
とを含むものである。

〔作 用〕

本発明においては、第１領域上に、パターン化した絶
縁膜を形成し、第１領域上に単結晶シリコン層を形成す
ると共に、絶縁膜上には多結晶シリコン層を形成した
後、この多結晶シリコン層を酸化物に変換し、これを化
学エッチング除去して浅い溝を形成し、その後、上記絶
縁膜の一部をマスクとして、半導体基板に到達する深い
溝をエッチングにより形成するので、かかる溝を形成す
るためのRIE技術を用いたシリコンエッチングが１回で
済み、而も被エッチングシリコン表面が絶縁膜を除去し
て出現する清浄な第１領域となるため、ブラックシリコ
ンの発生が減少される。更に、分離領域は第１領域上に
選択的に形成された絶縁膜によって決定されるので、分
離領域の合せずれは生じない。

〔実施例〕

本発明方法に係る一実施例を第１図にその工程図を示
して説明する。

先ず、比抵抗が10〜20Ω−cmでボロンドープのＰ型シ
リコン材料より成るＰ型基板101の主表面部に常法の如
く、例えばイオン注入法を用いて不純物濃度が１×10¹⁹
〜１×10²⁰atoms/cm³で厚みが0.5〜1.0μｍの砒素（A
s）原子を含むN⁺埋込拡散層102を形成する。次いで、こ
のN⁺埋込拡散層102の表面をCVD法を用いて1000〜3000Å
の厚みの窒化膜103で覆う（第１図Ａ）。

次に、公知のホトリソ技術を用いて窒化膜103のホト
リソパターニングを行ない、窒化膜パターン104を得る
（第１図Ｂ−１）。この窒化膜パターン104は、将来、
この領域にトランジスタの周辺分離形状を決める素子間
分離と、トランジスタのコレクタ領域とベース領域とを
分割するコレクタ・ベース間分離の両領域を形成するも
のである（第１図Ｂ−２）。尚、窒化膜103の生成手段
としては、上述したCVD法以外に直接窒化法等により生
成しても良い。又、第１図Ｂ−１は第１図Ｂ−２のＸ−
Ｙ断面図である。

次に、シラン（SiH₄）にホスフィン（PH₃）を所定量
混合させたガスを高温の水素（H₂）中で反応させ、熱分
解させることにより比抵抗（ρ）が１Ω−cm、厚さ
（ｔ）が２μｍのＮ型エピタキシャル層105を成長させ
る。このとき、窒化膜パターン104の上部には、同時に
Ｎ型のポリシリコン層106が形成される（第１図Ｃ）。

続いて、三塩化硼素（BCl₃）或いは窒化硼素（B_N）板
を拡散源として、熱拡散によりＰ型不純物（硼素）をＮ
型エピタキシャル層105及びポリシリコン層106の表面部
より拡散導入してＰ型拡散領域107を得る。このとき、
ポリシリコン層106における硼素の拡散定数がシングル
シリコンであるＮ型エピタキシャル層105のそれよりも
２桁乃至３桁大きいことによりＮ型エピタキシャル層10
5に導入されたＰ型拡散領域107の厚みが表面部分のみの
薄いものであるのに対し、ポリシリコン層106は窒化膜
パターン104に到達する迄硼素が拡散導入され、全部が
Ｐ型拡散領域107となる（第１図Ｄ）。

そして、弗化水素（HF）溶液中にて陽極化成処理を施
すことにより上記Ｐ型拡散領域107を酸化速度の速い多
孔質シリコン層に変換する。その後、熱酸化して多孔質
シリコン層を酸化物108とする（第１図Ｅ）。

その後、弗化水素（HF）溶液により上記酸化膜108を
除去して、溝109を形成し、この溝109の底部に窒化膜パ
ターン104を露出させる（第１図Ｆ）。

次いで、露出した窒化膜パターン104の内、将来コレ
クタ・ベース間分離領域となる窒化膜パターン110をホ
トレジストでマスクしておき、他の部分を、CF₄プラズ
マエッチングによって除去する（第１図Ｇ−1,G−
２）。この場合、ホトリソ技術を用いる上で溝109は障
害とならない深さを有する。

尚、第１図Ｇ−１は第１図Ｇ−２のＸ−Ｙ断面図であ
る。

しかる後、RIE技術を用いて、概略垂直なシリコンエ
ッチングを行なう。エッチング条件としては、例えば四
塩化シリコン（SiCl₄）を用い、高周波出力が13.56MHz
で400W、ガス圧力が5Paで５分間乃至10分間のエッチン
グを行ない、１μｍ乃至２μｍの厚さのシリコンをエッ
チング除去する。このとき、溝109の内、窒化膜パター
ン110のない部分はRIE技術を用いたエッチングにより更
に深く溝が掘られ、Ｐ型基板101に到達する深い溝112を
形成する。一方、窒化膜パターン110のある部分は、窒
化膜パターン110がエッチング時にマスクとなり、それ
以上溝が深くならずに浅い溝111を形成する（第１図
Ｈ）。

その後、周知の技術によりトレンチ分離構造が得られ
る。

以上により、素子間分離領域を形成することを目的と
した深い溝112とコレクタ・ベース間分離領域を形成す
ることを目的とした浅い溝111とを同時に実現できる。

〔発明の効果〕

以上説明したように本発明によれば、溝を形成するた
めのRIE技術を用いたシリコンエッチングを１回の処理
で行ない、更に被エッチングシリコン表面が窒化膜を除
去して出現する清浄なN⁺埋込拡散層表面となるので、ブ
ラックシリコンの発生する恐れが著しく減少でき、良品
歩留りが向上できる。

更に、素子間分離領域とコレクタ・ベース間分離領域
との二つの領域は１回目のホトリソで決定され、コレク
タ・ベース間分離領域に窒化膜を残す目的で行なう２回
目のホトリソでは殆ど影響を受けない。よって、上記二
つの分離領域に関して合せずれが生じないため、素子性
能が向上できる等の特有の効果により上述の課題を解決
し得る。

【図面の簡単な説明】

第１図は本発明製造方法の実施例に係わる工程図、第２
図は従来製造方法の工程図である。 101……Ｐ型基板、102……N⁺埋込拡散層、103……窒化
膜、104……窒化膜パターン、105……Ｎ型エピタキシャ
ル層、106……ポリシリコン層、107……Ｐ型拡散領域、
108……酸化物、109……溝、110……窒化膜パターン、1
11……浅い溝、112……深い溝。

Claims (1)

(57)【特許請求の範囲】
1. 【請求項１】第１導電型の半導体基板の主表面上に、第
   ２導電型の第１領域を形成する工程と、 該第１領域の素子間分離領域及びコレクタ・ベース間分
   離領域となる表面に、選択的に絶縁膜を形成する工程
   と、 上記第１領域上に第２導電型の単結晶シリコン材を積層
   すると共に、上記絶縁膜上に第２導電型の多結晶シリコ
   ン材を積層する工程と、 該多結晶シリコン層全面に第１導電型の不純物を導入し
   て、第１導電型の第２領域を形成する工程と、 該第２領域を酸化物に変換した後、これを化学エッチン
   グして、除去する工程と、 露出した上記絶縁膜のうちコレクタ・ベース間分離領域
   となる部分を残して、素子間分離領域となる部分をエッ
   チング除去する工程と、 上記残された絶縁膜をマスクとして、上記半導体基板に
   到達する溝を形成する工程とを含むことを特徴とする半
   導体集積回路装置の製造方法。