KR100322533B1 - 선택 에피택셜 성장을 이용한 소자분리방법 - Google Patents
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Abstract
선택 에피택셜 성장(selective epitaxial growth; SEG)을 이용한 소자 분리 방법을 제공한다. 본 발명에 따른 소자 분리 방법에서는 실리콘 기판상에 상기 실리콘 기판의 상면을 노출시키는 개구부를 갖춘 산화막 패턴을 형성한다. 상기 산화막 패턴의 측벽에 스페이서를 형성한다. 선택 에피택셜 성장법에 의하여 상기 개구부를 통하여 노출되는 실리콘 기판상에 Si막을 형성한다. 상기 스페이서를 제거하여 상기 Si막과 상기 산화막 패턴 사이에 공간을 형성한다. 상기 공간을 산화막을 포함하는 버퍼층으로 메운다.
Description
본 발명은 반도체 소자의 제조 방법에 관한 것으로, 특히 선택 에피택셜 성장(selective epitaxial growth: SEG)을 이용한 소자 분리 방법에 관한 것이다.
반도체 소자가 고집적화됨에 따라 평면적인 점유 면적이 작으면서 신뢰성은 높은 소자 분리 영역이 요구되고 있다. 이와 같은 요구 조건에 대응할 수 있는 수단으로서, 선택 에피택셜 성장법(이하, 'SEG법'이라 함)을 이용한 소자 분리 기술이 알려져 있다.
현재까지 알려진 SEG법을 이용한 소자 분리 기술중 한 방법에 의하면, 실리콘 기판 자체를 이방성 에칭하여 요부(凹部)를 형성하고, 상기 요부 측벽을 절연막으로 덮은 후, SEG법을 이용하여 상기 요부를 저농도로 도핑된 실리콘으로 채움으로써 활성 영역을 형성한다.
상기 방법에 의하면, 실리콘 기판을 이방성 에칭하여 요부를 형성할 때 반응성 이온 에칭(reactive ion etching: RIE)법을 이용하므로, 실리콘 기판이 손상받는 문제가 있다.
또한, SEG법을 이용한 종래의 다른 소자 분리 기술에 따르면, 실리콘 기판상에 형성된 SiO2막을 이방성 에칭하여 개구부를 갖춘 SiO2막 패턴을 형성하고, 그 개구부 내에 SEG법을 이용하여 Si막을 채움으로써 활성 영역을 형성한다.
상기 두번째 방법에 따르면, Si와 SiO2의 열팽창율이 다르기 때문에 활성 영역을 구성하는 Si막 내에 결함이 발생하기 쉽고, 상기 Si막 형성을 위한 에피택셜 공정중에 사용되는 화학 물질, 예를 들면 H2및 HCl에 의하여 실리콘 기판과 SiO2막패턴과의 계면이 손상되어 결함이 발생되기 쉽다.
이를 개선하기 위하여, SiO2막을 이방성 에칭하여 개구부를 갖춘 SiO2막 패턴을 형성한 후 SiO2막 패턴의 측벽에 Si3N4스페이서를 형성함으로써 SiO2막 패턴과 실리콘 기판과의 계면을 보호하고자 하는 기술이 개시된 바 있다 (IEDM '82.N. Endo et al., 'Nevel device isolation technology with selective epitaxial growth', p. 241).
그러나, 이 기술에 의하여 SiO2막 패턴의 측벽에 Si3N4스페이서를 형성한 경우에는, 상기 개구부 내에서 에피택셜 성장된 Si막과 Si3N4스페이서 사이의 계면 부근에서 Si 결정이 불완전하여 접합 누설 전류가 증가하기 쉽다. 또한, 에피택셜 성장된 Si막과 Si3N4스페이서가 직접 접해있기 때문에, 후속의 열처리 공정 또는 산화 공정시 형성되는 스트레스로 인하여 상기 Si막에 디스로케이션(dislocation) 등의 결함이 발생된다.
본 발명의 목적은 상기한 종래 기술에서의 문제점들을 해결하고자 하는 것으로, 실리콘 기판이 손상되는 문제 및 에피택셜 성장된 Si막에서 결정 결함이 발생되는 문제를 해결할 수 있는 소자 분리 방법을 제공하는 것이다.
도 1a 내지 도 1f는 본 발명의 제1 실시예에 따른 소자 분리 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다.
도 2a 내지 도 2f는 본 발명의 제2 실시예에 따른 소자 분리 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다.
도 3a 내지 도 3f는 본 발명의 제3 실시예에 따른 소자 분리 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다.
<도면의 주요 부분에 대한 부호의 설명>
10, 30, 50: 실리콘 기판, 12, 32, 52: 산화막 패턴, 12a, 32a, 52a: 평탄화된 산화막 패턴,14, 34, 54: 개구부, 14a, 34a, 54a: 공간, 16, 36, 56: 스페이서, 20, 40, 60: Si막, 20a, 40a, 60a: 평탄화된 Si막, 22: 열산화막, 22a: 버퍼층, 42: 열산화막, 44: 실리콘 질화막, 46: 버퍼층, 62: 열산화막, 64: 실리콘 산화막, 66: 버퍼층
상기 목적을 달성하기 위하며, 본 발명에 따른 소자 분리 방법에서는 실리콘 기판상에 상기 실리콘 기판의 상면을 노출시키는 개구부를 갖춘 산화막 패턴을 형성한다. 상기 산화막 패턴의 측벽에 스페이서를 형성한다. 선택 에피택셜 성장법에 의하여 상기 개구부를 통하여 노출되는 실리콘 기판상에 Si막을 형성한다. 상기 스페이서를 제거하여 상기 Si막과 상기 산화막 패턴 사이에 공간을 형성한다. 상기 공간을 산화막을 포함하는 2중막으로 이루어지는 버퍼층으로 메운다.
본 발명에 의하면, 실리콘 기판과 산화막 패턴과의 계면이 손상되는 것을 방지할 수 있고, 후속의 열처리 공정 또는 산화 공정시 발생될 수 있는 스트레스를 완충시킴으로써 Si막이 손상되는 것을 방지할 수 있다.
다음에, 본 발명의 바람직한 실시예에 대하여 첨부 도면을 참조하여 상세히 설명한다.
도 1a 내지 도 1f는 본 발명의 제1 실시예에 따른 소자 분리 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다.
도 1a를 참조하면, 실리콘 기판(10)상에 SiO2막을 형성한 후, 이를 이방성 에칭하여 상기 실리콘 기판(10)을 일부 노출시키는 개구부(14)를 갖춘 산화막 패턴(12)을 형성한다.
도 1b를 참조하면, 상기 산화막 패턴(12)이 형성된 결과물 전면에 실리콘 질화막을 소정의 두께로 형성한 후, 에치백하는 방법으로 상기 산화막 패턴(12)의 측벽에 스페이서(16)를 형성한다.
상기 스페이서(16)는 후속 공정에서 제거될 막으로서, 제거를 용이하게 하기 위하여 상기 스페이서(16)의 폭(W1)을 200Å 이상으로 하는 것이 바람직하다.
도 1c를 참조하면, SEG법을 이용하여, 상기 개구부(14)의 저면에서 노출되는실리콘 기판(10)상에 Si막(20)을 에피택셜 성장시킨다.
이 때, 상기 스페이서(16)에 의하여 상기 산화막 패턴(12)과 실리콘 기판(10)과의 계면이 노출되지 않으므로 상기 Si막(20) 형성을 위한 에피택셜 공정중에 상기 계면이 손상되는 일이 없다.
상기 Si막(20)은 상기 산화막 패턴(12)의 높이보다 약간 낮은 레벨까지 형성함으로써, 상기 산화막 패턴(12)과 Si막(20) 사이에서 상기 스페이서(16)가 부분적으로 노출되도록 한다.
도 1d를 참조하면, 상기 스페이서(16)를 식각에 의하여 제거하여, 상기 산화막 패턴(12)과 Si막(20) 사이에 공간(14a)이 형성되도록 한다.
도 1e를 참조하면, 상기 Si막(20)의 노출면을 완전히 덮으면서 상기 공간(14a)을 완전히 메우는 열산화막(22)을 형성한다. 상기 열산화막(22)은 상기 Si막(20)이 열에 의하여 산화되면서 형성되는 것이다. 따라서, 상기 열산화막(22)과 접하는 상기 Si막(20)의 계면 부근에서 Si 결정이 안정된 상태를 유지할 수 있다.
도 1f를 참조하면, CMP (Chemical Mechanical Polishing) 방법 또는 에치백 방법에 의하여 상기 Si막(20)상의 열산화막(22)을 완전히 제거함으로써, 평탄화된 산화막 패턴(12a), 평탄화된 Si막(20a), 및 상기 산화막 패턴(12a)과 평탄화된 Si막(20a)과의 사이의 공간(14a)을 메우는 버퍼층(22a)을 형성한다.
상기 버퍼층(22a)은 후속의 열처리 공정 또는 산화 공정시 발생될 수 있는 스트레스를 완충시키는 역할을 한다. 따라서, 상기 평탄화된 Si막(20a)에 스트레스로 인한 결함이 발생되는 것을 방지할 수 있다. 또한, 상기 평탄화된 Si막(20a)중 상기 버퍼층(22a)과의 계면 부근에서 Si 결정이 안정된 구조를 가지게 된다.
상기 제1 실시예에서는 도 1e에서와 같이 상기 공간(14a)을 열산화막(22)으로 메우는 경우를 설명하고 있으나, 상기 열산화막(22) 대신 CVD 산화막을 형성할 수도 있다. 이 경우에는, 도시하지는 않았으나, CVD 산화막에 의하여 상기 공간(14a)이 완전히 메워질 뿐 만 아니라 Si막(20)의 노출면 및 산화막 패턴(12)의 상면이 상기 CVD 산화막에 의하여 완전히 덮이게 된다. 이 경우에도 상기 열산화막(22)을 형성하는 경우와 동일한 효과를 기대할 수 있다.
도 2a 내지 도 2f는 본 발명의 제2 실시예에 따른 소자 분리 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다.
도 2a를 참조하면, 실리콘 기판(30)상에 SiO2막을 형성한 후, 이를 이방성 에칭하여 상기 실리콘 기판(30)을 일부 노출시키는 개구부(34)를 갖춘 산화막 패턴(32)을 형성한다.
도 2b를 참조하면, 상기 산화막 패턴(32)이 형성된 결과물 전면에 실리콘 질화막을 소정의 두께로 형성한 후, 에치백하는 방법으로 상기 산화막 패턴(32)의 측벽에 스페이서(36)를 형성한다.
상기 스페이서(36)는 후속 공정에서 제거될 막으로서, 제거를 용이하게 하기 위하여 상기 스페이서(36)의 폭(W2)을 200Å 이상으로 하는 것이 바람직하다.
도 2c를 참조하면, SEG법을 이용하여, 상기 개구부(34)의 저면에서 노출되는 실리콘 기판(30)상에 Si막(40)을 에피택셜 성장시킨다.
이 때, 상기 스페이서(36)에 의하여 상기 산화막 패턴(32)과 실리콘 기판(30)과의 계면이 노출되지 않으므로 상기 Si막(40) 형성을 위한 에피택셜 공정중에 상기 계면이 손상되는 일이 없다.
상기 Si막(40)은 상기 산화막 패턴(32)의 높이보다 약간 낮은 레벨까지 형성함으로써, 상기 산화막 패턴(32)과 Si막(40) 사이에서 상기 스페이서(36)가 부분적으로 노출되도록 한다.
도 2d를 참조하면, 상기 스페이서(36)를 식각에 의하여 제거하여, 상기 산화막 패턴(32)과 Si막(40) 사이에 공간(34a)이 형성되도록 한다.
도 2e를 참조하면, 상기 Si막(40)의 노출면을 완전히 덮으면서 상기 공간(34a)의 일부만을 메우는 열산화막(42)을 형성한다. 상기 열산화막(42)은 상기 Si막(40)이 열에 의하여 산화되면서 형성되는 것이다. 따라서, 상기 열산화막(42)과 접하는 상기 Si막(40)의 계면 부근에서 Si 결정이 안정된 상태를 유지할 수 있다.
이어서, 상기 열산화막(42)의 노출면을 완전히 덮으면서 상기 공간(34a)의 나머지 일부를 완전히 메우는 실리콘 질화막(44)을 CVD 방법에 의하여 형성한다. 그 결과, 상기 산화막 패턴(32)의 상면도 상기 실리콘 질화막(44)에 의하여 완전히 덮이게 된다.
도 2f를 참조하면, CMP (Chemical Mechanical Polishing) 방법 또는 에치백 방법에 의하여 상기 Si막(40)상의 열산화막(42) 및 실리콘 질화막(44)을 완전히 제거함으로써, 평탄화된 산화막 패턴(32a), 평탄화된 Si막(40a), 및 상기 산화막 패턴(32a)과 평탄화된 Si막(40a)과의 사이의 공간(34a)을 메우는 버퍼층(46)을 형성한다. 상기 버퍼층(46)은 열산화막(42a)과 실리콘 질화막(44a)으로 이루어지는 이중 구조를 가진다.
상기 버퍼층(46)은 후속의 열처리 공정 또는 산화 공정시 발생될 수 있는 스트레스를 완충시키는 역할을 한다. 상기 버퍼층(46)은 상기 평탄화된 Si막(40a)과 접하는 열산화막(42a)을 포함하고 있으므로 상기 평탄화된 Si막(40a)중 상기 버퍼층(46)과의 계면 부근에서 Si 결정이 안정된 상태를 유지할 수 있다. 또한, 상기 버퍼층(46)은 실리콘 질화막(44a)을 포함하고 있으므로, 후속의 열산화 공정에서 상기 평탄화된 Si막(40a)의 측벽이 산화되는 것을 막을 수 있다.
도 3a 내지 도 3f는 본 발명의 제3 실시예에 따른 소자 분리 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다.
도 3a를 참조하면, 실리콘 기판(50)상에 SiO2막을 형성한 후, 이를 이방성 에칭하여 상기 실리콘 기판(50)을 일부 노출시키는 개구부(54)를 갖춘 산화막 패턴(52)을 형성한다.
도 3b를 참조하면, 상기 산화막 패턴(52)이 형성된 결과물 전면에 실리콘 질화막을 소정의 두께로 형성한 후, 에치백하는 방법으로 상기 산화막 패턴(52)의 측벽에 스페이서(56)를 형성한다.
상기 스페이서(56)는 후속 공정에서 제거될 막으로서, 제거를 용이하게 하기 위하여 상기 스페이서(56)의 폭(W3)을 200Å 이상으로 하는 것이 바람직하다.
도 3c를 참조하면, SEG법을 이용하여, 상기 개구부(54)의 저면에서 노출되는실리콘 기판(50)상에 Si막(60)을 에피택셜 성장시킨다.
이 때, 상기 스페이서(56)에 의하여 상기 산화막 패턴(52)과 실리콘 기판(50)과의 계면이 노출되지 않으므로 상기 Si막(60) 형성을 위한 에피택셜 공정중에 상기 계면이 손상되는 일이 없다.
상기 Si막(60)은 상기 산화막 패턴(52)의 높이보다 약간 낮은 레벨까지 형성함으로써, 상기 산화막 패턴(52)과 Si막(60) 사이에서 상기 스페이서(56)가 부분적으로 노출되도록 한다.
도 3d를 참조하면, 상기 스페이서(56)를 식각에 의하여 제거하여, 상기 산화막 패턴(52)과 Si막(60) 사이에 공간(54a)이 형성되도록 한다.
도 3e를 참조하면, 상기 Si막(60)의 노출면을 완전히 덮으면서 상기 공간(54a)의 일부만을 메우는 열산화막(62)을 형성한다. 상기 열산화막(62)은 상기 Si막(60)이 열에 의하여 산화되면서 형성되는 것이다. 따라서, 상기 열산화막(62)과 접하는 상기 Si막(60)의 계면 부근에서 Si 결정이 안정된 상태를 유지할 수 있다.
이어서, 상기 열산화막(62)의 노출면을 완전히 덮으면서 상기 공간(54a)의 나머지 일부를 완전히 메우는 실리콘 산화막(64)을 CVD 방법에 의하여 형성한다. 그 결과, 상기 산화막 패턴(52)의 상면도 상기 실리콘 산화막(64)에 의하여 완전히 덮이게 된다.
도 3f를 참조하면, CMP (Chemical Mechanical Polishing) 방법 또는 에치백 방법에 의하여 상기 Si막(60)상의 열산화막(62) 및 실리콘 산화막(64)을 완전히 제거함으로써, 평탄화된 산화막 패턴(52a), 평탄화된 Si막(60a), 및 상기 산화막 패턴(52a)과 평탄화된 Si막(60a)과의 사이의 공간(54a)을 메우는 버퍼층(66)을 형성한다. 상기 버퍼층(66)은 열산화막(62a)과 실리콘 산화막(64a)으로 이루어지는 이중 구조를 가진다.
상기 버퍼층(66)은 후속의 열처리 공정 또는 산화 공정시 발생될 수 있는 스트레스를 완충시키는 역할을 한다. 상기 버퍼층(66)은 상기 평탄화된 Si막(60a)과 접하는 열산화막(62a)을 포함하고 있으므로 상기 평탄화된 Si막(60a)중 상기 버퍼층(66)과의 계면 부근에서 Si 결정이 안정된 상태를 유지할 수 있다.
상기한 바와 같이, 본 발명에 의하면 실리콘 기판상에서 활성 영역을 형성하는 Si막을 형성할 때, 비활성 영역을 형성하는 산화막 패턴 측벽에 스페이서를 형성함으로써 실리콘 기판과 산화막 패턴과의 계면이 손상되는 것을 방지할 수 있다.
또한, Si막을 형성한 후, 상기 Si막과 산화막 패턴 사이에 버퍼층을 형성함으로써, 후속의 열처리 공정 또는 산화 공정시 발생될 수 있는 스트레스를 완충시킴으로써 Si막이 손상되는 것을 방지할 수 있다.
이상, 본 발명을 바람직한 실시예를 들어 상세히 설명하였으나, 본 발명은 이에 한정되지 않고, 본 발명의 기술적 사상의 범위 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러가지 변형이 가능하다.
Claims (3)
- 실리콘 기판상에 상기 실리콘 기판의 상면을 노출시키는 개구부를 갖춘 산화막 패턴을 형성하는 단계와,상기 산화막 패턴의 측벽에 스페이서를 형성하는 단계와,선택 에피택셜 성장법에 의하여 상기 개구부를 통하여 노출되는 실리콘 기판상에 Si막을 형성하는 단계와,상기 스페이서를 제거하여 상기 Si막과 상기 산화막 패턴 사이에 공간을 형성하는 단계와,상기 공간을 산화막을 포함하는 2중막으로 이루어지는 버퍼층으로 메우는 단계를 포함하는 것을 특징으로 하는 소자 분리 방법.
- 제1항에 있어서, 상기 버퍼층은 상기 Si막과 접하는 열산화막과, 상기 열산화막과 상기 산화막 패턴 사이에 형성되는 실리콘 질화막으로 형성되는 것을 특징으로 하는 소자 분리 방법.
- 제1항에 있어서, 상기 버퍼층은 상기 Si막과 접하는 열산화막과, 상기 열산화막과 상기 산화막 패턴 사이에 위치하고 CVD 방법에 의하여 형성되는 실리콘 산화막으로 형성되는 것을 특징으로 하는 소자 분리 방법.
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| KR1019990019228A KR100322533B1 (ko) | 1999-05-27 | 1999-05-27 | 선택 에피택셜 성장을 이용한 소자분리방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100322533B1 (ko) |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6286838A (ja) * | 1985-10-14 | 1987-04-21 | Fujitsu Ltd | 集積回路の製造方法 |
| JPS6398130A (ja) * | 1986-10-15 | 1988-04-28 | Fujitsu Ltd | 素子分離領域の形成方法 |
| JPH05234884A (ja) * | 1992-02-20 | 1993-09-10 | Fujitsu Ltd | 半導体装置の製造方法 |
-
1999
- 1999-05-27 KR KR1019990019228A patent/KR100322533B1/ko not_active IP Right Cessation
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6286838A (ja) * | 1985-10-14 | 1987-04-21 | Fujitsu Ltd | 集積回路の製造方法 |
| JPS6398130A (ja) * | 1986-10-15 | 1988-04-28 | Fujitsu Ltd | 素子分離領域の形成方法 |
| JPH05234884A (ja) * | 1992-02-20 | 1993-09-10 | Fujitsu Ltd | 半導体装置の製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR20000074944A (ko) | 2000-12-15 |
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